JPH0823462A - 波形等化器 - Google Patents

Abstract

(57)【要約】 【目的】 テレビジョン信号の垂直帰線帰還に重畳され
た基準信号を用いてテレビジョン信号の波形等化手段を
ＣＰＵで制御する構成においてもプログラムを決定する
ための性能検証を容易にする。 【構成】 基準信号を記憶するメモリ６，７にＣＰＵ８
から任意のインパルス応答を書き込み、繰り返し読み出
してテレビジョン信号の代わりにトランスバーサルフィ
ルタ(ＴＦ)４と加算器５からなる波形等化手段に入力し
波形等化を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビジョン信号の垂
直帰線期間に、伝送路で発生した歪を等化する目的で重
畳された基準信号を用いてテレビジョン信号の波形等化
を行う波形等化器に関するものである。

【０００２】

【従来の技術】テレビジョン信号に伝送路で発生した歪
を除去する目的で重畳された基準信号には、現行の地上
放送においてはゴースト除去を目的としたＧＣＲ(Ghost
Cancel Reference)信号、ハイビジョン伝送方式として
採用されているＭＵＳＥ(Multiple Sub-nyquist Sampli
ng Encoding)方式においては波形等化のためのＶＩＴＳ
(Vertical Interval Test Signal)信号がある。これら
ＧＣＲ信号，ＶＩＴＳ信号は共に、テレビジョン信号の
垂直帰線期間に重畳されて映像信号と一緒に伝送され
る。現行の地上放送，ハイビジョン放送は共に空間伝送
であるために、伝送路上にある、例えばビル，家屋，送
電線，電柱等のような人工の建造物、あるいは山などか
らの反射による妨害、いわゆるゴースト妨害や、さらに
は受信後の復調・検波回路で発生する非線形歪の影響等
により画質劣化を生じる。

【０００３】近年は、画面の大型化，高画質化への要求
が高まり、上述したような画質の劣化が大きな問題とな
っている。これらの歪は全て伝送路の伝送特性として捉
えることができ、この伝送特性を特定することができれ
ば、これを補正することにより劣化を低減することが可
能となる。しかし、映像信号は時間的に変化するので、
何らかの固定信号を映像信号と一緒に伝送して、この信
号を用いて伝送特性を推定するという手段が必要とな
る。この信号を一般に基準信号と称し、この基準信号は
映像信号と同一の伝送路を伝送されるために、映像信号
と同一の歪を受けることになる。基準信号には、時間的
に変化せずに映像信号と一緒に伝送されるという条件の
他に、伝送路で発生する歪を十分に等化できることが必
要である。

【０００４】ＧＣＲ信号を用いてゴースト除去を行うゴ
ースト除去装置には特開平３−183270号公報、またサン
プル値伝送を用いたテレビジョン信号の垂直帰線期間に
重畳されたＶＩＴＳ信号を用いて伝送路で発生した波形
歪を等化する波形等化器には特願昭62−300820号があ
る。基準信号に起因する処理の相違を除外すれば、本質
的には同様の処理であり、ここではサンプル値伝送され
たテレビジョン信号の波形等化器を例にとって説明す
る。

【０００５】図11は従来のサンプル値伝送されたテレビ
ジョン信号の波形等化器の回路構成図である。動作の概
要を説明すると、最初、切り替え回路53はａ側を選択
し、波形等化回路52にはテレビジョン信号ＴＶが入力さ
れる。テレビジョン信号に重畳されているＶＩＴＳ信号
は、波形等化回路52の出力からメモリ51に書き込まれ
る。ＣＰＵ８は、このＶＩＴＳ信号を読み出し、同期加
算を行うことによりＳ／Ｎを改善した後、メモリ50に書
き込む。以後、切り替え回路53はｂ側を選択し、ＣＰＵ
８はメモリ51を介してＶＩＴＳ信号を取り込む。ＣＰＵ
８は、あらかじめ内部に記憶している基準信号との差分
を取り、下記(数１)，(数２)で示す演算を行って波形等
化回路52を制御する。そして出力側には波形等化したテ
レビジョン信号が出力される。

【０００６】

【数１】

【０００７】

【数２】

【０００８】(数１)，(数２)において、｛Ｙk｝は波形
等化回路の出力、｛Ｅk｝は波形等化出力と基準信号と
の差分、

【０００９】

【外１】

【００１０】

【発明が解決しようとする課題】しかしながら、前記の
ような波形等化手段の制御にＣＰＵを用いた構成では、
波形等化性能はＣＰＵのプログラムに依存するために、
プログラムを最終的に決定するまでに種々の歪について
性能検証を実施する必要がある。特に伝送路でのゴース
トによる歪を等価的に発生させるには、一般に同軸ケー
ブルと減衰器を用い、テレビジョン信号を２分配した
後、一方には同軸ケーブルと減衰器を縦続接続して遅延
信号を作り、もう一方の信号と合波する。この場合の遅
延時間と減衰量の組み合わせは膨大な数となり、検証に
はかなりの時間を要する。任意の同軸ケーブルを多数用
意するのは実際上困難であり、実際にはこれらの組み合
わせのうち、一部を実施することになる。一方、この手
段ではケーブルの周波数特性が変化し、厳密な意味での
再現性を得るのが困難である。

【００１１】また、ＣＰＵのプログラムを開発する段階
においては、通常ＣＰＵが内蔵している汎用の入出力兼
用のポートを使用し、波形等化動作を検証するために、
あらかじめ同一目的のための複数の処理を並列してプロ
グラムに組み込んでおき、汎用ポートへの制御信号によ
りこれらの処理を切り替えるという手段が考えられる。
しかし、実用化を考えた場合には、最近では高密度実装
を実現するためにＩＣ，ＬＳＩのパッケージもフラット
な形状のものを使用するのが一般的であり、当然ＩＣＥ
(In Ｃircuit Emulator)は接続することができず、かつ
汎用のポートから配線を出すことも実装面積上の制約か
ら困難である。

【００１２】ＣＰＵで波形等化器を制御する構成は、波
形等化手段の制御をハードウェアロジックで構成する場
合と比較して、処理の変更が容易であること、複雑な条
件判断が実現しやすいことなど多くの利点がある。一
方、いろいろな処理を行わせることによりＣＰＵの負荷
が重くなり、結果的には処理速度が遅くなるという可能
性がある。

【００１３】波形等化処理の内容を具体的に見ると、従
来のタップ係数の修正はフィードバック方式であり、最
初にタップ係数を求めるときは検出した歪自身を使用す
るが、２回目以降は直前のタップ係数に帰還係数を乗じ
た後に差分を取るという処理がある。これらは、波形等
化手段の構成に依存せず共通な処理であり、ＣＰＵによ
るプログラム処理から、外部へ取り出すことにより処理
の高速化が可能となる。

【００１４】上述したのは主にＣＰＵを用いた波形等化
器に起因する問題であるが、他方、波形等化器に要求さ
れる性能の面から考えて見ると、これには大きく分けて
残留歪，収束時間と安定性がある。残留歪はもちろん等
化後に残る歪であり、検知限界以下であれば問題はない
が、そうでない場合には、いわゆる消し残しとして歪が
見えてしまう。収束時間は波形等化に要する時間であ
り、安定性は入力信号の状態変化、例えばＳＮの変化，
ゴースト状態の変化に対して、発散，発振せずに長時間
安定に動作するかである。

【００１５】一般に波形等化器の波形等化手段はトラン
スバーサルフィルタ(ＴＦ)によって構成される。トラン
スバーサルフィルタは、複数の遅延回路，乗算器，加算
器から構成され、これら１組の遅延回路，乗算器，加算
器によって構成されるタップが複数縦続接続された構成
である。このタップ数は、波形等化可能なゴーストの遅
延時間と密接な関係があり、遅延時間の長いゴーストを
波形等化するにはそれだけ長いタップ数が必要となる。
また、ゴーストが強いほど、同じ遅延時間であってもよ
り多くのタップ数が必要となる。これらを、有限のタッ
プ数，ビット数で等化するには限界があり、この限界を
超えてしまうと、タップ数の範囲内については波形等化
できるが、この範囲外に残留歪が押し出される結果とな
り、全体の画質としては等化前より逆に劣化したように
見えてしまうことがある。これに対し、従来の時間領域
で波形等化を行う処理では、逐次タップ係数の修正を行
い、これを通常では数十回繰り返す。したがって、等化
性能の範囲外の歪であっても、次第にタップ数の範囲外
に歪が押し出されていくので、画質劣化が発生したと判
断するのが困難である。

【００１６】本発明はかかる点に鑑み、波形等化手段を
ＣＰＵで制御する構成においても、ＣＰＵのプログラム
決定のための性能検証，汎用ポートが使用できないとい
う条件下でのプログラムの切り換え、さらにはプログラ
ムの負荷が重くなることによる処理速度の低下を改善
し、かつ等化範囲を超えるような大きな歪に対して等化
を行うことによる画質劣化を防ぐ波形等化器を提供する
ことを目的とする。

【００１７】

【課題を解決するための手段】本発明は、前記課題を解
決し目的を達成するため、請求項１記載の発明は、テレ
ビジョン信号の垂直帰線期間に、伝送路で発生した歪を
等化する目的で重畳された基準信号を用いてテレビジョ
ン信号の波形等化を行う波形等化器において、入力され
たテレビジョン信号と、任意のフィルタ特性を示すイン
パルス応答を記憶した第１のメモリからの読み出し信号
とを切り替えて波形等化手段に入力し、前記波形等化手
段の入力信号と出力信号とから前記基準信号を抜き取
り、各々前記第１，第２のメモリに記憶し、ＣＰＵによ
り前記第１，第２のメモリから読み出した前記基準信号
を用いて伝送路で発生した歪の検出等の処理を行い、歪
を低減するよう前記ＣＰＵは前記波形等化手段を制御す
ることにより波形等化したテレビジョン信号を前記波形
等化手段から出力し、前記ＣＰＵのプログラムの検証お
よび前記波形等化手段の性能を測定するために、前記Ｃ
ＰＵから第１のメモリに前記任意のフィルタ特性を実現
する各種のインパルス応答を書き込み、前記波形等化手
段に前記第１のメモリの読み出し信号を入力するように
切り替えて波形等化することを特徴とする。

【００１８】請求項２記載の発明は、テレビジョン信号
の垂直帰線期間に、伝送路で発生した歪を等化する目的
で重畳された基準信号を用いてテレビジョン信号の波形
等化を行う波形等化器において、入力されたテレビジョ
ン信号を波形等化手段に入力し、前記波形等化手段の入
力信号と出力信号とから前記基準信号を抜き取り、各々
第１，第２のメモリに記憶し、ＣＰＵにより前記第１，
第２のメモリから読み出した前記基準信号を用いて伝送
路で発生した歪の検出等の処理を行い、歪を低減するよ
う前記ＣＰＵは前記波形等化手段を制御することにより
波形等化したテレビジョン信号を前記波形等化手段から
出力し、前記ＣＰＵのプログラムの検証および前記波形
等化手段の性能を測定するために、前記ＣＰＵは波形等
化器の外部から制御線を介してデータを入力することに
より、プログラム内部に構成した仮想スイッチを制御
し、前記ＣＰＵのプログラムを外部から切り替え可能と
することを特徴とする。

【００１９】請求項３記載の発明は、テレビジョン信号
の垂直帰線期間に、伝送路で発生した歪を等化する目的
で重畳された基準信号を用いてテレビジョン信号の波形
等化を行う波形等化器において、入力されたテレビジョ
ン信号を波形等化手段に入力し、前記波形等化手段の入
力信号と出力信号とから前記基準信号を抜き取り、各々
第１，第２のメモリに記憶し、ＣＰＵにより前記第１，
第２のメモリから読み出した前記基準信号を用いて伝送
路で発生した歪の検出等の処理を行い、歪を低減するよ
う前記ＣＰＵは前記波形等化手段を制御することにより
波形等化したテレビジョン信号を前記波形等化手段から
出力し、前記ＣＰＵは波形歪の検出や前記波形等化手段
の制御のための演算を周波数領域に変換して行い、前記
波形等化手段で等化できる範囲を超えていると判断した
場合には、波形等化を制限するように前記波形等化手段
を制御するようにしたことを特徴とする。

【００２０】請求項４記載の発明は、テレビジョン信号
の垂直帰線期間に、伝送路で発生した歪を等化する目的
で重畳された基準信号を用いてテレビジョン信号の波形
等化を行う波形等化器において、入力されたテレビジョ
ン信号をデジタルフィルタに入力し、前記デジタルフィ
ルタの入力信号と出力信号とから前記基準信号を抜き取
り、各々第１，第２のメモリに記憶し、ＣＰＵにより前
記第１，第２のメモリから読み出した前記基準信号を用
いて伝送路で発生した歪の検出等の処理を行い、前記Ｃ
ＰＵは歪を低減するようデジタルフィルタのタップ係数
を演算してタップ係数選択手段に出力し、前記タップ係
数選択手段は前記ＣＰＵで演算して求めたタップ係数を
そのまま出力するか、修正前のタップ係数との差分を出
力するか、または前記波形等化手段からオーバーフロー
等の異常が発生した場合には、正常に等化動作を行って
いた直前のタップ係数を出力するかを選択することによ
り前記波形等化手段を制御し、波形等化したテレビジョ
ン信号を前記デジタルフィルタから出力することを特徴
とする。

【００２１】請求項５記載の発明は、テレビジョン信号
の垂直帰線期間に、伝送路で発生した歪を等化する目的
で重畳された基準信号を用いてテレビジョン信号の波形
等化を行う波形等化器において、入力されたテレビジョ
ン信号をデジタルフィルタに入力し、前記デジタルフィ
ルタの入力信号と出力信号とから前記基準信号を抜き取
り、各々第１，第２のメモリに記憶し、ＣＰＵにより前
記第１，第２のメモリから読み出した前記基準信号を用
いて伝送路で発生した歪の検出等の処理を行い、前記Ｃ
ＰＵは歪を低減するようデジタルフィルタのタップ係数
を演算して求め、このタップ係数と直前のタップ係数と
を比較して最適な帰還係数を乗じ、これをタップ係数選
択手段に出力し、前記タップ係数選択手段は前記ＣＰＵ
からのタップ係数をそのまま出力するか、修正前のタッ
プ係数との差分を出力するか、または前記波形等化手段
からオーバーフロー等の異常が発生した場合には、正常
に等化動作を行っていた直前のタップ係数を出力するか
を選択することにより前記波形等化手段を制御し、波形
等化したテレビジョン信号を前記デジタルフィルタから
出力することを特徴とする。

【００２２】請求項６記載の発明は、テレビジョン信号
の垂直帰線期間に、伝送路で発生した歪を等化する目的
で重畳された基準信号を用いてテレビジョン信号の波形
等化を行う波形等化器において、入力されたテレビジョ
ン信号をデジタルフィルタに入力し、前記デジタルフィ
ルタの出力信号から前記基準信号を抜き取り、第１のメ
モリに記憶し、前記第１のメモリと理想基準信号を記憶
した第２のメモリとの差分信号をシフトレジスタに入力
し、前記シフトレジスタ各端子からの信号と直前の信号
とを比較して最適な帰還係数を乗じ、前記帰還係数より
係数発生回路により係数を発生させて、これをタップ係
数選択手段に出力し、前記タップ係数選択手段は前記係
数発生回路からのタップ係数をそのまま出力するか、修
正前のタップ係数との差分を出力するか、または前記波
形等化手段からオーバーフロー等の異常が発生した場合
には、正常に等化動作を行っていた直前のタップ係数を
出力するかを選択することにより前記波形等化手段を制
御し、波形等化したテレビジョン信号を前記デジタルフ
ィルタから出力することを特徴とする。

【００２３】

【作用】請求項１記載の発明は、前記した構成により、
テレビジョン信号に代えてＣＰＵで生成した任意のフィ
ルタ特性を実現するインパルス応答を入力して波形等化
することにより、ハードウェアを追加することなく、様
々な歪についての波形等化性能検証を容易にする。

【００２４】請求項２記載の発明は、前記した構成によ
り、例えばＲＳ232Ｃのような制御線を用いてデータを
ＣＰＵに転送することにより、プログラム内にあらかじ
め組み込んでおいた同一処理を行う複数の並列プログラ
ムを選択することにより、実用化時にプリント基板に実
装された場合においても、汎用ポートから配線を引き出
さずとも、最低１本の制御線でもってＣＰＵ内に仮想ス
イッチを設定したかの如くに波形等化動作を切り替える
ことが可能となる。

【００２５】請求項３記載の発明は、前記した構成によ
り、波形等化手段の制御を周波数領域に変換して行うこ
とにより、波形等化手段で波形等化できる範囲を超えて
いる場合には、波形等化を制限するようにすることで波
形等化によるテレビジョン信号の劣化を防止し、安定性
を改善する。

【００２６】請求項４記載の発明は、前記した構成によ
り、ＣＰＵで演算して求めたタップ係数をそのまま出力
するか、修正前のタップ係数との差分を出力するか、ま
たは波形等化手段からのオーバーフロー等の異常が発生
した場合には、正常に等化動作を行っていた直前のタッ
プ係数を出力するかを選択することにより、これらの処
理を全てＣＰＵのプログラムで処理した場合に比較し
て、処理速度の向上と安定性を改善できる。

【００２７】請求項５記載の発明は、前記した構成によ
り、ＣＰＵで演算して求めたタップ係数ごとに最適な帰
還係数を設定し、この結果をそのまま出力するか、修正
前のタップ係数との差分を出力するか、または波形等化
手段からのオーバーフロー等の異常が発生した場合に
は、正常に等化動作を行っていた直前のタップ係数を出
力するかを選択することにより、全てのタップ係数につ
いて帰還係数を同一に設定した場合に比較して、収束時
間の向上と安定性を改善できる。

【００２８】請求項６記載の発明は、前記した構成によ
り、波形等化手段の出力と理想基準信号との差分信号を
シフトレジスタでシフトし、各端子ごとに差分に応じた
帰還係数を求め、これに基づいてタップ係数を生成し、
この結果をそのまま出力するか、修正前のタップ係数と
の差分を出力するか、または波形等化手段からのオーバ
ーフロー等の異常が発生した場合には、正常に等化動作
を行っていた直前のタップ係数を出力するかを選択する
ことにより、ＣＰＵを使用せずに、かつ全てのタップ係
数について帰還係数を同一に設定した場合に比較して、
処理速度の向上と安定性を改善できる。

【００２９】

【実施例】図１は本発明の請求項１記載の発明の一実施
例における波形等化器の回路構成図を示すものである。
図１において、１はタイミング信号発生回路、２，３は
スイッチ、４はトランスバーサルフィルタ(ＴＦ)、５は
加算器、６，７はメモリ、８はＣＰＵである。

【００３０】以上のように構成された本実施例の波形等
化器について、サンプル値伝送によるテレビジョン信号
の波形等化を例にとって以下その動作を説明する。

【００３１】通常、スイッチ２はａ側を選択し、入力さ
れたテレビジョン信号ＴＶを加算器５とトランスバーサ
ルフィルタ(ＴＦ)４から構成される波形等化手段とタイ
ミング信号発生回路１に入力する。タイミング信号発生
回路１からのタイミング信号ＴＳにより波形等化手段の
入力と出力から基準信号Ｓがメモリ６，７に書き込まれ
る。ＣＰＵ８は、メモリ６，７から基準信号Ｓを取り込
んで、従来例で述べたようなアルゴリズムでトランスバ
ーサルフィルタ４のタップ係数を求めて、トランスバー
サルフィルタ４にタップ係数を書き込む。このトランス
バーサルフィルタ４は、入力されたテレビジョン信号Ｔ
Ｖの歪を打ち消すようなフィルタ特性を実現し、加算器
５で入力されたテレビジョン信号から差し引くことによ
り歪が低減される。一般には、この修正を繰り返して波
形等化を行う。

【００３２】一方、このＣＰＵ８のプログラムを決定す
るまでには、入力するテレビジョン信号ＴＶを歪ませて
等化動作を検証する必要がある。トランスバーサルフィ
ルタ４により波形等化できるのは線形歪であり、時間領
域においてはインパルス応答で表現することができる。

【００３３】まず波形等化性能を検証しようとする歪の
インパルス応答をＣＰＵ８で計算し、メモリ６に書き込
む。次にスイッチ３をｄ側を選択するように制御し、メ
モリ６に書き込まれた歪のインパルス応答を読み出して
スイッチ２に出力し、さらにスイッチ２をｂ側を選択す
るように制御して、トランスバーサルフィルタ４，加算
器５に入力する。このとき、タイミング信号発生回路１
は、メモリ６からの読み出しタイミングを、例えば１ラ
イン周期で繰り返し同一信号を出力するように制御す
る。以後は、通常の波形等化動作と全く同じように、加
算器５の出力をメモリ７に書き込み、ＣＰＵ８に取り込
み歪を低減するようにトランスバーサルフィルタ４のタ
ップ係数を制御する。この過程を繰り返すことにより、
任意の歪についての等化性能検証が容易に、かつ同軸ケ
ーブルを用いた場合では実現困難な歪についても検証が
できる。

【００３４】図２は本発明の請求項２記載の発明の一実
施例における波形等化器の回路構成図、図３は図２の波
形等化器の波形等化処理のフローチャート、図４はプロ
グラム切り替えのための回路構成図である。前記図１と
同一構成要素については同一符号を付し、その説明を省
略する。図２において、10はＲＳ232Ｃ回路、11はコン
ピュータである。また図４において、20はスイッチ、21
はプルアップ抵抗である。

【００３５】通常の波形等化の動作に関しては、請求項
１記載の発明の図１の一実施例と同じであるので、説明
を省略する。波形等化のためのプログラムを開発し、最
終決定するまでには、いろいろな改善を繰り返す。この
開発の過程においてはＩＣＥを接続して行うのが普通で
あるが、例えばいくつかの改善プログラムについての性
能比較を行う場合に、毎回プログラムを立ち上げ直す代
わりに、図４に示すような構成にして、ＣＰＵ８でこの
汎用ポート８aから５ビットの情報を読み込む。プログ
ラム内部でこの５ビットに対応して波形等化処理を分岐
するようにしておけば、毎回プログラムを終了せずに効
率的に比較が行える。しかし、商品化を行うためにＣＰ
Ｕをプリント基板上に高密度実装した場合には、このよ
うな、いわゆるテストのための配線を準備することは困
難である。

【００３６】本発明では、汎用のポートは一切使用しな
い。図３に処理のフローを示すように、波形等化の処理
に先立ち、各変数は初期化される(Ｓ1)。ここではＢＩ
Ｔ１〜ＢＩＴ５が従来のポートから読み込んだ情報と同
じ内容を示している。これらも他の変数と同様に初期化
される(Ｓ2)。この後、コンピュータ11よりＲＳ232Ｃ回
路10へ送信し、ＲＳ232Ｃ回路10が受信し(Ｓ3)、このＲ
Ｓ232Ｃ回路10を通してシリアルデータをＣＰＵ８に転
送する。ＣＰＵ８は、この場合であれば５文字を受信す
る(Ｓ4)。受信が終了すれば、１番目から順番に‘０’
か‘１’かを判断して、‘０’であれば０を、また
‘１’であれば１を設定し、波形等化処理を実行する
(Ｓ5，Ｓ6)。これ以降は、汎用ポートから直接制御信号
を受けた場合と全く同様である。さらには、本実施例で
は５ビットの場合について説明したが、本発明では切り
替える数によらず、制御線はＲＳ232Ｃ回路での受信用
１本で済む。これにより、商品化のためにプリント基板
に実装した場合でも、最悪ＣＰＵから１本の制御線を取
り出すだけでプログラムの処理を容易に切り替えること
が可能となる。

【００３７】図５は本発明の請求項３記載の発明の一実
施例における波形等化の様子を示した概念図である。
(a)は入力されたテレビジョン信号の歪が小さい場合の
ＶＩＴＳ信号、(b)は前記歪が中程度の場合のＶＩＴＳ
信号、(c)は波形等化できない程度の大きな歪の場合の
ＶＩＴＳ信号を示している。(d)は(a)を波形等化するた
めのタップ係数、(e)は(b)を波形等化するために必要な
タップ係数、(f)は(c)を波形等化するために必要なタッ
プ係数を示している。

【００３８】(a)のように歪が小さい場合には、(d)のよ
うにタップ係数の値も小さく、必要なタップ数も少な
い。(b)のように歪が中程度になると(e)のようにタップ
係数の値も大きくなり、必要なタップ数も増加するが、
十分に波形等化可能である。さらに、(c)のように歪が
大きくなれば(f)のようにタップ数は波形等化手段のタ
ップ数の範囲を超えてしまう。

【００３９】波形等化のための演算を周波数領域に変換
して行う場合には、ＦＦＴ(FastFourier Transform)演
算を実行することによりタップ係数が一度で求まる。す
なわち、タップ係数を修正する前に必要なタップ数を知
ることができる。(f)において破線で示した範囲は、波
形等化手段が持っているタップ数の範囲外を示してお
り、(c)の歪を除去するにはこの範囲のタップ数が必要
なことを示している。これを範囲内のタップ数で強制的
に波形等化した場合には、範囲外のタップ係数に相当す
る歪が発生することになる。周波数領域に変換して演算
して求めたタップ係数の中で、範囲外に含まれる総和が
大きい場合には範囲内では波形等化できないと判断し、
波形等化動作を制限することで信号の劣化を防止でき
る。

【００４０】図６は本発明の請求項４記載の発明の一実
施例における波形等化器の回路構成図であり、前記図１
と同一構成要素については同一符号を付し、その説明を
省略する。図６において、30はタップ係数選択回路であ
り、図７にその回路構成図を示す。図７において、31は
差分回路、32，33は係数メモリ、34はスイッチである。

【００４１】次に動作を説明すると、ＣＰＵ８でタップ
係数を演算して求めるまでは前記した通りである。ＣＰ
Ｕ８はタップ係数をタップ係数選択回路30に出力する。
タップ係数選択回路30は、一番最初のタップ係数を求め
るときには、図７に示すスイッチ34でＣＰＵ８からの出
力をそのまま出力してトランスバーサルフィルタ(ＴＦ)
４のタップ係数を設定する。２回目以降で、オーバーフ
ロー等の異常が起こらなかった場合には、ＣＰＵ８から
の出力と係数メモリ１(32)との差分を取り、スイッチ34
で選択してトランスバーサルフィルタ４へ出力する。一
方、オーバーフローのような異常が発生した場合(オー
バーフロー信号ＯＳ)には、係数メモリ２(33)の内容を
スイッチ34で選択してトランスバーサルフィルタ４に出
力する。こうすることにより、ＣＰＵ８でタップ係数を
演算して以降、トランスバーサルフィルタ４のタップ係
数を更新するまでの処理をＣＰＵ８のプログラムから取
り出し、ハードウェアで実現することで、処理の高速化
とオーバーフローのような異常時にも安定に動作させる
ことができる。

【００４２】図８は本発明の請求項５記載の発明の一実
施例における波形等化器の回路構成図であり、前記図１
と同一の構成要素については同一符号を付し、その説明
を省略する。図８において、35は帰還係数自動判定回路
であり、図10にその回路構成を示す。36は乗算器であ
る。また図10において、41，42はシフトレジスタ、43，
44，45はメモリ、46は判定回路、47は比較回路である。

【００４３】次に動作を説明すると、ＣＰＵ８で基準信
号との差分を取り、誤差信号ＥＳを求める。この誤差信
号ＥＳを帰還係数自動判定回路35に出力し、各タップ係
数ごとに最適な帰還係数γを求めて乗算器36に出力す
る。ＣＰＵ８で求めた誤差信号ＥＳにこの帰還係数γを
乗算器36で掛けてタップ係数εを求め、タップ係数選択
回路30に出力する。

【００４４】図10に示す帰還係数自動判定回路35では、
ＣＰＵ８から入力された誤差信号ＥＳがメモリ44に格納
され、このメモリ44からシフトレジスタ42と比較回路47
へ出力される。シフトレジスタ42の出力である１回前の
誤差信号はメモリ45に格納され、その誤差信号とメモリ
44からの誤差信号が比較回路47で比較される。この比較
結果を判定回路46で判定して、判定結果に応じてメモリ
43に記憶したテーブルを参照して帰還係数γを算出し、
この結果をシフトレジスタ41でシフトして出力する。こ
うすることにより、タップ係数ごとに最適な帰還係数γ
を求めることができ、等化速度の向上と安定性を改善で
きる。

【００４５】図９は本発明の請求項６記載の発明の一実
施例における波形等化器の回路構成図である。前記図１
と同一の構成要素については同一符号を付し、その説明
を省略する。図９において、37は係数生成回路、38はレ
ジスタ、39はメモリ、40は減算器である。

【００４６】波形等化手段の出力から抜き取られた基準
信号Ｓは、メモリ39に記憶された理想基準信号ＳＡと減
算器40でもって差分を取り、レジスタ38に出力される。
レジスタ38の各端子からの出力は、各帰還係数自動判定
回路35にて最適な帰還係数γを乗じた後、係数生成回路
37でタップ係数εを生成してタップ係数選択回路30へ出
力する。以降は上述したのと同じ動作であるので、ここ
では説明を省略する。こうすることにより、ＣＰＵを用
いることなく、等化処理の高速化と安定性の改善を図る
ことができる。

【００４７】

【発明の効果】以上説明したように、本発明の波形等化
器は、波形等化手段をＣＰＵで制御する場合に、ハード
ウェアの規模を大きくせずに、プログラムの開発と等化
性能検証のための効率を格段に向上させることが可能と
なる。また、波形等化性能の限界を超えるような歪に対
しては、等化を行うことによるテレビジョン信号の劣化
を防止し、かつタップ係数の修正に関する部分をプログ
ラムから取り外し、さらにタップ係数ごとに最適な帰還
係数を選択することにより、処理速度の向上と安定性を
向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の請求項１記載の発明の一実施例におけ
る波形等化器の回路構成図である。

【図２】本発明の請求項２記載の発明の一実施例におけ
る波形等化器の回路構成図である。

【図３】図２の波形等化器の波形等化処理のフローチャ
ートである。

【図４】図２の実施例の用いるＣＰＵの汎用ポートを用
いたプログラム切り替えのための回路構成図である。

【図５】本発明の請求項３記載の発明の一実施例におけ
る歪を生じた基準信号と、これを等化するためのタップ
係数を示す概念図である。

【図６】本発明の請求項４記載の発明の一実施例におけ
る波形等化器の回路構成図である。

【図７】本発明の請求項４，５，６記載の発明の一実施
例におけるタップ係数選択回路の回路構成図である。

【図８】本発明の請求項５記載の発明の一実施例におけ
る波形等化器の回路構成図である。

【図９】本発明の請求項６記載の発明の一実施例におけ
る波形等化器の回路構成図である。

【図１０】本発明の請求項５，６記載の発明の一実施例
における帰還係数自動判定回路の回路構成図である。

【図１１】従来のサンプル値伝送されたテレビジョン信
号の波形等化回路の回路構成図である。

【符号の説明】

１…タイミング信号発生回路、 ２，３，20，34…スイ
ッチ、 ４…トランスバーサルフィルタ(ＴＦ)、 ５…
加算器、 ６，７，39，43，44，45，50，51…メモリ、
８…ＣＰＵ、 ８a…汎用ポート、 10…ＲＳ232Ｃ回
路、 11…コンピュータ、 21…プルアップ抵抗、 30
…タップ係数選択回路、 31…差分回路、32，33…係数
メモリ、 35…帰還係数自動判定回路、 36…乗算器、
37…係数生成回路、 38…レジスタ、 40…減算器、
41，42…シフトレジスタ、 46…判定回路、 47…比
較回路、 52…波形等化回路、 53…切り替え回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 テレビジョン信号の垂直帰線期間に、伝
   送路で発生した歪を等化する目的で重畳された基準信号
   を用いてテレビジョン信号の波形等化を行う波形等化器
   において、 入力されたテレビジョン信号と、任意のフィルタ特性を
   示すインパルス応答を記憶した第１のメモリからの読み
   出し信号とを切り替えて波形等化手段に入力し、前記波
   形等化手段の入力信号と出力信号とから前記基準信号を
   抜き取り、各々前記第１，第２のメモリに記憶し、ＣＰ
   Ｕにより前記第１，第２のメモリから読み出した前記基
   準信号を用いて伝送路で発生した歪の検出等の処理を行
   い、歪を低減するよう前記ＣＰＵは前記波形等化手段を
   制御することにより波形等化したテレビジョン信号を前
   記波形等化手段から出力し、前記ＣＰＵのプログラムの
   検証および前記波形等化手段の性能を測定するために、
   前記ＣＰＵから第１のメモリに前記任意のフィルタ特性
   を実現する各種のインパルス応答を書き込み、前記波形
   等化手段に前記第１のメモリの読み出し信号を入力する
   ように切り替えて波形等化することを特徴とする波形等
   化器。
2. 【請求項２】 テレビジョン信号の垂直帰線期間に、伝
   送路で発生した歪を等化する目的で重畳された基準信号
   を用いてテレビジョン信号の波形等化を行う波形等化器
   において、 入力されたテレビジョン信号を波形等化手段に入力し、
   前記波形等化手段の入力信号と出力信号とから前記基準
   信号を抜き取り、各々第１，第２のメモリに記憶し、Ｃ
   ＰＵにより前記第１，第２のメモリから読み出した前記
   基準信号を用いて伝送路で発生した歪の検出等の処理を
   行い、歪を低減するよう前記ＣＰＵは前記波形等化手段
   を制御することにより波形等化したテレビジョン信号を
   前記波形等化手段から出力し、前記ＣＰＵのプログラム
   の検証および前記波形等化手段の性能を測定するため
   に、前記ＣＰＵは波形等化器の外部から制御線を介して
   データを入力することにより、プログラム内部に構成し
   た仮想スイッチを制御し、前記ＣＰＵのプログラムを外
   部から切り替え可能とすることを特徴とする波形等化
   器。
3. 【請求項３】 テレビジョン信号の垂直帰線期間に、伝
   送路で発生した歪を等化する目的で重畳された基準信号
   を用いてテレビジョン信号の波形等化を行う波形等化器
   において、 入力されたテレビジョン信号を波形等化手段に入力し、
   前記波形等化手段の入力信号と出力信号とから前記基準
   信号を抜き取り、各々第１，第２のメモリに記憶し、Ｃ
   ＰＵにより前記第１，第２のメモリから読み出した前記
   基準信号を用いて伝送路で発生した歪の検出等の処理を
   行い、歪を低減するよう前記ＣＰＵは前記波形等化手段
   を制御することにより波形等化したテレビジョン信号を
   前記波形等化手段から出力し、前記ＣＰＵは波形歪の検
   出や前記波形等化手段の制御のための演算を周波数領域
   に変換して行い、前記波形等化手段で等化できる範囲を
   超えていると判断した場合には、波形等化を制限するよ
   うに前記波形等化手段を制御するようにしたことを特徴
   とする波形等化器。
4. 【請求項４】 テレビジョン信号の垂直帰線期間に、伝
   送路で発生した歪を等化する目的で重畳された基準信号
   を用いてテレビジョン信号の波形等化を行う波形等化器
   において、 入力されたテレビジョン信号をデジタルフィルタに入力
   し、前記デジタルフィルタの入力信号と出力信号とから
   前記基準信号を抜き取り、各々第１，第２のメモリに記
   憶し、ＣＰＵにより前記第１，第２のメモリから読み出
   した前記基準信号を用いて伝送路で発生した歪の検出等
   の処理を行い、前記ＣＰＵは歪を低減するようデジタル
   フィルタのタップ係数を演算してタップ係数選択手段に
   出力し、前記タップ係数選択手段は前記ＣＰＵで演算し
   て求めたタップ係数をそのまま出力するか、修正前のタ
   ップ係数との差分を出力するか、または前記波形等化手
   段からオーバーフロー等の異常が発生した場合には、正
   常に等化動作を行っていた直前のタップ係数を出力する
   かを選択することにより前記波形等化手段を制御し、波
   形等化したテレビジョン信号を前記デジタルフィルタか
   ら出力することを特徴とする波形等化器。
5. 【請求項５】 テレビジョン信号の垂直帰線期間に、伝
   送路で発生した歪を等化する目的で重畳された基準信号
   を用いてテレビジョン信号の波形等化を行う波形等化器
   において、 入力されたテレビジョン信号をデジタルフィルタに入力
   し、前記デジタルフィルタの入力信号と出力信号とから
   前記基準信号を抜き取り、各々第１，第２のメモリに記
   憶し、ＣＰＵにより前記第１，第２のメモリから読み出
   した前記基準信号を用いて伝送路で発生した歪の検出等
   の処理を行い、前記ＣＰＵは歪を低減するようデジタル
   フィルタのタップ係数を演算して求め、このタップ係数
   と直前のタップ係数とを比較して最適な帰還係数を乗
   じ、これをタップ係数選択手段に出力し、前記タップ係
   数選択手段は前記ＣＰＵからのタップ係数をそのまま出
   力するか、修正前のタップ係数との差分を出力するか、
   または前記波形等化手段からオーバーフロー等の異常が
   発生した場合には、正常に等化動作を行っていた直前の
   タップ係数を出力するかを選択することにより前記波形
   等化手段を制御し、波形等化したテレビジョン信号を前
   記デジタルフィルタから出力することを特徴とする波形
   等化器。
6. 【請求項６】 テレビジョン信号の垂直帰線期間に、伝
   送路で発生した歪を等化する目的で重畳された基準信号
   を用いてテレビジョン信号の波形等化を行う波形等化器
   において、 入力されたテレビジョン信号をデジタルフィルタに入力
   し、前記デジタルフィルタの出力信号から前記基準信号
   を抜き取り、第１のメモリに記憶し、前記第１のメモリ
   と理想基準信号を記憶した第２のメモリとの差分信号を
   シフトレジスタに入力し、前記シフトレジスタ各端子か
   らの信号と直前の信号とを比較して最適な帰還係数を乗
   じ、前記帰還係数より係数発生回路により係数を発生さ
   せて、これをタップ係数選択手段に出力し、前記タップ
   係数選択手段は前記係数発生回路からのタップ係数をそ
   のまま出力するか、修正前のタップ係数との差分を出力
   するか、または前記波形等化手段からオーバーフロー等
   の異常が発生した場合には、正常に等化動作を行ってい
   た直前のタップ係数を出力するかを選択することにより
   前記波形等化手段を制御し、波形等化したテレビジョン
   信号を前記デジタルフィルタから出力することを特徴と
   する波形等化器。