JPH08236473A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08236473A JPH08236473A JP7040221A JP4022195A JPH08236473A JP H08236473 A JPH08236473 A JP H08236473A JP 7040221 A JP7040221 A JP 7040221A JP 4022195 A JP4022195 A JP 4022195A JP H08236473 A JPH08236473 A JP H08236473A
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- film
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- H10D64/01—Manufacture or treatment
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Abstract
(57)【要約】 （修正有）
【目的】ＤＲＡＭ等の半導体記憶装置におけるメモリセ
ル内の配線用のコンタクト孔を自己整合的に信頼性高く
形成する。 【構成】半導体基板の表面にＭＯＳトランジスタを含む
半導体素子間を分離する素子分離絶縁膜を形成する工程
と、ＭＯＳトランジスタのゲート電極の上面に第１の絶
縁膜を形成する工程と、ゲート電極の側面にスペーサー
となる第２の絶縁膜を形成する工程と、隣接するゲート
電極の上面の第１の絶縁膜をエッチングマスクとして隣
接するゲート電極間に存する第２の絶縁膜をドライエッ
チングで除去する工程と、隣接するゲート電極の側面に
膜厚が第２の絶縁膜より薄い第３の絶縁膜を形成し、拡
散層上に自己整合型のコンタクト孔を形成する工程とを
含む。
ル内の配線用のコンタクト孔を自己整合的に信頼性高く
形成する。 【構成】半導体基板の表面にＭＯＳトランジスタを含む
半導体素子間を分離する素子分離絶縁膜を形成する工程
と、ＭＯＳトランジスタのゲート電極の上面に第１の絶
縁膜を形成する工程と、ゲート電極の側面にスペーサー
となる第２の絶縁膜を形成する工程と、隣接するゲート
電極の上面の第１の絶縁膜をエッチングマスクとして隣
接するゲート電極間に存する第２の絶縁膜をドライエッ
チングで除去する工程と、隣接するゲート電極の側面に
膜厚が第２の絶縁膜より薄い第３の絶縁膜を形成し、拡
散層上に自己整合型のコンタクト孔を形成する工程とを
含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線のコンタクト孔の形成方法に関する。
関し、特に配線のコンタクト孔の形成方法に関する。
【０００２】
【従来の技術】半導体素子の微細化及び高密度化は依然
として精力的に進められ、現在では０．２５μｍの寸法
基準で設計された２５６メガビットあるいはそれ以下の
設計基準で設計される１ギガビットＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリー）等の超高集積の
半導体デバイスが開発試作されている。このような半導
体デバイスの高集積化に伴い、半導体素子構造の形成に
必須となっているリソグラフィー工程でのマスク合わせ
マージンの更なる縮小化あるいは不要化が強く要求され
るようになってきた。
として精力的に進められ、現在では０．２５μｍの寸法
基準で設計された２５６メガビットあるいはそれ以下の
設計基準で設計される１ギガビットＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリー）等の超高集積の
半導体デバイスが開発試作されている。このような半導
体デバイスの高集積化に伴い、半導体素子構造の形成に
必須となっているリソグラフィー工程でのマスク合わせ
マージンの更なる縮小化あるいは不要化が強く要求され
るようになってきた。
【０００３】通常、半導体デバイスの製造では、半導体
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、リソグラフィー工程において、前工程で形
成した下層のパターンにマスク合わせし次の上層パター
ンを形成することが要求される。しかしこのリソグラフ
ィ−工程で上層／下層パターン間の位置ズレが発生す
る。そこで、当位置ズレを見込してマスク上のパターン
間隔に余裕をもたせ、パターン間隔にマージンを設定す
ることが必要とされる。しかし、当マージンはパターン
の高密度化の阻害要因となる。
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、リソグラフィー工程において、前工程で形
成した下層のパターンにマスク合わせし次の上層パター
ンを形成することが要求される。しかしこのリソグラフ
ィ−工程で上層／下層パターン間の位置ズレが発生す
る。そこで、当位置ズレを見込してマスク上のパターン
間隔に余裕をもたせ、パターン間隔にマージンを設定す
ることが必要とされる。しかし、当マージンはパターン
の高密度化の阻害要因となる。
【０００４】そこで、上述のようなマージンを不要とす
るマージンレス化の技術手法が種々に検討され始めた。
その中で特に重要なものにコンタクト孔の形成における
マージンレス化がある。このコンタクト孔は半導体基板
上、半導体膜上、金属膜上の各種の層に形成され且つ多
用されるため、これをマージンレス化することは半導体
デバイスの高密度化／高集積化に最も効果がある。この
マージンレス化技術の中で有力な方法に自己整合型コン
タクト孔の形成法があり、その具体的方法が種々に検討
されている。
るマージンレス化の技術手法が種々に検討され始めた。
その中で特に重要なものにコンタクト孔の形成における
マージンレス化がある。このコンタクト孔は半導体基板
上、半導体膜上、金属膜上の各種の層に形成され且つ多
用されるため、これをマージンレス化することは半導体
デバイスの高密度化／高集積化に最も効果がある。この
マージンレス化技術の中で有力な方法に自己整合型コン
タクト孔の形成法があり、その具体的方法が種々に検討
されている。
【０００５】この自己整合型コンタクト孔の形成方法の
なかで、絶縁膜の異方性ドライエッチングにより絶縁ゲ
ート電界効果トランジスタ（以下、ＭＯＳトランジスタ
と呼称する）のゲート電極に絶縁膜のスペーサーを設
け、ゲート電極に自己整合した拡散層上のコンタクト孔
を形成する方法が注目されている。その具体的方法が種
々に検討されている。例えば特開平３−１０６０２７号
公報にその一例が示されている。
なかで、絶縁膜の異方性ドライエッチングにより絶縁ゲ
ート電界効果トランジスタ（以下、ＭＯＳトランジスタ
と呼称する）のゲート電極に絶縁膜のスペーサーを設
け、ゲート電極に自己整合した拡散層上のコンタクト孔
を形成する方法が注目されている。その具体的方法が種
々に検討されている。例えば特開平３−１０６０２７号
公報にその一例が示されている。
【０００６】図９は上述の特開平３−１０６０２７号公
報に示された自己整合型コンタクト孔の形成方法の概略
を説明した工程順の断面図である。
報に示された自己整合型コンタクト孔の形成方法の概略
を説明した工程順の断面図である。
【０００７】図９（ａ）に示すように、シリコン基板１
０１表面上に選択的に素子分離絶縁膜１０２が形成さ
れ、さらに一対のＭＯＳトランジスタが形成される。こ
こで、ＭＯＳトランジスタのゲート絶縁膜１０３は膜厚
が１０ｎｍ程度のシリコン酸化膜で構成され、ゲート電
極１０４，１０４ａは膜厚が２５０ｎｍ程度のタングス
テン・ポリサイドで形成される。またＭＯＳトランジス
タのソース・ドレイン領域は拡散層１０５，１０５ａ，
１０５ｂで構成される。このようなＭＯＳトランジスタ
のゲート電極の表面に、バッファ層１０６とエッチング
ストッパー層１０７とが積層して形成される。ここで、
エッチングストッパー層１０７にはＡｌＮ膜、ＡｌＯ2
膜が用いられる。
０１表面上に選択的に素子分離絶縁膜１０２が形成さ
れ、さらに一対のＭＯＳトランジスタが形成される。こ
こで、ＭＯＳトランジスタのゲート絶縁膜１０３は膜厚
が１０ｎｍ程度のシリコン酸化膜で構成され、ゲート電
極１０４，１０４ａは膜厚が２５０ｎｍ程度のタングス
テン・ポリサイドで形成される。またＭＯＳトランジス
タのソース・ドレイン領域は拡散層１０５，１０５ａ，
１０５ｂで構成される。このようなＭＯＳトランジスタ
のゲート電極の表面に、バッファ層１０６とエッチング
ストッパー層１０７とが積層して形成される。ここで、
エッチングストッパー層１０７にはＡｌＮ膜、ＡｌＯ2
膜が用いられる。
【０００８】次に、図９（ｂ）に示すように、全面に厚
いＳｉＯ2 からなる層間絶縁膜１０８が堆積される。そ
して、層間絶縁膜１０８上にコンタクト孔用レジストマ
スク１０９が所定の形状にパターニングされて形成さ
れ、これをマスクに層間絶縁膜１０８の選択エッチング
が行われる。ここで、このエッチングは異方性のＲＩＥ
（反応性イオンエッチング）法により行われる。このよ
うにして層間絶縁膜１０８にコンタクト孔１１０が形成
される。
いＳｉＯ2 からなる層間絶縁膜１０８が堆積される。そ
して、層間絶縁膜１０８上にコンタクト孔用レジストマ
スク１０９が所定の形状にパターニングされて形成さ
れ、これをマスクに層間絶縁膜１０８の選択エッチング
が行われる。ここで、このエッチングは異方性のＲＩＥ
（反応性イオンエッチング）法により行われる。このよ
うにして層間絶縁膜１０８にコンタクト孔１１０が形成
される。
【０００９】このとき、ゲート電極１０４，１０４ａ上
にはエッチングストッパー層１０７が形成されているた
め、コンタクト孔用レジストマスク１０９のパターニン
グが粗くてもエッチングストッパー１０７がマスクとな
り、ゲート電極１０４，１０４ａに自己整合して拡散層
１０５上にコンタクト孔１１０が形成されるようにな
る。また、ゲート電極１０４，１０４ａの側壁には層間
絶縁膜１０８のＳｉＯ2膜が残存する。これは、先述し
たように層間絶縁膜１０８が異方性のＲＩＥでドライエ
ッチングされるためである。このようにして、ゲート電
極１０４，１０４ａの側壁に前述のスペーサーに相当す
るサイドウォール層１１１が形成されるようになる。
にはエッチングストッパー層１０７が形成されているた
め、コンタクト孔用レジストマスク１０９のパターニン
グが粗くてもエッチングストッパー１０７がマスクとな
り、ゲート電極１０４，１０４ａに自己整合して拡散層
１０５上にコンタクト孔１１０が形成されるようにな
る。また、ゲート電極１０４，１０４ａの側壁には層間
絶縁膜１０８のＳｉＯ2膜が残存する。これは、先述し
たように層間絶縁膜１０８が異方性のＲＩＥでドライエ
ッチングされるためである。このようにして、ゲート電
極１０４，１０４ａの側壁に前述のスペーサーに相当す
るサイドウォール層１１１が形成されるようになる。
【００１０】そして、図９（ｃ）に示されるように、こ
のようなゲート電極１０４，１０４ａに対し自己整合的
に形成されたコンタクト孔１１０を介して拡散層１０５
に電気接続される配線１１２が形成される。ここで、こ
の配線１１２は、例えばチタン・シリサイド、窒化チタ
ンおよびタングステンの積層した金属膜で形成される。
この場合には、この配線１１２とゲート電極１０４，１
０４ａとの絶縁分離が、サイドウォール層１１１、バッ
ファ層１０６およびエッチングストッパー層１０７で行
われる。
のようなゲート電極１０４，１０４ａに対し自己整合的
に形成されたコンタクト孔１１０を介して拡散層１０５
に電気接続される配線１１２が形成される。ここで、こ
の配線１１２は、例えばチタン・シリサイド、窒化チタ
ンおよびタングステンの積層した金属膜で形成される。
この場合には、この配線１１２とゲート電極１０４，１
０４ａとの絶縁分離が、サイドウォール層１１１、バッ
ファ層１０６およびエッチングストッパー層１０７で行
われる。
【００１１】次に、このような自己整合型コンタクト孔
の形成方法が２５６メガビット級のＤＲＡＭに適用され
る場合について説明をする。
の形成方法が２５６メガビット級のＤＲＡＭに適用され
る場合について説明をする。
【００１２】図１０はこのような適用技術を説明するた
めの工程順の断面図である。図１０（ａ）に示すよう
に、シリコン基板２０１の表面に素子分離絶縁膜２０２
が形成される。そして、ＤＲＡＭのメモリセル部２０１
ａと周辺回路部２０１ｂとが電気的に分離される。次
に、ゲート絶縁膜２０３が形成される。ここで、このゲ
ート絶縁膜は膜厚が８ｎｍ程度のシリコン酸化膜であ
る。このようにした後、１個のトランジスタと１個のキ
ャパシタとで構成されるメモリセル部のＭＯＳトランジ
スタすなわちトランスファトランジスタが多数配列して
形成される。さらに、周辺回路部にはＣＭＯＳトランジ
スタが形成される。
めの工程順の断面図である。図１０（ａ）に示すよう
に、シリコン基板２０１の表面に素子分離絶縁膜２０２
が形成される。そして、ＤＲＡＭのメモリセル部２０１
ａと周辺回路部２０１ｂとが電気的に分離される。次
に、ゲート絶縁膜２０３が形成される。ここで、このゲ
ート絶縁膜は膜厚が８ｎｍ程度のシリコン酸化膜であ
る。このようにした後、１個のトランジスタと１個のキ
ャパシタとで構成されるメモリセル部のＭＯＳトランジ
スタすなわちトランスファトランジスタが多数配列して
形成される。さらに、周辺回路部にはＣＭＯＳトランジ
スタが形成される。
【００１３】前述のメモリセル部２０１ａに形成される
トランスファトランジスタのゲート電極２０４，２０４
ａはタングステン・ポリサイドあるいはチタン・ポリサ
イドで形成され、その寸法は０．２５μｍ程度である。
また、隣接するゲート電極２０４と２０４ａとの所用間
隔は０．２〜０．２５μｍ程度になる。さらに、このゲ
ート電極２０４，２０４ａの膜厚も０．２〜０．２５μ
ｍ程度になる。これに対し、先述の周辺回路部に形成さ
れるＣＭＯＳのトランジスタのゲート電極２０５の寸法
は、一般に、メモリセル部のトランスファトランジスタ
のゲート電極の寸法より大きくなり、０．４μｍ程度に
設定される。
トランスファトランジスタのゲート電極２０４，２０４
ａはタングステン・ポリサイドあるいはチタン・ポリサ
イドで形成され、その寸法は０．２５μｍ程度である。
また、隣接するゲート電極２０４と２０４ａとの所用間
隔は０．２〜０．２５μｍ程度になる。さらに、このゲ
ート電極２０４，２０４ａの膜厚も０．２〜０．２５μ
ｍ程度になる。これに対し、先述の周辺回路部に形成さ
れるＣＭＯＳのトランジスタのゲート電極２０５の寸法
は、一般に、メモリセル部のトランスファトランジスタ
のゲート電極の寸法より大きくなり、０．４μｍ程度に
設定される。
【００１４】そして、これらのゲート電極上にバッファ
層２０６とエッチングストッパー層２０７が積層して形
成される。
層２０６とエッチングストッパー層２０７が積層して形
成される。
【００１５】次に、ＭＯＳトランジスタのソース・ドレ
インを構成する浅い拡散層２０８，２０８ａが形成され
る。ここで、この浅い拡散層２０８，２０８ａの不純物
の濃度は１×１０18原子／ｃｍ3 程度に設定される。こ
のようにした後、図１０（ｂ）に示すように全体を被覆
するように膜厚が１００〜１５０ｎｍの被覆絶縁膜２０
９が堆積される。ここで、この被覆絶縁膜２０９は公知
のＣＶＤ（化学気相成長）法によるＳｉＯ2 である。こ
のようにした後、この被覆絶縁膜２０９を異方性のＲＩ
Ｅで全面エッチング（以下、エッチバックと呼称する）
する。このようなエッチバックにより、図１０（ｃ）に
示すようにゲート電極２０４，２０４ａ，２０５の側壁
にサイドウォール層２１０，２１０ａが形成されるよう
になる。ここで、このサイドウォール層の膜厚は１００
〜１５０ｎｍに設定される。
インを構成する浅い拡散層２０８，２０８ａが形成され
る。ここで、この浅い拡散層２０８，２０８ａの不純物
の濃度は１×１０18原子／ｃｍ3 程度に設定される。こ
のようにした後、図１０（ｂ）に示すように全体を被覆
するように膜厚が１００〜１５０ｎｍの被覆絶縁膜２０
９が堆積される。ここで、この被覆絶縁膜２０９は公知
のＣＶＤ（化学気相成長）法によるＳｉＯ2 である。こ
のようにした後、この被覆絶縁膜２０９を異方性のＲＩ
Ｅで全面エッチング（以下、エッチバックと呼称する）
する。このようなエッチバックにより、図１０（ｃ）に
示すようにゲート電極２０４，２０４ａ，２０５の側壁
にサイドウォール層２１０，２１０ａが形成されるよう
になる。ここで、このサイドウォール層の膜厚は１００
〜１５０ｎｍに設定される。
【００１６】次に、レジストをマスクに用いた公知の選
択的イオン注入により、周辺回路部のＣＭＯＳトランジ
スタの浅い拡散層にのみ再度不純物が導入され、熱処理
が加えられて深い拡散層２０８ｂが形成される。ここ
で、この深い拡散層２０８ｂの不純物濃度は１×１０19
〜１×１０20原子／ｃｍ3 に設定される。このように、
周辺回路部のＣＭＯＳトランジスタのソース・ドレイン
の拡散層は、よく知られたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造になるように形成される。
この他に種々の構造の拡散層が検討されているが、いづ
れにしても一般にスペーサーと呼ばれる膜厚が１５０ｎ
ｍ程度のサイドウォール層２１０ａが、周辺回路部のＣ
ＭＯＳトランジスタに必要とされる。
択的イオン注入により、周辺回路部のＣＭＯＳトランジ
スタの浅い拡散層にのみ再度不純物が導入され、熱処理
が加えられて深い拡散層２０８ｂが形成される。ここ
で、この深い拡散層２０８ｂの不純物濃度は１×１０19
〜１×１０20原子／ｃｍ3 に設定される。このように、
周辺回路部のＣＭＯＳトランジスタのソース・ドレイン
の拡散層は、よく知られたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造になるように形成される。
この他に種々の構造の拡散層が検討されているが、いづ
れにしても一般にスペーサーと呼ばれる膜厚が１５０ｎ
ｍ程度のサイドウォール層２１０ａが、周辺回路部のＣ
ＭＯＳトランジスタに必要とされる。
【００１７】
【発明が解決しようとする課題】上述した従来の自己整
合型コンタクト孔の形成方法では、特に微細化／高集積
化の激しいＤＲＡＭのような半導体デバイスに適用され
ると、以下のような問題点が生じてくる。
合型コンタクト孔の形成方法では、特に微細化／高集積
化の激しいＤＲＡＭのような半導体デバイスに適用され
ると、以下のような問題点が生じてくる。
【００１８】先述した周辺回路部のＣＭＯＳトランジス
タ信頼性を確保するためには、トランジスタのソース・
ドレインを形成する拡散層に、先述したＬＤＤのような
構造が必要になる。この場合には、先述したスペーサー
となるサイドウォール層が必要になり、その膜厚はトラ
ンジスタ特性およびその特性バラツキに直接に影響する
ようになる。
タ信頼性を確保するためには、トランジスタのソース・
ドレインを形成する拡散層に、先述したＬＤＤのような
構造が必要になる。この場合には、先述したスペーサー
となるサイドウォール層が必要になり、その膜厚はトラ
ンジスタ特性およびその特性バラツキに直接に影響する
ようになる。
【００１９】特にＣＭＯＳトランジスタのｐチャネル型
トランジスタのソース・ドレインの拡散層は、不純物に
拡散係数の大きなボロンが用いられるために拡散層深さ
が大きくなる。このため、先述した２５６メガビットＤ
ＲＡＭあるいは１ギガビットＤＲＡＭにおいてサイドウ
ォール層の膜厚は１００〜２００ｎｍに設定される必要
がある。
トランジスタのソース・ドレインの拡散層は、不純物に
拡散係数の大きなボロンが用いられるために拡散層深さ
が大きくなる。このため、先述した２５６メガビットＤ
ＲＡＭあるいは１ギガビットＤＲＡＭにおいてサイドウ
ォール層の膜厚は１００〜２００ｎｍに設定される必要
がある。
【００２０】一方、このようなＤＲＡＭのチップサイズ
の縮小の追求は必須である。そこで、これに対し最も有
効なメモリセルの寸法の縮減が行われる。そして、メモ
リセルのワード線すなわち先述したメモリセル部のゲー
ト電極間隔が縮小されるようになる。先述したようなＤ
ＲＡＭの場合には、このゲート電極間隔は１５０〜２５
０ｎｍになる。
の縮小の追求は必須である。そこで、これに対し最も有
効なメモリセルの寸法の縮減が行われる。そして、メモ
リセルのワード線すなわち先述したメモリセル部のゲー
ト電極間隔が縮小されるようになる。先述したようなＤ
ＲＡＭの場合には、このゲート電極間隔は１５０〜２５
０ｎｍになる。
【００２１】以上に説明した理由から、信頼性の高い周
辺回路部のＣＭＯＳトランジスタを得るためにサイドウ
ォール層の膜厚を厚くすると、メモリセル部のゲート電
極間がサイドウォール層を形成する絶縁膜で完全に埋設
されるようになる。このように埋設されてしまうと、自
己整合型コンタクト孔はメモリセル部に形成されなくな
る。あるいは、埋設されないにしてもこのようにして形
成されたメモリセル部のコンタクト孔は異常に微細にな
り、絶縁膜の成膜あるいはエッチバック等の製造工程の
バラツキに敏感になる。そして、コンタクト孔に起因す
るデバイスのバラツキが増大し歩留り低下の要因にな
る。
辺回路部のＣＭＯＳトランジスタを得るためにサイドウ
ォール層の膜厚を厚くすると、メモリセル部のゲート電
極間がサイドウォール層を形成する絶縁膜で完全に埋設
されるようになる。このように埋設されてしまうと、自
己整合型コンタクト孔はメモリセル部に形成されなくな
る。あるいは、埋設されないにしてもこのようにして形
成されたメモリセル部のコンタクト孔は異常に微細にな
り、絶縁膜の成膜あるいはエッチバック等の製造工程の
バラツキに敏感になる。そして、コンタクト孔に起因す
るデバイスのバラツキが増大し歩留り低下の要因にな
る。
【００２２】逆に、互いに間隔の狭いメモリセル部のゲ
ート電極の側壁にサイドウォール層を形成するためにサ
イドウォール層の膜厚を薄くすると、ＣＭＯＳトランジ
スタの特性の劣化あるいは信頼性の低下が生じる。そし
て、このような周辺回路部に起因するデバイスの性能あ
るいは歩留りの低下の要因になる。
ート電極の側壁にサイドウォール層を形成するためにサ
イドウォール層の膜厚を薄くすると、ＣＭＯＳトランジ
スタの特性の劣化あるいは信頼性の低下が生じる。そし
て、このような周辺回路部に起因するデバイスの性能あ
るいは歩留りの低下の要因になる。
【００２３】本発明の目的は、半導体装置特にＤＲＡＭ
等の半導体記憶装置におけるメモリセル内の配線用のコ
ンタクト孔を自己整合的に信頼性高く形成できる方法を
提供することにある。
等の半導体記憶装置におけるメモリセル内の配線用のコ
ンタクト孔を自己整合的に信頼性高く形成できる方法を
提供することにある。
【００２４】
【課題を解決するための手段】このために本発明の自己
整合型コンタクト孔の形成では、半導体基板の表面にＭ
ＯＳトランジスタを含む半導体素子間を分離する素子分
離絶縁膜を形成する工程と、前記ＭＯＳトランジスタの
ゲート電極の上面に前記ゲート電極を保護する第１の絶
縁膜を形成する工程と、前記ＭＯＳトランジスタのソー
ス・ドレインとなる拡散層を形成する工程と、前記ゲー
ト電極の側面にスペーサーとなる第２の絶縁膜を形成す
る工程と、全面に層間絶縁膜を堆積した後、所定のレジ
ストマスクのパターンを用いてコンタクト孔を開口する
際に、前記レジストマスクをエッチングマスクとして前
記層間絶縁膜をドライエッチングする工程と、隣接する
前記ゲート電極の上面の第１の絶縁膜をエッチングマス
クとして前記隣接するゲート電極間に存する前記第２の
絶縁膜をドライエッチングで除去する工程と、前記レジ
ストマスクを除去した後、前記第２の絶縁膜を除去した
前記隣接するゲート電極の側面に膜厚が前記第２の絶縁
膜より薄い第３の絶縁膜を形成し、前記隣接するゲート
電極のパターンにセルフアラインに前記拡散層にコンタ
クト孔を形成する工程とを含む。
整合型コンタクト孔の形成では、半導体基板の表面にＭ
ＯＳトランジスタを含む半導体素子間を分離する素子分
離絶縁膜を形成する工程と、前記ＭＯＳトランジスタの
ゲート電極の上面に前記ゲート電極を保護する第１の絶
縁膜を形成する工程と、前記ＭＯＳトランジスタのソー
ス・ドレインとなる拡散層を形成する工程と、前記ゲー
ト電極の側面にスペーサーとなる第２の絶縁膜を形成す
る工程と、全面に層間絶縁膜を堆積した後、所定のレジ
ストマスクのパターンを用いてコンタクト孔を開口する
際に、前記レジストマスクをエッチングマスクとして前
記層間絶縁膜をドライエッチングする工程と、隣接する
前記ゲート電極の上面の第１の絶縁膜をエッチングマス
クとして前記隣接するゲート電極間に存する前記第２の
絶縁膜をドライエッチングで除去する工程と、前記レジ
ストマスクを除去した後、前記第２の絶縁膜を除去した
前記隣接するゲート電極の側面に膜厚が前記第２の絶縁
膜より薄い第３の絶縁膜を形成し、前記隣接するゲート
電極のパターンにセルフアラインに前記拡散層にコンタ
クト孔を形成する工程とを含む。
【００２５】ここで、ＭＯＳトランジスタの前記隣接す
るゲート電極が半導体装置を構成するメモリセル部のＭ
ＯＳトランジスタのゲート電極である。
るゲート電極が半導体装置を構成するメモリセル部のＭ
ＯＳトランジスタのゲート電極である。
【００２６】ここで、前記第１の絶縁膜がシリコン窒化
膜であり、前記第２の絶縁膜がＰＳＧ膜（リンガラスを
含有するシリコン酸化膜）であり、前記第３の絶縁膜が
二酸化シリコン膜である。
膜であり、前記第２の絶縁膜がＰＳＧ膜（リンガラスを
含有するシリコン酸化膜）であり、前記第３の絶縁膜が
二酸化シリコン膜である。
【００２７】あるいは、前記第１の絶縁膜が二酸化シリ
コンより過剰のシリコン原子を含有するシリコン酸化物
で構成され、前記第２の絶縁膜がＢＰＳＧ膜（ボロンガ
ラスとリンガラスを含有するシリコン酸化膜）であり、
前記第３の絶縁膜が二酸化シリコン膜である。
コンより過剰のシリコン原子を含有するシリコン酸化物
で構成され、前記第２の絶縁膜がＢＰＳＧ膜（ボロンガ
ラスとリンガラスを含有するシリコン酸化膜）であり、
前記第３の絶縁膜が二酸化シリコン膜である。
【００２８】あるいは、前記素子分離絶縁膜が二酸化シ
リコンより過剰のシリコン原子を含有するシリコン酸化
物で構成される。
リコンより過剰のシリコン原子を含有するシリコン酸化
物で構成される。
【００２９】ここで、前記シリコン酸化物に含まれるシ
リコン原子の過剰量が２ａｔ％以上で且つ６ａｔ％以下
である。
リコン原子の過剰量が２ａｔ％以上で且つ６ａｔ％以下
である。
【００３０】また、前記ドライエッチングの方法が、反
応ガスとしてＣ4 Ｆ8 とＣＯの混合ガスを使用したエッ
チング異方性のある応性イオンエッチングの方法であ
る。
応ガスとしてＣ4 Ｆ8 とＣＯの混合ガスを使用したエッ
チング異方性のある応性イオンエッチングの方法であ
る。
【００３１】
【実施例】次に、本発明を図面を参照して説明する。図
１および図２は本発明の第１の実施例を説明するための
工程順の断面図である。
１および図２は本発明の第１の実施例を説明するための
工程順の断面図である。
【００３２】図１（ａ）に示すように、初めの工程は従
来を技術で述べたと同様にして、シリコン基板１の表面
に素子分離絶縁膜２が形成される。そして、ＤＲＡＭの
メモリセル部１ａと周辺回路部１ｂとが電気的に分離さ
れる。次に、ゲート絶縁膜３が形成される。ここで、こ
のゲート絶縁膜は膜厚が６〜８ｎｍ程度のシリコン酸化
膜あるいはシリコンオキシナイトライド膜である。この
ようにした後、メモリセル部のＭＯＳトランジスタすな
わちトランスファトランジスタが多数配列して形成され
る。さらに、周辺回路部にはＣＭＯＳトランジスタが形
成される。
来を技術で述べたと同様にして、シリコン基板１の表面
に素子分離絶縁膜２が形成される。そして、ＤＲＡＭの
メモリセル部１ａと周辺回路部１ｂとが電気的に分離さ
れる。次に、ゲート絶縁膜３が形成される。ここで、こ
のゲート絶縁膜は膜厚が６〜８ｎｍ程度のシリコン酸化
膜あるいはシリコンオキシナイトライド膜である。この
ようにした後、メモリセル部のＭＯＳトランジスタすな
わちトランスファトランジスタが多数配列して形成され
る。さらに、周辺回路部にはＣＭＯＳトランジスタが形
成される。
【００３３】前述のメモリセル部１ａに形成されるトラ
ンスファトランジスタのゲート電極４，４ａはチタン・
ポリサイドで形成され、その寸法は０．２μｍ程度であ
る。また、隣接するゲート電極４と４ａとの所用間隔は
０．２μｍ程度である。さらに、このゲート電極４，４
ａの膜厚も０．２μｍ程度に設定される。
ンスファトランジスタのゲート電極４，４ａはチタン・
ポリサイドで形成され、その寸法は０．２μｍ程度であ
る。また、隣接するゲート電極４と４ａとの所用間隔は
０．２μｍ程度である。さらに、このゲート電極４，４
ａの膜厚も０．２μｍ程度に設定される。
【００３４】これに対し、先述の周辺回路部に形成され
るＣＭＯＳのトランジスタのゲート電極５の寸法は、一
般に、メモリセル部のトランスファトランジスタのゲー
ト電極の寸法より大きくなり、０．４μｍ程度に設定さ
れる。
るＣＭＯＳのトランジスタのゲート電極５の寸法は、一
般に、メモリセル部のトランスファトランジスタのゲー
ト電極の寸法より大きくなり、０．４μｍ程度に設定さ
れる。
【００３５】バッファ層６が、先述したゲート電極４，
４ａ，５を被覆して形成され、さらにこのバッファ層６
を被覆するエッチングストッパー層７が形成される。こ
こで、バッファ層は膜厚が１０ｎｍ程度のシリコン酸化
膜であり、エッチングストッパー層は膜厚が５０ｎｍ程
度のシリコン窒化膜である。
４ａ，５を被覆して形成され、さらにこのバッファ層６
を被覆するエッチングストッパー層７が形成される。こ
こで、バッファ層は膜厚が１０ｎｍ程度のシリコン酸化
膜であり、エッチングストッパー層は膜厚が５０ｎｍ程
度のシリコン窒化膜である。
【００３６】次に、ＭＯＳトランジスタのソース・ドレ
インを構成する浅い拡散層８，８ａが形成される。ここ
で、この浅い拡散層８，８ａの不純物の濃度は１×１０
18原子／ｃｍ3 程度に設定される。
インを構成する浅い拡散層８，８ａが形成される。ここ
で、この浅い拡散層８，８ａの不純物の濃度は１×１０
18原子／ｃｍ3 程度に設定される。
【００３７】このようにした後、図１（ｂ）に示すよう
に全体を被覆するように膜厚が１５０ｎｍの第１被覆絶
縁膜９が堆積される。ここで、この第１被覆絶縁膜９は
公知のＬＰＣＶＤ（減圧の化学気相成長）法によるＰＳ
Ｇ膜（リンガラスを含有するシリコン酸化膜）である。
そして、このＰＳＧ膜に含まれるリン原子の濃度は１０
モル％程度である。次に、この第１被覆絶縁膜９に異方
性のエッチバックを加える。ここで、このエッチバック
は反応ガスとしてＣ4 Ｆ8 とＣＯの混合したガスを用い
るＲＩＥで行われる。このようなエッチバックにより、
図１（ｃ）に示すようにゲート電極４，４ａ，５の側壁
に第１サイドウォール層１０，１０ａが形成されるよう
になる。ここで、この第１サイドウォール層の膜厚は１
００ｎｍに設定される。
に全体を被覆するように膜厚が１５０ｎｍの第１被覆絶
縁膜９が堆積される。ここで、この第１被覆絶縁膜９は
公知のＬＰＣＶＤ（減圧の化学気相成長）法によるＰＳ
Ｇ膜（リンガラスを含有するシリコン酸化膜）である。
そして、このＰＳＧ膜に含まれるリン原子の濃度は１０
モル％程度である。次に、この第１被覆絶縁膜９に異方
性のエッチバックを加える。ここで、このエッチバック
は反応ガスとしてＣ4 Ｆ8 とＣＯの混合したガスを用い
るＲＩＥで行われる。このようなエッチバックにより、
図１（ｃ）に示すようにゲート電極４，４ａ，５の側壁
に第１サイドウォール層１０，１０ａが形成されるよう
になる。ここで、この第１サイドウォール層の膜厚は１
００ｎｍに設定される。
【００３８】このエッチバックの工程で、先述した第１
サイドウォール層の形成と共に、メモリセル部で離間距
離の小さいゲート電極４と４ａ間には埋込み絶縁層１１
の形成がされるようになる。
サイドウォール層の形成と共に、メモリセル部で離間距
離の小さいゲート電極４と４ａ間には埋込み絶縁層１１
の形成がされるようになる。
【００３９】次に、図２（ａ）に示すように公知のリソ
グラフィ技術でイオン注入用レスジストマスク１２が形
成される。そして、これをマスクに用いた公知の選択的
イオン注入により、周辺回路部のＣＭＯＳトランジスタ
の浅い拡散層８ａにのみ再度不純物が導入され、熱処理
が加えられて深い拡散層８ｂが形成される。ここで、こ
の深い拡散層８ｂの不純物濃度は１×１０19〜１×１０
20原子／ｃｍ3 に設定される。このように、周辺回路部
のＣＭＯＳトランジスタのソース・ドレインの拡散層
は、よく知られたＬＤＤ構造になるように形成される。
グラフィ技術でイオン注入用レスジストマスク１２が形
成される。そして、これをマスクに用いた公知の選択的
イオン注入により、周辺回路部のＣＭＯＳトランジスタ
の浅い拡散層８ａにのみ再度不純物が導入され、熱処理
が加えられて深い拡散層８ｂが形成される。ここで、こ
の深い拡散層８ｂの不純物濃度は１×１０19〜１×１０
20原子／ｃｍ3 に設定される。このように、周辺回路部
のＣＭＯＳトランジスタのソース・ドレインの拡散層
は、よく知られたＬＤＤ構造になるように形成される。
【００４０】次に、図２（ｂ）に示すように層間絶縁膜
１３が形成される。ここで、この層間絶縁膜１３は膜厚
が４００ｎｍのＢＰＳＧ膜（ボロンガラス、リンガラス
を含むシリコン酸化膜）である。この場合にこのＢＰＳ
Ｇ膜に含まれるボロンおよびリン原子の濃度はモル濃度
でそれぞれ５モル％、１０モル％程度に設定される。
１３が形成される。ここで、この層間絶縁膜１３は膜厚
が４００ｎｍのＢＰＳＧ膜（ボロンガラス、リンガラス
を含むシリコン酸化膜）である。この場合にこのＢＰＳ
Ｇ膜に含まれるボロンおよびリン原子の濃度はモル濃度
でそれぞれ５モル％、１０モル％程度に設定される。
【００４１】このようにした後、この層間絶縁膜１３に
対し熱処理が加えられ、コンタクト孔用レジストマスク
１４が所定の形状にパターニングされて形成される。そ
して、これをドライエッチングのマスクにして層間絶縁
膜１３および埋込み絶縁層１１がエッチングされる。こ
のようにして、コンタクト孔１５が形成される。ここ
で、ゲート電極４，４ａ上にはエッチングストッパー層
７が形成されているため、先述したようにゲート電極
４，４ａに自己整合して拡散層８上にコンタクト孔１５
が形成される。
対し熱処理が加えられ、コンタクト孔用レジストマスク
１４が所定の形状にパターニングされて形成される。そ
して、これをドライエッチングのマスクにして層間絶縁
膜１３および埋込み絶縁層１１がエッチングされる。こ
のようにして、コンタクト孔１５が形成される。ここ
で、ゲート電極４，４ａ上にはエッチングストッパー層
７が形成されているため、先述したようにゲート電極
４，４ａに自己整合して拡散層８上にコンタクト孔１５
が形成される。
【００４２】前述した層間絶縁膜１３と埋込み絶縁層１
１のドライエッチングにおいては、これらの層間絶縁膜
１３および埋込み絶縁層１１とエッチングストッパー層
７とのエッチング速度比を大きくする必要がある。この
ためにＲＩＥにおける反応ガスとして、Ｃ4 Ｆ8 にＣＯ
を混合したガスが用いられる。このようなガスを選択す
ることで、このエッチング速度比が２０程度になり、エ
ッチングストッパー層のエッチングマスクとしての役割
が確保されるようになる。
１のドライエッチングにおいては、これらの層間絶縁膜
１３および埋込み絶縁層１１とエッチングストッパー層
７とのエッチング速度比を大きくする必要がある。この
ためにＲＩＥにおける反応ガスとして、Ｃ4 Ｆ8 にＣＯ
を混合したガスが用いられる。このようなガスを選択す
ることで、このエッチング速度比が２０程度になり、エ
ッチングストッパー層のエッチングマスクとしての役割
が確保されるようになる。
【００４３】次に、図２（ｃ）に示すように第２被覆絶
縁膜１６が前述のコンタクト孔１５および層間絶縁膜１
３を被覆するように堆積される。ここで、この第２被覆
絶縁膜１６は膜厚が６０ｎｍ程度のシリコン酸化膜であ
る。このシリコン酸化膜は、成膜の温度が８００℃程度
と高い温度でのＣＶＤ法で形成した膜である。
縁膜１６が前述のコンタクト孔１５および層間絶縁膜１
３を被覆するように堆積される。ここで、この第２被覆
絶縁膜１６は膜厚が６０ｎｍ程度のシリコン酸化膜であ
る。このシリコン酸化膜は、成膜の温度が８００℃程度
と高い温度でのＣＶＤ法で形成した膜である。
【００４４】このようにした後、この第２被覆絶縁膜１
６の全面エッチバックが行われる。ここで、このエッチ
バックにおいては、異方性のＲＩＥの反応ガスとしてＣ
ＨＦ3 とＣＯの混合ガスあるいはＣ4 Ｆ8 とＣＯの混合
ガスが用いられる。このようにして、図２（ｄ）に示す
ようにメモリセル部のトランスファトランジスタのゲー
ト電極４，４ａの側壁部に第２サイドウォール層１７が
形成される。また、層間絶縁膜１３に形成されたコンタ
クト孔の側壁部にもサイドウォール層１７’が形成され
る。この場合の第２サイドウォール層１７の膜厚は５０
ｎｍ程度である。そして、最終的なコンタクト孔１５の
寸法は１００ｎｍ程度になる。
６の全面エッチバックが行われる。ここで、このエッチ
バックにおいては、異方性のＲＩＥの反応ガスとしてＣ
ＨＦ3 とＣＯの混合ガスあるいはＣ4 Ｆ8 とＣＯの混合
ガスが用いられる。このようにして、図２（ｄ）に示す
ようにメモリセル部のトランスファトランジスタのゲー
ト電極４，４ａの側壁部に第２サイドウォール層１７が
形成される。また、層間絶縁膜１３に形成されたコンタ
クト孔の側壁部にもサイドウォール層１７’が形成され
る。この場合の第２サイドウォール層１７の膜厚は５０
ｎｍ程度である。そして、最終的なコンタクト孔１５の
寸法は１００ｎｍ程度になる。
【００４５】以上のようにして、周辺回路部のＣＭＯＳ
トランジスタのゲート電極の側壁には膜厚が１００ｎｍ
の第１サイドウォール層１０ａが形成され、メモリセル
部のトランスファトランジスタのゲート電極４，４ａの
側壁に第２サイドウォール層１７が形成され、この第２
サイドウォール層１７を有するゲート電極４，４ａに自
己整合したコンタクト孔１５’が拡散層８上に形成され
る。
トランジスタのゲート電極の側壁には膜厚が１００ｎｍ
の第１サイドウォール層１０ａが形成され、メモリセル
部のトランスファトランジスタのゲート電極４，４ａの
側壁に第２サイドウォール層１７が形成され、この第２
サイドウォール層１７を有するゲート電極４，４ａに自
己整合したコンタクト孔１５’が拡散層８上に形成され
る。
【００４６】この実施例では、先述したように第１被覆
絶縁膜９にＰＳＧ膜が用いられる。このために、半導体
装置の製造工程での熱処理で、このＰＳＧ膜に含まれる
リン原子がトランジスタのゲート絶縁膜３を透過してシ
リコン基板の表面に進入することが考えられる。しか
し、このリン不純物の進入は半導体装置の製造上全く問
題とならない。
絶縁膜９にＰＳＧ膜が用いられる。このために、半導体
装置の製造工程での熱処理で、このＰＳＧ膜に含まれる
リン原子がトランジスタのゲート絶縁膜３を透過してシ
リコン基板の表面に進入することが考えられる。しか
し、このリン不純物の進入は半導体装置の製造上全く問
題とならない。
【００４７】このことについて以下に説明する。図３は
１０モル％濃度のＰＳＧ膜からシリコン基板へのリンの
熱拡散を示すグラフである。ここで、ＰＳＧ膜とシリコ
ン基板との間には５〜２０ｎｍの膜厚のシリコン酸化膜
が形成され、このＰＳＧ膜を堆積した後８００℃、２時
間の熱処理が加えられている。
１０モル％濃度のＰＳＧ膜からシリコン基板へのリンの
熱拡散を示すグラフである。ここで、ＰＳＧ膜とシリコ
ン基板との間には５〜２０ｎｍの膜厚のシリコン酸化膜
が形成され、このＰＳＧ膜を堆積した後８００℃、２時
間の熱処理が加えられている。
【００４８】図３より、シリコン酸化膜が５ｎｍの場合
でもシリコン基板へのリン不純物の進入量は２Ｅ１６ｃ
ｍ-3すなわち２×１０16原子／ｃｍ3 程度であり、その
深さは１０ｎｍ以下である。しかもこれらのリン不純物
の進入する領域はｎ+ 拡散層となるため、全く問題にな
らないことが判る。
でもシリコン基板へのリン不純物の進入量は２Ｅ１６ｃ
ｍ-3すなわち２×１０16原子／ｃｍ3 程度であり、その
深さは１０ｎｍ以下である。しかもこれらのリン不純物
の進入する領域はｎ+ 拡散層となるため、全く問題にな
らないことが判る。
【００４９】次に、第２の実施例を図４に基づいて説明
する。図４は本発明の製造方法の工程順の断面図であ
る。図４（ａ）に示すように、シリコン基板２１の表面
に素子分離絶縁膜２２が形成される。そして、ゲート絶
縁膜２３が形成される。ここで、このゲート絶縁膜は膜
厚が４ｎｍ程度のシリコン酸化膜あるいはシリコンオキ
シナイトライド膜である。このようにした後、メモリセ
ル部のＭＯＳトランジスタすなわちトランスファトラン
ジスタが多数配列して形成される。さらに、周辺回路部
にはＣＭＯＳトランジスタが形成される。
する。図４は本発明の製造方法の工程順の断面図であ
る。図４（ａ）に示すように、シリコン基板２１の表面
に素子分離絶縁膜２２が形成される。そして、ゲート絶
縁膜２３が形成される。ここで、このゲート絶縁膜は膜
厚が４ｎｍ程度のシリコン酸化膜あるいはシリコンオキ
シナイトライド膜である。このようにした後、メモリセ
ル部のＭＯＳトランジスタすなわちトランスファトラン
ジスタが多数配列して形成される。さらに、周辺回路部
にはＣＭＯＳトランジスタが形成される。
【００５０】前述のメモリセル部に形成されるトランス
ファトランジスタのゲート電極２４，２４ａはチタン・
ポリサイドで形成され、その寸法は０．１５〜０．２μ
ｍである。また、隣接するゲート電極２４と２４ａとの
間隔は０．２μｍ程度設定される。さらに、このゲート
電極２４，２４ａの膜厚も０．２μｍ程度に設定され
る。
ファトランジスタのゲート電極２４，２４ａはチタン・
ポリサイドで形成され、その寸法は０．１５〜０．２μ
ｍである。また、隣接するゲート電極２４と２４ａとの
間隔は０．２μｍ程度設定される。さらに、このゲート
電極２４，２４ａの膜厚も０．２μｍ程度に設定され
る。
【００５１】これに対し、先述の周辺回路部に形成され
るＣＭＯＳのトランジスタのゲート電極２５の寸法は、
一般に、メモリセル部のトランスファトランジスタのゲ
ート電極の寸法より大きくなり、０．３μｍ程度に設定
される。
るＣＭＯＳのトランジスタのゲート電極２５の寸法は、
一般に、メモリセル部のトランスファトランジスタのゲ
ート電極の寸法より大きくなり、０．３μｍ程度に設定
される。
【００５２】次に、バッファ層２６が、先述したゲート
電極２４，２４ａ，２５を被覆して形成され、さらにこ
のバッファ層２６を被覆するエッチングストッパー層２
７が形成される。ここで、バッファ層は膜厚が１０ｎｍ
程度のシリコン酸化膜であり、エッチングストッパー層
２７は膜厚が５０ｎｍ程度の過剰シリコンを含有するシ
リコン酸化膜（以下、ＳＲＯ膜と呼称する）である。
電極２４，２４ａ，２５を被覆して形成され、さらにこ
のバッファ層２６を被覆するエッチングストッパー層２
７が形成される。ここで、バッファ層は膜厚が１０ｎｍ
程度のシリコン酸化膜であり、エッチングストッパー層
２７は膜厚が５０ｎｍ程度の過剰シリコンを含有するシ
リコン酸化膜（以下、ＳＲＯ膜と呼称する）である。
【００５３】ここで以下、ＳＲＯ膜の形成方法について
簡単に述べる。この膜の形成方法は基本的にＣＶＤ法に
よる二酸化シリコン膜の成膜方法と同じである。すなわ
ち、減圧の可能な石英の反応管をヒーター加熱するＬＰ
ＣＶＤ炉において、炉の温度を７００℃〜８００℃に設
定し、反応ガスとしてモノシランと亜酸化窒素のガスを
それぞれ別のガス導入口を通して炉内に入れる。ここで
雰囲気ガスには窒素ガスを使用し、これらのガスの全圧
力を１Ｔｏｒｒ程度にする。この成膜方法で二酸化シリ
コン膜に過剰のシリコンを含有させる。そのためにモノ
シランと亜酸化窒素のガス流量比を変え、モノシランの
ガス流量を増加させる。ここでモノシランのガス流量比
が増えるに従い過剰のシリコン量は増加する。このよう
にして過剰シリコンを含有したシリコン酸化物の薄膜す
なわちＳＲＯ膜が形成される。このＳＲＯ膜は二酸化シ
リコン（ＳｉＯ2 ）膜に微小なシリコン集合体の混入し
た構造の絶縁物である。
簡単に述べる。この膜の形成方法は基本的にＣＶＤ法に
よる二酸化シリコン膜の成膜方法と同じである。すなわ
ち、減圧の可能な石英の反応管をヒーター加熱するＬＰ
ＣＶＤ炉において、炉の温度を７００℃〜８００℃に設
定し、反応ガスとしてモノシランと亜酸化窒素のガスを
それぞれ別のガス導入口を通して炉内に入れる。ここで
雰囲気ガスには窒素ガスを使用し、これらのガスの全圧
力を１Ｔｏｒｒ程度にする。この成膜方法で二酸化シリ
コン膜に過剰のシリコンを含有させる。そのためにモノ
シランと亜酸化窒素のガス流量比を変え、モノシランの
ガス流量を増加させる。ここでモノシランのガス流量比
が増えるに従い過剰のシリコン量は増加する。このよう
にして過剰シリコンを含有したシリコン酸化物の薄膜す
なわちＳＲＯ膜が形成される。このＳＲＯ膜は二酸化シ
リコン（ＳｉＯ2 ）膜に微小なシリコン集合体の混入し
た構造の絶縁物である。
【００５４】次に、第１の実施例と同様にＭＯＳトラン
ジスタのソース・ドレインを構成する浅い拡散層２８，
２８ａが形成される。ここで、この浅い拡散層２８，２
８ａの不純物の濃度は１×１０18原子／ｃｍ3 程度に設
定される。
ジスタのソース・ドレインを構成する浅い拡散層２８，
２８ａが形成される。ここで、この浅い拡散層２８，２
８ａの不純物の濃度は１×１０18原子／ｃｍ3 程度に設
定される。
【００５５】このようにした後、図４（ｂ）に示すよう
に全体を被覆するように膜厚が５ｎｍ〜１０ｎｍのコー
ト絶縁膜２９’が堆積される。ここで、このコート絶縁
膜２９’はＣＶＤ法で形成されるシリコン酸化膜であ
る。そしてさらに、このコート絶縁膜２９’を被覆する
第１被覆絶縁膜２９がＬＰＣＶＤ法によるＢＰＳＧ膜で
形成される。ここで、このＢＰＳＧ膜に含まれるリン原
子の濃度は８モル％程度であり、ボロン原子の含有量は
３モル％程度である。そして、このＢＰＳＧの膜厚は２
００ｎｍ程度に設定される。
に全体を被覆するように膜厚が５ｎｍ〜１０ｎｍのコー
ト絶縁膜２９’が堆積される。ここで、このコート絶縁
膜２９’はＣＶＤ法で形成されるシリコン酸化膜であ
る。そしてさらに、このコート絶縁膜２９’を被覆する
第１被覆絶縁膜２９がＬＰＣＶＤ法によるＢＰＳＧ膜で
形成される。ここで、このＢＰＳＧ膜に含まれるリン原
子の濃度は８モル％程度であり、ボロン原子の含有量は
３モル％程度である。そして、このＢＰＳＧの膜厚は２
００ｎｍ程度に設定される。
【００５６】次に、ＲＩＥによる異方性のエッチバック
が加えられる。ここで、ＲＩＥの反応ガスにはＣ4 Ｆ8
とＣＯの混合ガスが使用される。このようなエッチバッ
クにより、図４（ｃ）に示すようにゲート電極２４，２
４ａ，２５の側壁に第１サイドウォール層３０，３０ａ
が形成されるようになる。ここで、この第１サイドウォ
ール層は前述の膜厚が５〜１０ｎｍのコート絶縁膜２
９’と第１被覆絶縁膜２９とで構成されその全体の膜厚
は１５０ｎｍ程度になるように設定される。
が加えられる。ここで、ＲＩＥの反応ガスにはＣ4 Ｆ8
とＣＯの混合ガスが使用される。このようなエッチバッ
クにより、図４（ｃ）に示すようにゲート電極２４，２
４ａ，２５の側壁に第１サイドウォール層３０，３０ａ
が形成されるようになる。ここで、この第１サイドウォ
ール層は前述の膜厚が５〜１０ｎｍのコート絶縁膜２
９’と第１被覆絶縁膜２９とで構成されその全体の膜厚
は１５０ｎｍ程度になるように設定される。
【００５７】このエッチバックの工程で、先述した第１
サイドウォール層の形成と共に、メモリセル部で離間距
離の小さいゲート電極２４と２４ａ間には埋込み絶縁層
３１の形成がされるようになる。この場合には、埋込み
絶縁層３１は先述したコート絶縁膜と第１被覆絶縁膜と
で構成される。
サイドウォール層の形成と共に、メモリセル部で離間距
離の小さいゲート電極２４と２４ａ間には埋込み絶縁層
３１の形成がされるようになる。この場合には、埋込み
絶縁層３１は先述したコート絶縁膜と第１被覆絶縁膜と
で構成される。
【００５８】以下その製造工程を省略するが、第１の実
施例で説明した図２と同様の工程を通して、自己整合型
のコンタクト孔がメモリセル部のゲート電極間の拡散層
２８上に形成される。
施例で説明した図２と同様の工程を通して、自己整合型
のコンタクト孔がメモリセル部のゲート電極間の拡散層
２８上に形成される。
【００５９】この第２の実施例の場合には、エッチング
ストッパー層にＳＲＯ膜が用いられるため、第１の実施
例の場合より形成されるＭＯＳトランジスタの信頼性が
向上する。なお、第１被覆絶縁膜にＢＰＳＧ膜が用いら
れるため、第１被覆絶縁膜とエッチングストッパー層と
のドライエッチングでのエッチング速度比は２０程度に
確保されるようになり、信頼性の高い自己整合型のコン
タクト孔の形成は容易である。
ストッパー層にＳＲＯ膜が用いられるため、第１の実施
例の場合より形成されるＭＯＳトランジスタの信頼性が
向上する。なお、第１被覆絶縁膜にＢＰＳＧ膜が用いら
れるため、第１被覆絶縁膜とエッチングストッパー層と
のドライエッチングでのエッチング速度比は２０程度に
確保されるようになり、信頼性の高い自己整合型のコン
タクト孔の形成は容易である。
【００６０】次に、第３の実施例を図５と図６に基づい
て説明する。図５と図６は、本発明の自己整合型のコン
タクト孔の製造工程順の断面図である。この実施例の場
合では、素子分離絶縁膜が露出する時の自己整合型のコ
ンタクト孔の形成方法が示される。
て説明する。図５と図６は、本発明の自己整合型のコン
タクト孔の製造工程順の断面図である。この実施例の場
合では、素子分離絶縁膜が露出する時の自己整合型のコ
ンタクト孔の形成方法が示される。
【００６１】図５（ａ）に示すように、シリコン基板４
１の表面に形成した溝内に素子分離絶縁膜４２が形成さ
れる。この素子分離絶縁膜４２は、初めにシリコン基板
４１の所定を領域に深さが１μｍ程度の溝が公知のドラ
イエッチングで形成され、その後２ｎｍ〜５ｎｍ程度の
薄いシリコン酸化膜がこの溝側壁に設けられ、そして、
このような溝にＳＲＯ膜が埋設されて形成される。ある
いは、ＳＲＯ膜のみが溝内に埋設されて形成される。
１の表面に形成した溝内に素子分離絶縁膜４２が形成さ
れる。この素子分離絶縁膜４２は、初めにシリコン基板
４１の所定を領域に深さが１μｍ程度の溝が公知のドラ
イエッチングで形成され、その後２ｎｍ〜５ｎｍ程度の
薄いシリコン酸化膜がこの溝側壁に設けられ、そして、
このような溝にＳＲＯ膜が埋設されて形成される。ある
いは、ＳＲＯ膜のみが溝内に埋設されて形成される。
【００６２】あとの自己整合型のコンタクト孔の形成工
程は第１の実施例の場合と同様であるが、その構造が異
るので以下に詳述する。
程は第１の実施例の場合と同様であるが、その構造が異
るので以下に詳述する。
【００６３】先述したようにして素子分離絶縁膜４２，
４２ａが形成され、図５（ａ）に示すようにゲート絶縁
膜４３が形成される。ここで、このゲート絶縁膜は膜厚
が４〜６ｎｍ程度のシリコン酸化膜あるいはシリコンオ
キシナイトライド膜である。そして、メモリセル部のＭ
ＯＳトランジスタすなわちトランスファトランジスタと
周辺回路部のＣＭＯＳトランジスタが形成される。
４２ａが形成され、図５（ａ）に示すようにゲート絶縁
膜４３が形成される。ここで、このゲート絶縁膜は膜厚
が４〜６ｎｍ程度のシリコン酸化膜あるいはシリコンオ
キシナイトライド膜である。そして、メモリセル部のＭ
ＯＳトランジスタすなわちトランスファトランジスタと
周辺回路部のＣＭＯＳトランジスタが形成される。
【００６４】メモリセル部に形成されるトランスファト
ランジスタのゲート電極４４，４４ａはチタン・ポリサ
イドで形成され、その寸法は０．２μｍ程度である。そ
して、ゲート電極４４ａは素子分離絶縁膜４２上に形成
される。また、隣接するゲート電極４４と４４ａとの間
隔は０．３μｍ程度に設定される。さらに、このゲート
電極４４，４４ａの膜厚は０．２μｍ程度に設定され
る。
ランジスタのゲート電極４４，４４ａはチタン・ポリサ
イドで形成され、その寸法は０．２μｍ程度である。そ
して、ゲート電極４４ａは素子分離絶縁膜４２上に形成
される。また、隣接するゲート電極４４と４４ａとの間
隔は０．３μｍ程度に設定される。さらに、このゲート
電極４４，４４ａの膜厚は０．２μｍ程度に設定され
る。
【００６５】これに対し、周辺回路部に形成されるＣＭ
ＯＳのトランジスタのゲート電極４５の寸法は、一般
に、メモリセル部のトランスファトランジスタのゲート
電極の寸法より大きくなり、０．３μｍ程度に設定され
る。
ＯＳのトランジスタのゲート電極４５の寸法は、一般
に、メモリセル部のトランスファトランジスタのゲート
電極の寸法より大きくなり、０．３μｍ程度に設定され
る。
【００６６】次に、バッファ層４６が、先述したゲート
電極４４，４４ａ，４５を被覆して形成され、さらにこ
のバッファ層４６を被覆するエッチングストッパー層４
７が形成される。ここで、バッファ層は膜厚が１０ｎｍ
程度のシリコン酸化膜であり、エッチングストッパー層
は膜厚が５０ｎｍ程度のＳＲＯ膜である。
電極４４，４４ａ，４５を被覆して形成され、さらにこ
のバッファ層４６を被覆するエッチングストッパー層４
７が形成される。ここで、バッファ層は膜厚が１０ｎｍ
程度のシリコン酸化膜であり、エッチングストッパー層
は膜厚が５０ｎｍ程度のＳＲＯ膜である。
【００６７】次に、ＭＯＳトランジスタのソース・ドレ
インを構成する浅い拡散層４８，４８ａが形成される。
ここで、この浅い拡散層４８，４８ａの不純物の濃度は
１×１０18原子／ｃｍ3 程度に設定される。
インを構成する浅い拡散層４８，４８ａが形成される。
ここで、この浅い拡散層４８，４８ａの不純物の濃度は
１×１０18原子／ｃｍ3 程度に設定される。
【００６８】このようにした後、図５（ｂ）に示すよう
に全体を被覆するように膜厚が１５０ｎｍの第１被覆絶
縁膜４９が堆積される。ここで、この第１被覆絶縁膜４
９はＣＶＤ法で形成される二酸化シリコン膜である。次
に、この第１被覆絶縁膜４９に異方性のエッチバックを
加える。このようなエッチバックにより、図５（ｃ）に
示すようにゲート電極４４，４４ａ，４５の側壁に第１
サイドウォール層５０，５０ａが形成されるようにな
る。ここで、この第１サイドウォール層の膜厚は１００
ｎｍに設定される。
に全体を被覆するように膜厚が１５０ｎｍの第１被覆絶
縁膜４９が堆積される。ここで、この第１被覆絶縁膜４
９はＣＶＤ法で形成される二酸化シリコン膜である。次
に、この第１被覆絶縁膜４９に異方性のエッチバックを
加える。このようなエッチバックにより、図５（ｃ）に
示すようにゲート電極４４，４４ａ，４５の側壁に第１
サイドウォール層５０，５０ａが形成されるようにな
る。ここで、この第１サイドウォール層の膜厚は１００
ｎｍに設定される。
【００６９】このエッチバックの工程で、先述した第１
サイドウォール層の形成と共に、メモリセル部で離間距
離の小さいゲート電極４４と４４ａ間には埋込み絶縁層
５１の形成がされるようになる。
サイドウォール層の形成と共に、メモリセル部で離間距
離の小さいゲート電極４４と４４ａ間には埋込み絶縁層
５１の形成がされるようになる。
【００７０】次に、公知の選択的イオン注入により、周
辺回路部のＣＭＯＳトランジスタの浅い拡散層４８ａに
のみ再度不純物が導入され熱処理が加えられて、図６
（ａ）に示す深い拡散層４８ｂが形成される。ここで、
この深い拡散層４８ｂの不純物濃度は１×１０19〜１×
１０20原子／ｃｍ3 に設定される。このように、周辺回
路部のＣＭＯＳトランジスタのソース・ドレインの拡散
層は、よく知られたＬＤＤ構造になるように形成され
る。
辺回路部のＣＭＯＳトランジスタの浅い拡散層４８ａに
のみ再度不純物が導入され熱処理が加えられて、図６
（ａ）に示す深い拡散層４８ｂが形成される。ここで、
この深い拡散層４８ｂの不純物濃度は１×１０19〜１×
１０20原子／ｃｍ3 に設定される。このように、周辺回
路部のＣＭＯＳトランジスタのソース・ドレインの拡散
層は、よく知られたＬＤＤ構造になるように形成され
る。
【００７１】次に、図６（ａ）に示すように層間絶縁膜
５３が形成される。ここで、この層間絶縁膜５３は膜厚
が４００ｎｍのＢＰＳＧ膜である。このようにした後、
この層間絶縁膜５３に対し熱処理が加えられ、コンタク
ト孔用レジストマスク５４が所定の形状にパターニング
されて形成される。そして、これをドライエッチングの
マスクにして層間絶縁膜５３および埋込み絶縁層５１が
エッチングされる。このようにして、コンタクト孔５５
が形成される。ここで、ゲート電極４４，４４ａ上には
エッチングストッパー層４７が形成されているため、先
述したようにゲート電極４４，４４ａに自己整合して拡
散層４８上と素子分離絶縁膜４２上にコンタクト孔５５
が形成される。
５３が形成される。ここで、この層間絶縁膜５３は膜厚
が４００ｎｍのＢＰＳＧ膜である。このようにした後、
この層間絶縁膜５３に対し熱処理が加えられ、コンタク
ト孔用レジストマスク５４が所定の形状にパターニング
されて形成される。そして、これをドライエッチングの
マスクにして層間絶縁膜５３および埋込み絶縁層５１が
エッチングされる。このようにして、コンタクト孔５５
が形成される。ここで、ゲート電極４４，４４ａ上には
エッチングストッパー層４７が形成されているため、先
述したようにゲート電極４４，４４ａに自己整合して拡
散層４８上と素子分離絶縁膜４２上にコンタクト孔５５
が形成される。
【００７２】前述した層間絶縁膜５３と埋込み絶縁層５
１のドライエッチングにおいては、これらの層間絶縁膜
５３および埋込み絶縁層５１とエッチングストッパー層
７とのエッチング速度比を大きくする必要がある。この
ためにＲＩＥにおける反応ガスとして、Ｃ4 Ｆ8 にＣＯ
を混合したガスが用いられる。このようなガスを選択す
ることで、このエッチング速度比が２０程度になり、エ
ッチングストッパー層のエッチングマスクとしての役割
が確保されるようになる。
１のドライエッチングにおいては、これらの層間絶縁膜
５３および埋込み絶縁層５１とエッチングストッパー層
７とのエッチング速度比を大きくする必要がある。この
ためにＲＩＥにおける反応ガスとして、Ｃ4 Ｆ8 にＣＯ
を混合したガスが用いられる。このようなガスを選択す
ることで、このエッチング速度比が２０程度になり、エ
ッチングストッパー層のエッチングマスクとしての役割
が確保されるようになる。
【００７３】次に、図６（ｂ）に示すように第２被覆絶
縁膜５６が前述のコンタクト孔５５および層間絶縁膜５
３を被覆するように堆積される。ここで、この第２被覆
絶縁膜５６は膜厚が６０ｎｍ程度のシリコン酸化膜であ
る。このシリコン酸化膜は、成膜の温度が８００℃程度
と高い温度でのＣＶＤ法で形成した膜である。
縁膜５６が前述のコンタクト孔５５および層間絶縁膜５
３を被覆するように堆積される。ここで、この第２被覆
絶縁膜５６は膜厚が６０ｎｍ程度のシリコン酸化膜であ
る。このシリコン酸化膜は、成膜の温度が８００℃程度
と高い温度でのＣＶＤ法で形成した膜である。
【００７４】このようにした後、この第２被覆絶縁膜５
６の全面エッチバックが行われる。ここで、このエッチ
バックにおいては、異方性のＲＩＥの反応ガスとしてＣ
4 Ｆ8 とＣＯの混合ガスが用いられる。このようにし
て、図６（ｃ）に示すようにメモリセル部のトランスフ
ァトランジスタのゲート電極４４，４４ａの側壁部に第
２サイドウォール層５７が形成される。この場合の第２
サイドウォール層１７の膜厚は５０ｎｍ程度である。そ
して、最終的なコンタクト孔５５’の寸法は２００ｎｍ
程度になる。ここで、この自己整合型のコンタクト孔５
５’には、素子分離絶縁膜の領域の露出部が１００ｎｍ
程度含まれる。
６の全面エッチバックが行われる。ここで、このエッチ
バックにおいては、異方性のＲＩＥの反応ガスとしてＣ
4 Ｆ8 とＣＯの混合ガスが用いられる。このようにし
て、図６（ｃ）に示すようにメモリセル部のトランスフ
ァトランジスタのゲート電極４４，４４ａの側壁部に第
２サイドウォール層５７が形成される。この場合の第２
サイドウォール層１７の膜厚は５０ｎｍ程度である。そ
して、最終的なコンタクト孔５５’の寸法は２００ｎｍ
程度になる。ここで、この自己整合型のコンタクト孔５
５’には、素子分離絶縁膜の領域の露出部が１００ｎｍ
程度含まれる。
【００７５】この実施例の場合には、第１被覆絶縁膜と
して用いられる二酸化シリコン膜とＳＲＯ膜とのドライ
エッチング速度比の確保が重要になる。以下にこのエッ
チング速度比を図７に基づいて説明する。
して用いられる二酸化シリコン膜とＳＲＯ膜とのドライ
エッチング速度比の確保が重要になる。以下にこのエッ
チング速度比を図７に基づいて説明する。
【００７６】ここで、ドライエッチング装置としてはマ
グネトロン型のものを用いる。この場合の装置の高周波
電源の周波数は通常に用いる１３．５６ＭＨｚである。
更に反応ガスとしてＣ4 Ｆ8 にＣＯガスを混合して導入
する。図７はこの場合の二酸化シリコン膜のエッチング
速度とＳＲＯ膜のエッチング速度の比とＳＲＯ膜中に含
まれるシリコン量との関係を示すグラフである。図７に
示すようにＳＲＯ膜中のシリコン量が３５％以上になる
と前記エッチング比は１５以上になる。ここでＳＲＯ膜
中のシリコン量が約３３．３％の場合が二酸化シリコン
膜に相当する。このことは、二酸化シリコン膜より２％
以上の過剰シリコンを含有するＳＲＯ膜であれば第１被
覆絶縁膜として使用できることを示す。そこでこのよう
な条件で前記ドライエッチングが行われる。なお、第３
の実施例で層間絶縁膜として用いるＢＰＳＧ膜のエッチ
ング速度は二酸化シリコン膜に比較し非常に高い。
グネトロン型のものを用いる。この場合の装置の高周波
電源の周波数は通常に用いる１３．５６ＭＨｚである。
更に反応ガスとしてＣ4 Ｆ8 にＣＯガスを混合して導入
する。図７はこの場合の二酸化シリコン膜のエッチング
速度とＳＲＯ膜のエッチング速度の比とＳＲＯ膜中に含
まれるシリコン量との関係を示すグラフである。図７に
示すようにＳＲＯ膜中のシリコン量が３５％以上になる
と前記エッチング比は１５以上になる。ここでＳＲＯ膜
中のシリコン量が約３３．３％の場合が二酸化シリコン
膜に相当する。このことは、二酸化シリコン膜より２％
以上の過剰シリコンを含有するＳＲＯ膜であれば第１被
覆絶縁膜として使用できることを示す。そこでこのよう
な条件で前記ドライエッチングが行われる。なお、第３
の実施例で層間絶縁膜として用いるＢＰＳＧ膜のエッチ
ング速度は二酸化シリコン膜に比較し非常に高い。
【００７７】このＳＲＯ膜は素子分離絶縁膜として使用
される。このためＳＲＯ膜の絶縁性を確保する必要があ
る。図８にＳＲＯ膜の比抵抗及び比誘電率とＳＲＯ膜中
の過剰シリコン量との関係を示す。ここでＳＲＯ膜の膜
厚は１００ｎｍであり、比抵抗は印加電界の低い（１×
１０6 ｖ／ｃｍ以下）場合の値である。先述した０．２
μｍの寸法基準で設計したＤＲＡＭ等の半導体デバイス
での拡散層の許容できるリーク電流は１０-17 アンペア
ーのオーダーとなっている。そこで、この素子分離絶縁
膜の比抵抗値は１０14以上あれば十分対応できる範囲と
なる。ＳＲＯ膜の場合には、図８から分るように４０ａ
ｔ％以下のシリコン量であればこの条件を満たす。ここ
で、図７で述べたように３３．３％のシリコン量の場合
が二酸化シリコン膜に相当することを考慮すると、二酸
化シリコン膜中の過剰シリコン量が６ａｔ％以下であれ
ば上記条件を満足することになる。又この範囲であれ
ば、ＳＲＯ膜の比誘電率は４程度となり、二酸化シリコ
ン膜のそれよりと同程度で問題は生じない。
される。このためＳＲＯ膜の絶縁性を確保する必要があ
る。図８にＳＲＯ膜の比抵抗及び比誘電率とＳＲＯ膜中
の過剰シリコン量との関係を示す。ここでＳＲＯ膜の膜
厚は１００ｎｍであり、比抵抗は印加電界の低い（１×
１０6 ｖ／ｃｍ以下）場合の値である。先述した０．２
μｍの寸法基準で設計したＤＲＡＭ等の半導体デバイス
での拡散層の許容できるリーク電流は１０-17 アンペア
ーのオーダーとなっている。そこで、この素子分離絶縁
膜の比抵抗値は１０14以上あれば十分対応できる範囲と
なる。ＳＲＯ膜の場合には、図８から分るように４０ａ
ｔ％以下のシリコン量であればこの条件を満たす。ここ
で、図７で述べたように３３．３％のシリコン量の場合
が二酸化シリコン膜に相当することを考慮すると、二酸
化シリコン膜中の過剰シリコン量が６ａｔ％以下であれ
ば上記条件を満足することになる。又この範囲であれ
ば、ＳＲＯ膜の比誘電率は４程度となり、二酸化シリコ
ン膜のそれよりと同程度で問題は生じない。
【００７８】この第３の実施例の場合には、第１サイド
ウォール層および第２サイドウォル層とも、リンガラス
あるいはボロンガラスを含むシリコン酸化膜より絶縁性
あるいは耐湿性の高い二酸化シリコン膜で形成される。
このために、第１の実施例および第２の実施例の場合よ
り、高品質の半導体デバイスが容易に形成されるように
なる。
ウォール層および第２サイドウォル層とも、リンガラス
あるいはボロンガラスを含むシリコン酸化膜より絶縁性
あるいは耐湿性の高い二酸化シリコン膜で形成される。
このために、第１の実施例および第２の実施例の場合よ
り、高品質の半導体デバイスが容易に形成されるように
なる。
【００７９】
【発明の効果】以上に説明したように、高い信頼性を必
要とする周辺回路部のＣＭＯＳトランジスタのゲート電
極側壁に膜厚の厚いサイドウォール層が形成され、そし
て、メモリセル部のゲート電極間のサイドウォール層は
一度除去され、互いに間隔の狭いメモリセル部のゲート
電極の側壁には膜厚の薄いサイドウォール層が再度形成
される。ここで、これらのサイドウォール層の形成のた
めのドライエッチングのマスクとして、ゲート電極の上
面に形成したエッチングストッパー層が用いられる。
要とする周辺回路部のＣＭＯＳトランジスタのゲート電
極側壁に膜厚の厚いサイドウォール層が形成され、そし
て、メモリセル部のゲート電極間のサイドウォール層は
一度除去され、互いに間隔の狭いメモリセル部のゲート
電極の側壁には膜厚の薄いサイドウォール層が再度形成
される。ここで、これらのサイドウォール層の形成のた
めのドライエッチングのマスクとして、ゲート電極の上
面に形成したエッチングストッパー層が用いられる。
【００８０】このために、半導体装置特にＤＲＡＭ等の
半導体記憶装置におけるメモリセル内の配線用のコンタ
クト孔を自己整合的に信頼性高く形成できるようにな
る。また、このコンタクト孔の製造工程は安定化する。
半導体記憶装置におけるメモリセル内の配線用のコンタ
クト孔を自己整合的に信頼性高く形成できるようにな
る。また、このコンタクト孔の製造工程は安定化する。
【００８１】そして、従来の技術でよく生じた周辺回路
部のＣＭＯＳトランジスタの特性の劣化あるいは信頼性
の低下はなくなり、メモリセル部の高密度化あるいは微
細化は容易になって半導体装置の縮小化および大容量化
は促進される。さらに、半導体装置の性能あるいは歩留
りは向上すると共にそれらのバラツキは大幅に低減する
ようになる。
部のＣＭＯＳトランジスタの特性の劣化あるいは信頼性
の低下はなくなり、メモリセル部の高密度化あるいは微
細化は容易になって半導体装置の縮小化および大容量化
は促進される。さらに、半導体装置の性能あるいは歩留
りは向上すると共にそれらのバラツキは大幅に低減する
ようになる。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】ＰＳＧ膜からシリコン基板へのリン不純物の進
入量を示すグラフである。
入量を示すグラフである。
【図４】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図５】本発明の第３の実施例を説明するための工程順
の断面図である。
の断面図である。
【図６】本発明の第３の実施例を説明するための工程順
の断面図である。
の断面図である。
【図７】本発明に使用するＳＲＯ膜のドライエッチング
特性を示すグラフである。
特性を示すグラフである。
【図８】本発明に使用するＳＲＯ膜の絶縁特性を示すグ
ラフである。
ラフである。
【図９】従来を方法を工程順に示した断面図である。
【図１０】従来を方法を工程順に示した断面図である。
１，２１，４１，１０１，２０１ シリコン基板 ２，２２，４２，１０２，２０２ 素子分離絶縁膜 ３，２３，４３，１０３，２０３ ゲート絶縁膜 ４，４ａ，５，２４，２４ａ，２５，４４，４４ａ，４
５ ゲート電極 １０４，１０４ａ，２０４，２０４ａ，２０５ ゲー
ト電極 ６，２６，４６，１０６，２０６ バッファ層 ７，２７，４７，１０７，２０７ エッチングストッ
パー層 ８，８ａ，２８，２８ａ，４８，４８ａ，２０８，２０
８ａ 浅い拡散層 ８ｂ，２８ｂ，４８ｂ，２０８ｂ 深い拡散層 ９，２９，４９ 第１被覆絶縁膜 １０，１０ａ，３０，５０ 第１サイドウォール層 １１，３１，５１ 埋込み絶縁層 １２ イオン注入用レジストマスク １３，５３，１０８ 層間絶縁膜 １４，５４，１０９ コンタクト孔用レジストマスク １５，１５’，５５，５５’，１１０ コンタクト孔 １６，５６ 第２被覆絶縁膜 １７，１７’，５７ 第２サイドウォール層 ２９’ コート絶縁膜 １０５，１０５ａ 拡散層 １１１，２１０，２１０ａ サイドウォール層 １１２ 配線 ２０９ 被覆絶縁膜
５ ゲート電極 １０４，１０４ａ，２０４，２０４ａ，２０５ ゲー
ト電極 ６，２６，４６，１０６，２０６ バッファ層 ７，２７，４７，１０７，２０７ エッチングストッ
パー層 ８，８ａ，２８，２８ａ，４８，４８ａ，２０８，２０
８ａ 浅い拡散層 ８ｂ，２８ｂ，４８ｂ，２０８ｂ 深い拡散層 ９，２９，４９ 第１被覆絶縁膜 １０，１０ａ，３０，５０ 第１サイドウォール層 １１，３１，５１ 埋込み絶縁層 １２ イオン注入用レジストマスク １３，５３，１０８ 層間絶縁膜 １４，５４，１０９ コンタクト孔用レジストマスク １５，１５’，５５，５５’，１１０ コンタクト孔 １６，５６ 第２被覆絶縁膜 １７，１７’，５７ 第２サイドウォール層 ２９’ コート絶縁膜 １０５，１０５ａ 拡散層 １１１，２１０，２１０ａ サイドウォール層 １１２ 配線 ２０９ 被覆絶縁膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 9276−4Ｍ Ｈ０１Ｌ 27/10 ６８１Ｂ
Claims (7)
- 【請求項１】 多層配線構造を有する半導体装置の製造
方法において、半導体基板の表面に絶縁ゲート電界効果
トランジスタを含む半導体素子間を分離する素子分離絶
縁膜を形成する工程と、前記絶縁ゲート電界効果トラン
ジスタのゲート電極の上面に前記ゲート電極を保護する
第１の絶縁膜を形成する工程と、前記絶縁ゲート電界効
果トランジスタのソース・ドレインとなる拡散層を形成
する工程と、前記ゲート電極の側面にスペーサーとなる
第２の絶縁膜を形成する工程と、全面に層間絶縁膜を堆
積した後、所定のレジストマスクのパターンを用いてコ
ンタクト孔を開口する際に、前記レジストマスクをエッ
チングマスクとして前記層間絶縁膜をドライエッチング
する工程と、隣接する前記ゲート電極の上面の第１の絶
縁膜をエッチングマスクとして前記隣接するゲート電極
間に存する前記第２の絶縁膜をドライエッチングで除去
する工程と、前記レジストマスクを除去した後、前記第
２の絶縁膜を除去した前記隣接するゲート電極の側面に
膜厚が前記第２の絶縁膜より薄い第３の絶縁膜を形成
し、前記隣接するゲート電極のパターンにセルフアライ
ンに前記拡散層にコンタクト孔を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 絶縁ゲート電界効果トランジスタの前記
隣接するゲート電極が半導体装置を構成するメモリセル
部の絶縁ゲート電界効果トランジスタのゲート電極であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第１の絶縁膜がシリコン窒化膜であ
り、前記第２の絶縁膜がＰＳＧ膜（リンガラスを含有す
るシリコン酸化膜）であり、前記第３の絶縁膜が二酸化
シリコン膜であることを特徴とする請求項１または請求
項２記載の半導体装置の製造方法。 - 【請求項４】 前記第１の絶縁膜が二酸化シリコンより
過剰のシリコン原子を含有するシリコン酸化物で構成さ
れ、前記第２の絶縁膜がＢＰＳＧ膜（ボロンガラスとリ
ンガラスを含有するシリコン酸化膜）であり、前記第３
の絶縁膜が二酸化シリコン膜であることを特徴とする請
求項１または請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記素子分離絶縁膜が二酸化シリコンよ
り過剰のシリコン原子を含有するシリコン酸化物で構成
されることを特徴とする請求項１、請求項２、請求項３
または請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記シリコン酸化物に含まれるシリコン
原子の過剰量が２ａｔ％以上で且つ６ａｔ％以下である
ことを特徴とする請求項５記載の半導体装置の製造方
法。 - 【請求項７】 前記ドライエッチングの方法が、反応ガ
スとしてＣ4 Ｆ8 とＣＯの混合ガスを使用したエッチン
グ異方性のある反応性イオンエッチングの方法であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
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