JPH08236532A - 導電性ランナの製造 - Google Patents
導電性ランナの製造Info
- Publication number
- JPH08236532A JPH08236532A JP7343003A JP34300395A JPH08236532A JP H08236532 A JPH08236532 A JP H08236532A JP 7343003 A JP7343003 A JP 7343003A JP 34300395 A JP34300395 A JP 34300395A JP H08236532 A JPH08236532 A JP H08236532A
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- JP
- Japan
- Prior art keywords
- layer
- runner
- conductive material
- blanket
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/927—Electromigration resistant metallization
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、優れた圧力移動特性を実証するラ
ンナの製造方法を提供する。 【解決手段】 導電性材料３３のブランケット層が、誘
電性基板３１上に堆積される。ブランケット層は、ブラ
ンケットエッチング処理にさらされ、それにより約半分
の厚さに減じられる。残った層３５は、次いでパターン
ニングされランナ４１及び３９を形成する。得られたラ
ンナ４１及び３３は、電子移動及び圧力移動に対して優
れた列理構造及び顕著な耐性を有する。
ンナの製造方法を提供する。 【解決手段】 導電性材料３３のブランケット層が、誘
電性基板３１上に堆積される。ブランケット層は、ブラ
ンケットエッチング処理にさらされ、それにより約半分
の厚さに減じられる。残った層３５は、次いでパターン
ニングされランナ４１及び３９を形成する。得られたラ
ンナ４１及び３３は、電子移動及び圧力移動に対して優
れた列理構造及び顕著な耐性を有する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路及びその製造
方法に関する。
方法に関する。
【０００２】
【従来技術】近年の集積回路は、通常ランナと呼ばれる
導電体の種々の層で構成される。通例ランナは、アルミ
ニウムのような導電性材料のブランケット層を堆積させ
ることにより形成される。次いで、パターンニングされ
たフォトレジストが、アルミニウム層上に形成される。
マスクとしてパターンニングされたフォトレジストを用
いて、プラズマエッチングがなされ、アルミニウムがパ
ターンニングされる。パターンニングされたアルミニウ
ムは、次いで誘電体で被覆される。
導電体の種々の層で構成される。通例ランナは、アルミ
ニウムのような導電性材料のブランケット層を堆積させ
ることにより形成される。次いで、パターンニングされ
たフォトレジストが、アルミニウム層上に形成される。
マスクとしてパターンニングされたフォトレジストを用
いて、プラズマエッチングがなされ、アルミニウムがパ
ターンニングされる。パターンニングされたアルミニウ
ムは、次いで誘電体で被覆される。
【０００３】集積回路に関する要求は、アルミニウムラ
ンナの電子移動特性及び圧力移動特性を改良するための
方法及び構造に向けられている。
ンナの電子移動特性及び圧力移動特性を改良するための
方法及び構造に向けられている。
【０００４】
【発明が解決しようとする手段】本発明は、このような
要求を満足する方向に向けられる。本発明は、誘電性基
板上に導電性材料で構成されるブランケット層を形成す
ることを包含する。次いで、ブランケットエッチバック
法が施され、導電性材料の厚さが減少され、これにより
導電性材料の第２のブランケット層を形成する。次い
で、導電性材料の第２の層は、パターンニングされラン
ナを形成する。
要求を満足する方向に向けられる。本発明は、誘電性基
板上に導電性材料で構成されるブランケット層を形成す
ることを包含する。次いで、ブランケットエッチバック
法が施され、導電性材料の厚さが減少され、これにより
導電性材料の第２のブランケット層を形成する。次い
で、導電性材料の第２の層は、パターンニングされラン
ナを形成する。
【０００５】
【詳細な説明】図１において、基板１１は、典型的にシ
リコンの酸化物よりなる誘電体又は、シリコンの酸化物
を十分量含む誘電体である。図中参照番号１３は、従来
の技術により形成されたランナを示す。参照番号１５、
１７及び１９は、ランナ１３中の列理（ｇｒａｉｎ）境
界を示す。ランナの主軸に沿って伸びる列理境界（例え
ば主軸境界１９）を有するランナは、圧力移動欠損を生
じやすいことが認められている。更に、従来技術により
形成されるランナ１３は、例えば参照番号２１に示され
るようなランダム位置に生じる小列理をともなう。
リコンの酸化物よりなる誘電体又は、シリコンの酸化物
を十分量含む誘電体である。図中参照番号１３は、従来
の技術により形成されたランナを示す。参照番号１５、
１７及び１９は、ランナ１３中の列理（ｇｒａｉｎ）境
界を示す。ランナの主軸に沿って伸びる列理境界（例え
ば主軸境界１９）を有するランナは、圧力移動欠損を生
じやすいことが認められている。更に、従来技術により
形成されるランナ１３は、例えば参照番号２１に示され
るようなランダム位置に生じる小列理をともなう。
【０００６】出願人は、圧力移動に対するランナの耐性
及び電子移動が、ランナがバンブー様構造を有する場合
に改良されうることを見いだした。出願人は、例えば列
理境界１９のような軸に沿った指向性要素を有する列理
境界の数を最小化又は減少させ、更に参照番号２１で示
されるような小列理の数を減少させることが望ましいこ
とを見いだした。
及び電子移動が、ランナがバンブー様構造を有する場合
に改良されうることを見いだした。出願人は、例えば列
理境界１９のような軸に沿った指向性要素を有する列理
境界の数を最小化又は減少させ、更に参照番号２１で示
されるような小列理の数を減少させることが望ましいこ
とを見いだした。
【０００７】ランナ１３の幅は、”ｗ”で示す。
【０００８】出願にによる方法は、図２−５に示され
る。図２において、参照番号３１は、典型的には、シリ
コンの酸化物で構成され、又は、シリコンの酸化物の十
分量を含む基板を示す。望ましくは、基板３１は、平滑
化又は平面化される。金属層３３は、エバポレーション
又は他の堆積技術も使用可能であるが、望ましくはスパ
ッタリングにより誘電体基板３１の上部に形成され
る。”ｔ”で表される層３３の厚さは、最終的に所望の
最狭ランナの幅の約２倍に作成することが望ましい。層
３３の列理サイズは一般的に厚さに比例し、小列理密度
は堆積膜厚”ｔ”の増加に伴って減少する。パターンニ
ングされたランナの列理サイズは、一般に小列理が顕著
に減少し完成したパターンニングランナの幅の２倍に比
例し、これにより一定のバンブー様構造を形成する。
る。図２において、参照番号３１は、典型的には、シリ
コンの酸化物で構成され、又は、シリコンの酸化物の十
分量を含む基板を示す。望ましくは、基板３１は、平滑
化又は平面化される。金属層３３は、エバポレーション
又は他の堆積技術も使用可能であるが、望ましくはスパ
ッタリングにより誘電体基板３１の上部に形成され
る。”ｔ”で表される層３３の厚さは、最終的に所望の
最狭ランナの幅の約２倍に作成することが望ましい。層
３３の列理サイズは一般的に厚さに比例し、小列理密度
は堆積膜厚”ｔ”の増加に伴って減少する。パターンニ
ングされたランナの列理サイズは、一般に小列理が顕著
に減少し完成したパターンニングランナの幅の２倍に比
例し、これにより一定のバンブー様構造を形成する。
【０００９】図３によれば、アルミニウム層３３は、エ
ッチング処理される。典型的には、アルミニウム層３３
の厚さ”ｔ”の約５０％が除去される。アルミニウム層
３３のブランケットエッチング除去が、当業者に知られ
た乾燥エッチング法を用いて行われる。他に、層３３の
上半分が酸素への転換により陽極酸化される。アルミニ
ウム酸化物は、リン酸や当業者に知られるクロム酸のよ
うな他のエッチング剤を含有する化学用の浴中にて除去
される。ブランケットエッチング処理により層３５を形
成した後、パターンニングされたフォトレジスト３７
（図４）を層３５上部に形成する。
ッチング処理される。典型的には、アルミニウム層３３
の厚さ”ｔ”の約５０％が除去される。アルミニウム層
３３のブランケットエッチング除去が、当業者に知られ
た乾燥エッチング法を用いて行われる。他に、層３３の
上半分が酸素への転換により陽極酸化される。アルミニ
ウム酸化物は、リン酸や当業者に知られるクロム酸のよ
うな他のエッチング剤を含有する化学用の浴中にて除去
される。ブランケットエッチング処理により層３５を形
成した後、パターンニングされたフォトレジスト３７
（図４）を層３５上部に形成する。
【００１０】図５を参照すると、当業者に知られる乾燥
エッチング法により、パターンニングされたランナ４１
及び３９が形成される。
エッチング法により、パターンニングされたランナ４１
及び３９が形成される。
【００１１】図６は、パターンニングされたランナ４１
の一部を示す。参照番号４５及び４７は、列理境界を示
す。図１の参照番号２１で示されるような小列理や、同
じく図１の参照番号１９により示されるようなランナの
長軸と平行な構成を有する列理境界が通常存在しないこ
とが注目される。従って、ランナ４１は、圧力移動及び
電子移動に対して顕著な耐性を示す。
の一部を示す。参照番号４５及び４７は、列理境界を示
す。図１の参照番号２１で示されるような小列理や、同
じく図１の参照番号１９により示されるようなランナの
長軸と平行な構成を有する列理境界が通常存在しないこ
とが注目される。従って、ランナ４１は、圧力移動及び
電子移動に対して顕著な耐性を示す。
【００１２】本発明の技術は、アルミニウムランナを作
成することに適合する。更に、その技術は、Ａｌ−Ｃｕ
及び／又はＡｌ−Ｃｕ−Ｓｉからアルミニウムランナを
形成することにもつながる。更に、本発明の技術は、本
質的に銅又は銀を含むランナの形成にも使用しうる。更
に、本発明の技術は、ＴｉＮ及び／又はＴｉ及び／又は
耐熱性金属シリサイドのような導電性下部層上に金属ラ
ンナを形成することにも応用される。下部導電性層は、
アルミニウムとともに、又は続く工程においてパターン
ニングされる。
成することに適合する。更に、その技術は、Ａｌ−Ｃｕ
及び／又はＡｌ−Ｃｕ−Ｓｉからアルミニウムランナを
形成することにもつながる。更に、本発明の技術は、本
質的に銅又は銀を含むランナの形成にも使用しうる。更
に、本発明の技術は、ＴｉＮ及び／又はＴｉ及び／又は
耐熱性金属シリサイドのような導電性下部層上に金属ラ
ンナを形成することにも応用される。下部導電性層は、
アルミニウムとともに、又は続く工程においてパターン
ニングされる。
【図面の簡単な説明】
【図１】典型的なアルミニウムランナの透視的部分断面
図を示す。
図を示す。
【図２】本発明の態様を理解するために有用な断面図を
示す。
示す。
【図３】本発明の態様を理解するために有用な断面図を
示す。
示す。
【図４】本発明の態様を理解するために有用な断面図を
示す。
示す。
【図５】本発明の態様を理解するために有用な断面図を
示す。
示す。
【図６】本発明の一態様の透視的部分断面図を示す。
１１：基板 １３：ランナ １５、１７、１９：ランナ中の列理境界 ２１：小列理 ３１：誘電体基板 ３３、３５：アルミニウム層 ３７：フォトレジスト ３９、４１：パターニングされたランナ
Claims (8)
- 【請求項１】 集積回路の製造方法において、 誘電性基板３１上に導電性材料３３のブランケット層を
形成し、 前記導電性材料の厚さをブランケットエッチバック法に
より減じ、それにより導電性材料３５の第２のブランケ
ット層を形成し、 導電材料の前記第２の層をパターンニングすることによ
り導電性ランナ４１、３９を形成することよりなる集積
回路の製造方法。 - 【請求項２】 １又はそれ以上の材料層が、導電性材料
３３の前記ブランケット層と前記基板３１の間に形成さ
れる請求項１記載の方法。 - 【請求項３】 前記材料層が、ＴｉＮ、Ｔｉ及び耐熱性
金属シリサイドよりなる群より選択される請求項２記載
の方法。 - 【請求項４】 前記導電性材料が、Ａｌ、Ａｌ−Ｃｕ、
Ａｌ−Ｃｕ−Ｓｉ、Ａｇ及びＣｕよりなる群より選択さ
れる請求項１記載の方法。 - 【請求項５】 前記厚さが、約５０％減少される請求項
１記載の方法。 - 【請求項６】 前記厚さが、前記導電性材料の一部を陽
極酸化処理し次いで前記陽極酸化された部分を湿式エッ
チング処理することにより減少される請求項１記載の方
法。 - 【請求項７】 前記厚さが、乾燥エッチングにより減少
される請求項１記載の方法。 - 【請求項８】 前記誘電体３１が、平滑化又は平面化さ
れる請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/367,380 US5599737A (en) | 1994-12-30 | 1994-12-30 | Conductive runner fabrication |
| US08/367380 | 1994-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236532A true JPH08236532A (ja) | 1996-09-13 |
Family
ID=23446935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7343003A Withdrawn JPH08236532A (ja) | 1994-12-30 | 1995-12-28 | 導電性ランナの製造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5599737A (ja) |
| EP (1) | EP0720219A3 (ja) |
| JP (1) | JPH08236532A (ja) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891112A (en) * | 1985-11-12 | 1990-01-02 | Eastman Kodak Company | Sputtering method for reducing hillocking in aluminum layers formed on substrates |
| US5001541A (en) * | 1989-03-22 | 1991-03-19 | Texas Instruments Incorporated | Advanced electromigration resistant interconnect structure and process |
| US5167760A (en) * | 1989-11-14 | 1992-12-01 | Intel Corporation | Etchback process for tungsten contact/via filling |
| US5057455A (en) * | 1989-11-30 | 1991-10-15 | At&T Bell Laboratories | Formation of integrated circuit electrodes |
| US5141897A (en) * | 1990-03-23 | 1992-08-25 | At&T Bell Laboratories | Method of making integrated circuit interconnection |
| US5278448A (en) * | 1991-03-19 | 1994-01-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| JPH06177127A (ja) * | 1991-05-30 | 1994-06-24 | Sony Corp | 配線形成方法 |
| JPH04354337A (ja) * | 1991-05-31 | 1992-12-08 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| US5202274A (en) * | 1991-06-14 | 1993-04-13 | Samsung Electronics Co., Ltd. | Method of fabricating thin film transistor |
| EP0609501B1 (en) * | 1993-01-20 | 1999-09-15 | Kabushiki Kaisha Toshiba | Aluminium based metallization for semiconductor device |
-
1994
- 1994-12-30 US US08/367,380 patent/US5599737A/en not_active Expired - Fee Related
-
1995
- 1995-12-28 JP JP7343003A patent/JPH08236532A/ja not_active Withdrawn
-
1996
- 1996-01-02 EP EP96300023A patent/EP0720219A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0720219A2 (en) | 1996-07-03 |
| US5599737A (en) | 1997-02-04 |
| EP0720219A3 (en) | 1997-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |