JPH08237123A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 間欠的なバースト信号を入力とする位相同期
回路の回路規模を小さくする。 【構成】 自回路に入力される入力バースト信号１が断
状態のとき、アンドゲート１２ａ及び１２ｂにより、２
つの被比較信号の位相比較器への入力を抑止する。これ
により、被比較信号同士の位相差の値が零であるときに
出力される位相差信号と同等の位相差信号を電圧制御発
振器５に入力せしめる。 【効果】 半導体ゲート回路を用いているのでＬＳＩ化
が容易である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相同期回路に関し、特
に自回路の出力信号とバースト入力信号との位相同期を
図る位相同期回路に関する。

【０００２】

【従来の技術】テレビジョン信号の水平同期信号（周波
数１５ＫＨｚ）や垂直同期信号（周波数６０Ｈｚ）等の
バースト信号は、信号存在期間と信号欠落期間とが周期
的に存在する。この信号存在期間と信号欠落期間とが周
期的に存在するバースト信号と同期した出力信号を送出
する位相同期回路は、従来、図４に示されている構成で
あった。

【０００３】すなわち、従来の位相同期回路は、同図に
示されているように、入力バースト信号と分周出力信号
８とを比較し、位相検波出力９を出力する位相比較器３
と、位相検波出力９を積分し、積分出力電圧を出力する
ＬＰＦ（Ｌｏｗ ＰａｓｓＦｉｌｔｅｒ）４と、積分出
力電圧を制御信号２により保持／非保持し、制御電圧１
０を出力するサンプルホールド回路７と、制御電圧１０
で発振出力周波数を制御し、出力信号１１を出力する電
圧制御発振器５と、出力信号１１を定められた分周比で
分周する分周器６とを含んで構成されている。

【０００４】次に、かかる回路の動作を説明する。入力
バースト信号１が信号存在期間である時、入力バースト
信号１と電圧制御発振器５から出力される出力信号１１
を分周器６で分周した分周出力信号８を位相比較器３で
比較する。位相比較器３の比較結果に応じて出力される
位相検波出力９はＬＰＦで積分され、サンプルホールド
回路７に入力される。

【０００５】サンプルホールド回路７は、制御信号２に
より非保持状態にして、入力された位相検波出力９を制
御信号１０として出力する。電圧制御発振器５は制御信
号１０により発振出力周波数が制御され、入力バースト
信号に位相同期した出力信号１１を出力する。

【０００６】要するに、以上の動作によって周知のＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が形成され
ることになる。

【０００７】一方、入力バースト信号１が信号欠落期間
の時、サンプルホールド回路７は制御信号２により保持
状態にし、保持した位相検波出力９を制御信号１０とし
て出力する。よって、電圧制御発振器５が理想的な電圧
制御発振器であれば、その出力信号１１はサンプルホー
ルド回路７で保持される前の位相同期状態に保持され
る。もっとも、現実的な電圧制御発振器は温度変化や経
時変化で発振周波数がドリフトするので、回路に用いて
いる発振器の固有の特性による自走周波数安定度に応じ
て位相状態が徐々に変化していくことになる。

【０００８】ところで、特開平１―１４７９２１号公報
には、ＰＬＬ内の位相比較器における初期の位相差をな
くすことにより、同期引込時間を短縮する技術が開示さ
れている。これは、初期位相同期化回路を設け、ゲート
回路によるスイッチを同時にオンすることにより初期位
相の揃った信号を位相比較器に入力する構成である。

【０００９】

【発明が解決しようとする課題】上述した従来の位相同
期回路では、サンプルホールド回路が複雑でアナログ回
路により構成されるため、回路規模が大きくなるという
欠点があった。また、ＬＳＩ化が困難であるという欠点
もあった。

【００１０】また、上述した特許公報に開示されている
技術は、同期引込時間を短縮するための技術であり、回
路規模が大きくなり、またＬＳＩ化が困難である。

【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路規模が小
さく、またＬＳＩ化が容易にできる位相同期回路を提供
することである。

【００１２】

【課題を解決するための手段】本発明による位相同期回
路は、入力される２つの被比較信号同士の位相差に応じ
た値の位相差信号を送出する位相比較手段と、この位相
差信号に応じた発振出力を送出する発振手段とを含む位
相同期回路であって、自回路に入力される入力信号が断
状態のときに前記被比較信号同士の位相差の値が零であ
るときに出力される位相差信号と同等の位相差信号を前
記発振手段に入力せしめる入力制御手段を有することを
特徴とする位相同期回路。

【００１３】

【作用】制御信号で論理ゲート回路を制御し、位相比較
器への入力信号を抑止又は切換えることにより、自回路
に入力される入力信号が断状態のときに被比較信号同士
の位相差の値が零であるときに出力される位相差信号と
同等の位相差信号を発振手段に入力せしめる。

【００１４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１５】図１は本発明による位相同期回路の第１の
実施例の構成を示すブロック図であり、図４と同等部分
は同一符号により示されている。

【００１６】本実施例の位相同期回路は図４の場合と異
なり、信号欠落期間において、位相比較器３の２入力へ
の信号入力を断としている。こうすることにより、信号
欠落期間においては、位相差の値が零であるときに出力
される位相差信号と同等の位相差信号を、発振器５に入
力しているのである。

【００１７】以下、具体的に構成を説明する。

【００１８】本実施例では、図４の場合と異なり、位相
同期器３の基準側入力にアンドゲート１２ａ、比較側入
力にアンドゲート１２ｂが設けられている。このため、
制御信号２がハイレベルのときには、入力バースト信号
１がアンドゲート１２ａを介して位相同期器３への入力
信号１２１となり、分周出力信号８がアンドゲート１２
ｂを介して位相同期器３への入力信号１２２となる。し
たがって、制御信号２がハイレベルのときには周知のＰ
ＬＬが形成される。

【００１９】すなわち位相比較器３は、入力バースト信
号１と分周出力信号８とを比較し、両信号同士の位相差
に応じた値の位相検波出力９を出力する。ＬＰＦ４は位
相検波出力９を積分し、制御電圧１０を出力する。電圧
制御発振器５は、制御電圧１０で発振出力周波数を制御
し、出力信号１１を出力する。分周器６は、出力信号１
１を定められた分周比で分周し、分周出力信号８を出力
する。なお、ＬＰＦ４の時定数は信号欠落期間に比べて
十分に大きいものとする。

【００２０】一方、制御信号２がローレベルのときに
は、アンドゲート１２ａ及び１２ｂは入力バースト信号
１及び分周出力信号８の出力禁止制御を行う。つまり、
信号欠落期間において制御信号２をローレベルにするこ
とにより、位相比較器３の２入力への信号入力を断とし
ているのである。これにより、信号欠落期間において
は、位相差が零であるときに出力される位相差信号と同
等の位相差信号を、発振器５に入力しているのである。
よって、間欠的なバースト信号が入力されても制御信号
により各ゲートをディジタル制御しているので、従来の
サンプルホールド回路（図４参照）と同等の機能を規模
の小さい回路で実現できるのである。

【００２１】次に、図１の回路の動作について図２を参
照して説明する。図２は図１の位相同期回路の各部の動
作を示すタイムチャートであり、入力バースト信号１
と、分周出力信号１１と、制御信号２と、位相比較器３
への入力信号１２１及び１２２とが示されている。

【００２２】図において、入力バースト信号１が信号存
在期間の時、制御信号２がハイレベルであるため、アン
ドゲート１２ａ及び１２ｂは共に非禁止制御状態（抑止
解除状態）となる。したがって、分周出力信号が入力信
号１２１として位相比較器３に入力され、入力バースト
信号が入力信号１２２として位相比較器３に入力され
る。

【００２３】位相比較器３ではこれら両信号１２１及び
１２２の位相が比較され、この比較結果に応じて出力さ
れる位相検波出力９がＬＰＦ４で積分されて制御電圧１
０として出力される。電圧制御発振器５は制御信号１０
により発振出力周波数を制御し、入力バースト信号１に
位相同期した出力信号１１を出力する。

【００２４】一方、入力バースト信号１が信号欠落期間
の時、制御信号２の制御によって、アンドゲート１２ａ
及び１２ｂは共に禁止制御状態（抑止状態）となる。し
たがって、入力信号１２１及び１２２は送出されず、入
力バースト信号１及び分周出力信号８は位相比較器３に
入力されない。

【００２５】よって、位相比較器３の比較結果は、同期
状態（位相差が零の状態）と同じになり位相誤差が検出
されず、ＬＰＦ４で時定数分保持される。したがって電
圧制御発振器３が理想的な電圧制御発振器であれば、そ
の出力信号１１はアンドゲート１２ａ及び１２ｂで禁止
される前の位相同期状態に保持される。

【００２６】もっとも、現実的な電圧制御発振器は、制
御電圧１０が一定であっても、温度変化や経時変化で発
振周波数がドリフトする。したがって、回路に用いてい
る発振器の固有の特性による自走周波数安定度に応じて
位相状態が徐々に変化していくことになる。

【００２７】次に、図３を参照して本発明の第２の実施
例について説明する。図３において、図１及び図４と同
等部分は同一符号により示されている。

【００２８】本実施例では図１の場合と異なり、信号欠
落期間において、位相比較器３の２入力に、同一の信号
を入力している。こうすることによって、第１の実施例
の場合と同様に、位相差が零であるときに出力される位
相差信号と同等の位相差信号を、発振器５に入力してい
るのである。

【００２９】以下、具体的に構成を説明する。

【００３０】図において、アンドゲート１２ａ及び１２
ｂ並びにオアゲート１３は、選択回路を構成している。
すなわち、アンドゲート１２ａには制御信号２がそのま
ま入力されているのに対し、アンドゲート１２ｂには制
御信号２がインバータ１４によって反転された後で入力
されている。よって、制御信号２がローレベルのときに
は分周出力信号８がアンドゲート１２ｂ及びオアゲート
１３を介して位相比較器３に入力され、制御信号２がハ
イレベルのときには入力バースト信号１がアンドゲート
１２ａ及びオアゲート１３を介して位相比較器３に入力
される。

【００３１】要するに、制御信号２に論理レベルによる
ディジタル制御によって、入力バースト信号１と分周器
６の出力信号８とを択一的に位相比較器３に入力せしめ
ているのである。

【００３２】したがって、制御信号２がローレベルのと
きには周知のＰＬＬが形成される。すなわち、位相比較
器３は入力バースト信号１と分周出力信号８との位相を
比較し、位相検波出力９を出力する。ＬＰＦ４は位相検
波出力９を積分し、制御電圧１０を出力する。電圧制御
発振器５は、制御電圧１０で発振出力周波数を制御し、
出力信号１１を出力する。分周器６は電圧制御発振器５
の出力信号１１を予め定められた分周比で分周し、分周
出力信号８を出力する。なお、ＬＰＦ４の時定数は信号
欠落期間に比べて十分に大きいものとする。

【００３３】かかる構成において、入力バースト信号１
が信号存在期間の時は、制御信号２のオン制御によっ
て、アンドゲート１２ａ及び１２ｂ並びにオアゲート１
３による選択回路は、入力バースト信号１を選択する。
すると、この選択された入力バースト信号１と分周出力
信号８とは位相比較器３に入力され、この位相比較器３
で位相が比較される。位相比較器３の比較結果に応じて
出力される位相検波出力９をＬＰＦ４で積分し、制御電
圧として出力する。電圧制御発振器５は制御信号１０に
より発振周波数が制御され、入力バースト信号に位相同
期した出力信号１１を出力する。

【００３４】一方、入力バースト信号１が信号欠落期間
の時、制御信号２のオフ制御によって、アンドゲート１
２ａ及び１２ｂ並びにオアゲート１３による選択回路
は、分周出力信号８を選択する。すると、位相比較器３
には２入力、すなわち基準側入力及び比較側入力共に、
分周出力信号８が入力された状態になる。

【００３５】かかる状態は位相同期状態と同じであるた
め、位相比較器３の比較結果は、同期状態（位相差が零
の状態）と同じになるので位相誤差が検出されず、ＬＰ
Ｆ４で時定数分保持される。したがって電圧制御発振器
３が理想的な電圧制御発振器であれば、その出力信号１
１はアンドゲート１２ａ及び１２ｂ並びにオアゲート１
３による選択回路で選択される前の位相同期状態に保持
される。

【００３６】もっとも、現実的な電圧制御発振器は、制
御電圧１０が一定であっても、温度変化や経時変化で発
振周波数がドリフトする。したがって、回路に用いてい
る発振器の固有の特性による自走周波数安定度に応じて
位相状態が徐々に変化していくことになる。

【００３７】以上述べたように、第１の実施例又は第２
の実施例のように位相同期回路を構成すれば、従来回路
に比べて構成が簡単になるのである。そして、アンドゲ
ート１２ａ及び１２ｂやオアゲート１３は、アナログ回
路ではなく、半導体論理ゲート回路で構成できるため、
ＬＳＩ化が容易になるのである。

【００３８】なお、本実施例の位相同期回路は、テレビ
ジョン信号以外のバースト信号、無線信号を受信する場
合にも利用できることは明らかである。

【００３９】入力バースト信号１がテレビジョン信号の
ように周期的に入力される信号であれば、信号存在期間
及び信号欠落期間に応じて制御信号２の論理レベルを容
易に変化させることができる。周期的に入力される信号
でない場合には、入力バースト信号１の立上りタイミン
グに応じてパルスを出力する単安定マルチバイブレータ
等を用いて制御信号２を作成すれば良い。

【００４０】

【発明の効果】以上説明したように本発明は、間欠的な
バースト信号が入力されても、位相差が零であるときに
出力される位相差信号と同等の位相差信号を電圧制御発
振器に入力するように制御することにより、回路規模を
小さくでき、ＬＳＩ化が容易になるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による位相同期回路の構
成を示すブロック図である。

【図２】図１の位相同期回路の各部の動作を示すタイム
チャートである。

【図３】本発明の第２の実施例による位相同期回路の構
成を示すブロック図である。

【図４】従来の位相同期回路の構成を示すブロック図で
ある。

【符号の説明】

１ 入力バースト信号 ２ 制御信号 ３ 位相比較器 ４ ＬＰＦ ５ 電圧制御発振器 ６ 分周器 １２ａ、１２ｂ アンドゲート １３ オアゲート １４ インバータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力される２つの被比較信号同士の位相
   差に応じた値の位相差信号を送出する位相比較手段と、
   この位相差信号に応じた発振出力を送出する発振手段と
   を含む位相同期回路であって、自回路に入力される入力
   信号が断状態のときに前記被比較信号同士の位相差の値
   が零であるときに出力される位相差信号と同等の位相差
   信号を前記発振手段に入力せしめる入力制御手段を有す
   ることを特徴とする位相同期回路。
2. 【請求項２】 前記入力制御手段は、入力信号が断状態
   のときに前記２つの被比較信号の前記位相比較手段への
   入力を抑止することを特徴とする請求項１記載の位相同
   期回路。
3. 【請求項３】 前記入力制御手段は、入力信号が断状態
   のときに前記発振出力を前記２つの被比較信号として前
   記位相比較手段へ入力せしめることを特徴とする請求項
   １記載の位相同期回路。
4. 【請求項４】 前記入力制御手段は、半導体ゲート回路
   により構成されることを特徴とする請求項２又は３記載
   の位相同期回路。