JPH06276089A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH06276089A JPH06276089A JP5063628A JP6362893A JPH06276089A JP H06276089 A JPH06276089 A JP H06276089A JP 5063628 A JP5063628 A JP 5063628A JP 6362893 A JP6362893 A JP 6362893A JP H06276089 A JPH06276089 A JP H06276089A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- output
- phase difference
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 位相差を検出し、相応する時間だけ、帰還信
号を遅延させる。 【構成】 入力信号１０と帰還信号１２間の位相差を検
出し、該位相差に応じた信号を出力する位相比較器１
と、前記位相差に応じた信号を入力し、直流電圧に変換
し出力する低域フィルタ２と、前記低域フィルタ２に縦
続接続するとともに、低域フィルタ２が供給する直流電
圧により制御され、所定の出力（クロック）信号１１を
発生する電圧制御発振器３と、前記電圧制御発振部３の
出力信号を分周する分周器４と、前記分周器４の出力信
号を遅延制御部６の制御により所定時間遅らせた帰還信
号１２を生成し、該帰還信号１２を前記位相比較部１に
出力する遅延部５と、前記位相比較部１が出力する位相
差に応じた信号に基づき、遅延量制御信号を生成する遅
延制御部６とでなる。
号を遅延させる。 【構成】 入力信号１０と帰還信号１２間の位相差を検
出し、該位相差に応じた信号を出力する位相比較器１
と、前記位相差に応じた信号を入力し、直流電圧に変換
し出力する低域フィルタ２と、前記低域フィルタ２に縦
続接続するとともに、低域フィルタ２が供給する直流電
圧により制御され、所定の出力（クロック）信号１１を
発生する電圧制御発振器３と、前記電圧制御発振部３の
出力信号を分周する分周器４と、前記分周器４の出力信
号を遅延制御部６の制御により所定時間遅らせた帰還信
号１２を生成し、該帰還信号１２を前記位相比較部１に
出力する遅延部５と、前記位相比較部１が出力する位相
差に応じた信号に基づき、遅延量制御信号を生成する遅
延制御部６とでなる。
Description
【０００１】
【産業上の利用分野】本発明は、所定時間遅延させた帰
還信号を位相比較器に帰還させるようにしたＰＬＬ（フ
ェーズロックドループ）回路に関する。
還信号を位相比較器に帰還させるようにしたＰＬＬ（フ
ェーズロックドループ）回路に関する。
【０００２】
【従来の技術】クリアビジョン（ＥＤＴＶ）等で、放送
されたカラーテレビ信号の水平同期信号に位相同期する
クロック信号を得るため、例えば、図３に示すＰＬＬ回
路（ブロック図）が使用される。３１は基準信号として
入力する放送されたカラーテレビ信号の水平同期信号４
０とＶＣＯ３４が発振し出力するクロック信号４１をカ
ウンタ３７で分周して得られる帰還信号（水平同期信
号）４２とを位相比較し、両信号の位相差に応じた信号
を発生する位相比較器である。３２は前記位相比較器３
１から位相差に応じた信号が供給され、該信号に基づき
直流電圧を生成する低域フィルタ（ＬＰＦ）である。３
４は、前記直流電圧に基づき、発振周波数と位相を制御
し、所望のクロック信号４１を生成し出力する電圧制御
発振（ＶＣＯ）回路である。３７は前記クロック信号４
１を所定の比率で分周し、帰還信号４２を生成するカウ
ンタ（分周器）である。しかし、上記した従来のＰＬＬ
回路では、電源投入のタイミングなどによっては、帰還
信号４２と基準信号４０の間に大きな位相差が存在する
場合があり、おおむねＬＰＦ３２と縦続接続するＶＣＯ
３４の総合特性によって決まる遅い収束速度のため、所
定の収束時間内に水平同期信号４０に位相同期する安定
したクロック信号４１を発生させることができなかっ
た。
されたカラーテレビ信号の水平同期信号に位相同期する
クロック信号を得るため、例えば、図３に示すＰＬＬ回
路（ブロック図）が使用される。３１は基準信号として
入力する放送されたカラーテレビ信号の水平同期信号４
０とＶＣＯ３４が発振し出力するクロック信号４１をカ
ウンタ３７で分周して得られる帰還信号（水平同期信
号）４２とを位相比較し、両信号の位相差に応じた信号
を発生する位相比較器である。３２は前記位相比較器３
１から位相差に応じた信号が供給され、該信号に基づき
直流電圧を生成する低域フィルタ（ＬＰＦ）である。３
４は、前記直流電圧に基づき、発振周波数と位相を制御
し、所望のクロック信号４１を生成し出力する電圧制御
発振（ＶＣＯ）回路である。３７は前記クロック信号４
１を所定の比率で分周し、帰還信号４２を生成するカウ
ンタ（分周器）である。しかし、上記した従来のＰＬＬ
回路では、電源投入のタイミングなどによっては、帰還
信号４２と基準信号４０の間に大きな位相差が存在する
場合があり、おおむねＬＰＦ３２と縦続接続するＶＣＯ
３４の総合特性によって決まる遅い収束速度のため、所
定の収束時間内に水平同期信号４０に位相同期する安定
したクロック信号４１を発生させることができなかっ
た。
【０００３】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、入力（基準）信号が供給される
と、所定時間以内に、その入力信号に位相同期したクロ
ック信号を出力することができるＰＬＬ回路を提供する
ことを目的とする。
鑑みなされたもので、入力（基準）信号が供給される
と、所定時間以内に、その入力信号に位相同期したクロ
ック信号を出力することができるＰＬＬ回路を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、入力する信号間の位相差を検出し該位相差に応じた
信号を出力する位相比較部と、前記位相比較部が出力す
る信号を入力し直流電圧に変換する低域フィルタと、前
記低域フィルタに縦続接続するとともに前記直流電圧に
より制御され所定の発振周波数の信号を発生し該信号を
出力する電圧制御発振部と、前記電圧制御発振部の出力
信号を分周するとともに前記位相比較部に帰還接続する
分周器とからなるＰＬＬ回路において、前記位相比較部
が出力する位相差に応じた信号に基づき遅延量制御信号
を生成する遅延制御部と、前記分周器の出力信号を遅延
制御部の制御により所定時間遅らせて位相比較部に帰還
接続する遅延部とからなる。
に、入力する信号間の位相差を検出し該位相差に応じた
信号を出力する位相比較部と、前記位相比較部が出力す
る信号を入力し直流電圧に変換する低域フィルタと、前
記低域フィルタに縦続接続するとともに前記直流電圧に
より制御され所定の発振周波数の信号を発生し該信号を
出力する電圧制御発振部と、前記電圧制御発振部の出力
信号を分周するとともに前記位相比較部に帰還接続する
分周器とからなるＰＬＬ回路において、前記位相比較部
が出力する位相差に応じた信号に基づき遅延量制御信号
を生成する遅延制御部と、前記分周器の出力信号を遅延
制御部の制御により所定時間遅らせて位相比較部に帰還
接続する遅延部とからなる。
【０００５】
【作用】以上のように構成したので、遅延制御部入力し
た位相差に応じた信号に基づき、例えば、帰還信号の位
相差を分周する前の出力信号の２分の１周期期間以内に
なるように、遅延部で遅らせて位相比較部に帰還させ
る。次に、前記遅延時間を保持したまま、２分の１周期
期間以内の位相差に対し、低域フィルタおよび電圧制御
発振部、分周器、前記遅延時間を保持した遅延部、比較
部でなる帰還回路が収束動作をする。
た位相差に応じた信号に基づき、例えば、帰還信号の位
相差を分周する前の出力信号の２分の１周期期間以内に
なるように、遅延部で遅らせて位相比較部に帰還させ
る。次に、前記遅延時間を保持したまま、２分の１周期
期間以内の位相差に対し、低域フィルタおよび電圧制御
発振部、分周器、前記遅延時間を保持した遅延部、比較
部でなる帰還回路が収束動作をする。
【０００６】
【実施例】以下、本発明によるＰＬＬ回路について、図
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は入力信号１０と帰
還信号１２間の位相差を検出し、該位相差に応じた信号
を出力する位相比較器である。２は、前記位相差に応じ
た信号を入力し、直流電圧に変換し出力する低域フィル
タである。３は、前記低域フィルタ２に縦続接続すると
ともに、低域フィルタ２が供給する直流電圧により制御
され、所定の出力（クロック）信号１１を発生する電圧
制御発振器である。４は、前記電圧制御発振部３の出力
信号を分周する分周器である。５は、前記分周器４の出
力信号を遅延制御部６の制御により所定時間遅らせた帰
還信号１２を生成し、該帰還信号１２を前記位相比較部
１に出力する遅延部である。６は、前記位相比較部１が
出力する位相差に応じた信号に基づき、遅延量制御信号
を生成する遅延制御部である。
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は入力信号１０と帰
還信号１２間の位相差を検出し、該位相差に応じた信号
を出力する位相比較器である。２は、前記位相差に応じ
た信号を入力し、直流電圧に変換し出力する低域フィル
タである。３は、前記低域フィルタ２に縦続接続すると
ともに、低域フィルタ２が供給する直流電圧により制御
され、所定の出力（クロック）信号１１を発生する電圧
制御発振器である。４は、前記電圧制御発振部３の出力
信号を分周する分周器である。５は、前記分周器４の出
力信号を遅延制御部６の制御により所定時間遅らせた帰
還信号１２を生成し、該帰還信号１２を前記位相比較部
１に出力する遅延部である。６は、前記位相比較部１が
出力する位相差に応じた信号に基づき、遅延量制御信号
を生成する遅延制御部である。
【０００７】本発明によるＰＬＬ回路の動作を説明す
る。図２は、本発明によるＰＬＬ回路において、入力
（基準）信号に対する比較（帰還）信号の位相差に基づ
く遅延時間を示す図である。２０は入力（基準）信号で
あり、２１は位相差（遅れ）２３を有し、繰り返し周期
２２を備えた帰還（比較）信号である。２７は電圧制御
発振部３の出力（クロック）信号である。遅延制御部６
が前記位相差（遅れ）２３を検出し、遅延部５で帰還信
号２１を繰り返し周期２２と位相差（遅れ）２３のほぼ
差の時間２４だけ遅延させる。その結果、例えば、遅延
した帰還信号は出力（クロック）信号２７の周期の２分
の１以内の位相差２５になる。
る。図２は、本発明によるＰＬＬ回路において、入力
（基準）信号に対する比較（帰還）信号の位相差に基づ
く遅延時間を示す図である。２０は入力（基準）信号で
あり、２１は位相差（遅れ）２３を有し、繰り返し周期
２２を備えた帰還（比較）信号である。２７は電圧制御
発振部３の出力（クロック）信号である。遅延制御部６
が前記位相差（遅れ）２３を検出し、遅延部５で帰還信
号２１を繰り返し周期２２と位相差（遅れ）２３のほぼ
差の時間２４だけ遅延させる。その結果、例えば、遅延
した帰還信号は出力（クロック）信号２７の周期の２分
の１以内の位相差２５になる。
【０００８】
【発明の効果】以上説明したように、本発明は入力（基
準）信号が供給されると、所定時間以内に、その入力信
号に位相同期した安定なクロック信号を出力することが
できるＰＬＬ回路を提供する。従って、クリアビジョン
などで、入力した水平同期信号に位相同期するクロック
信号を、チャンネル切り換え、電源の投入など所定の時
間以内に安定したクロック信号を供給することができ
る。また、大きな位相差を帰還信号の遅延によって取り
除けるので、収束時間が短くなり、それに応じて、低域
フィルタの時定数を大きくでき、出力信号の周波数安定
度を増加させることができる。
準）信号が供給されると、所定時間以内に、その入力信
号に位相同期した安定なクロック信号を出力することが
できるＰＬＬ回路を提供する。従って、クリアビジョン
などで、入力した水平同期信号に位相同期するクロック
信号を、チャンネル切り換え、電源の投入など所定の時
間以内に安定したクロック信号を供給することができ
る。また、大きな位相差を帰還信号の遅延によって取り
除けるので、収束時間が短くなり、それに応じて、低域
フィルタの時定数を大きくでき、出力信号の周波数安定
度を増加させることができる。
【図１】本発明によるＰＬＬ回路の実施例ブロック図で
ある。
ある。
【図２】本発明によるＰＬＬ回路において、入力（基
準）信号に対する比較（帰還）信号の位相差に基づく遅
延時間を示す図である。
準）信号に対する比較（帰還）信号の位相差に基づく遅
延時間を示す図である。
【図３】従来のＰＬＬ回路の実施例ブロック図である。
１ 位相比較器 ２ 低域フィルタ ３ 電圧制御発振器 ４ 分周器 ５ 遅延部 ６ 遅延制御部 １０ 入力信号 １１ 出力（クロック）信号 １２ 帰還信号 ２０ 入力（基準）信号 ２１ 帰還（比較）信号 ２２ 帰還（比較）信号の繰り返し周期 ２３ 位相差（遅れ） ２５ ２分の１以内の位相差 ２７ 出力（クロック）信号 ３１ 位相比較器 ３２ 低域フィルタ（ＬＰＦ） ３４ 電圧制御発振器 ３７ カウンタ ４０ 入力信号 ４１ クロック信号 ４２ 帰還信号
Claims (1)
- 【請求項１】 入力する信号間の位相差を検出し該位相
差に応じた信号を出力する位相比較部と、前記位相比較
部が出力する信号を入力し直流電圧に変換する低域フィ
ルタと、前記低域フィルタに縦続接続するとともに前記
直流電圧により制御され所定の周波数の信号を発生し該
信号を出力する電圧制御発振部と、前記電圧制御発振部
の出力信号を分周するとともに前記位相比較部に帰還接
続する分周器とからなるＰＬＬ回路において、 前記位相比較部が出力する位相差に応じた信号に基づき
遅延量制御信号を生成する遅延制御部と、前記分周器の
出力信号を遅延制御部の制御により所定時間遅らせて位
相比較部に帰還接続する遅延部とからなり、 前記遅延制御部が入力した位相差信号に基づき遅延量制
御信号を生成し、遅延部は該遅延量制御信号に基づき、
分周器の出力を相応する時間遅らせて位相比較部に帰還
接続することにより、該帰還信号を基準信号に位相同期
させることを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5063628A JPH06276089A (ja) | 1993-03-23 | 1993-03-23 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5063628A JPH06276089A (ja) | 1993-03-23 | 1993-03-23 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276089A true JPH06276089A (ja) | 1994-09-30 |
Family
ID=13234805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5063628A Pending JPH06276089A (ja) | 1993-03-23 | 1993-03-23 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06276089A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579886B2 (en) * | 2006-12-07 | 2009-08-25 | Cadence Design Systems, Inc. | Phase locked loop with adaptive phase error compensation |
| JP2010224717A (ja) * | 2009-03-23 | 2010-10-07 | Nec Corp | クロック分配装置及びクロック分配方法 |
| JP2014014081A (ja) * | 2007-09-21 | 2014-01-23 | Qualcomm Incorporated | 調整可能な周波数を備える信号発生器 |
| JP2015046799A (ja) * | 2013-08-28 | 2015-03-12 | 富士通株式会社 | 電子回路および制御方法 |
| CN118518932A (zh) * | 2024-07-23 | 2024-08-20 | 青岛艾诺仪器有限公司 | 一种功率测试单元用相位补偿方法及系统 |
-
1993
- 1993-03-23 JP JP5063628A patent/JPH06276089A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579886B2 (en) * | 2006-12-07 | 2009-08-25 | Cadence Design Systems, Inc. | Phase locked loop with adaptive phase error compensation |
| JP2014014081A (ja) * | 2007-09-21 | 2014-01-23 | Qualcomm Incorporated | 調整可能な周波数を備える信号発生器 |
| JP2010224717A (ja) * | 2009-03-23 | 2010-10-07 | Nec Corp | クロック分配装置及びクロック分配方法 |
| JP2015046799A (ja) * | 2013-08-28 | 2015-03-12 | 富士通株式会社 | 電子回路および制御方法 |
| CN118518932A (zh) * | 2024-07-23 | 2024-08-20 | 青岛艾诺仪器有限公司 | 一种功率测试单元用相位补偿方法及系统 |
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