JPH08237129A - フラッシュｎｒｚｉ変調装置及び変調方法 - Google Patents
フラッシュｎｒｚｉ変調装置及び変調方法Info
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- JPH08237129A JPH08237129A JP7264260A JP26426095A JPH08237129A JP H08237129 A JPH08237129 A JP H08237129A JP 7264260 A JP7264260 A JP 7264260A JP 26426095 A JP26426095 A JP 26426095A JP H08237129 A JPH08237129 A JP H08237129A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
Landscapes
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Dc Digital Transmission (AREA)
- Optical Communication System (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 非同期データ通信及び同期データ通信の両方
をサポートすることができる変調装置及び方法を提供す
る。 【解決の手段】 ＩＲ通信の非同期ＩＲＤＡモード及び
同期モードに互換性のある変調装置は、０ビット挿入と
共に非ゼロ復帰反転（ＮＲＺＩ）及びフラッシュ・パル
ス符号化を行う。ディジタル・データ列は、ＮＲＺＩフ
ォーマットの符号化の前に、連続する５つの１をディジ
タル・データ列中に検出するときに、０ビットが挿入さ
れて、そのコントローラが０ビット挿入のないフラグか
らデータを区別できるようにさせ、かつ復調器のディジ
タル・フェーズ・ロック・ループがデータの内容から独
立して同期を維持できるようにデータに十分な遷移を発
生させる。ＮＲＺＩフォーマットによるデータに遷移が
検出されるときは、フラッシュ・パルスを発生する。復
調側では、フラッシュ・パルスを受信すると、受信ライ
ンのレベルをトグルさせ、ＮＲＺＩフォーマットによる
出力を得る。
をサポートすることができる変調装置及び方法を提供す
る。 【解決の手段】 ＩＲ通信の非同期ＩＲＤＡモード及び
同期モードに互換性のある変調装置は、０ビット挿入と
共に非ゼロ復帰反転（ＮＲＺＩ）及びフラッシュ・パル
ス符号化を行う。ディジタル・データ列は、ＮＲＺＩフ
ォーマットの符号化の前に、連続する５つの１をディジ
タル・データ列中に検出するときに、０ビットが挿入さ
れて、そのコントローラが０ビット挿入のないフラグか
らデータを区別できるようにさせ、かつ復調器のディジ
タル・フェーズ・ロック・ループがデータの内容から独
立して同期を維持できるようにデータに十分な遷移を発
生させる。ＮＲＺＩフォーマットによるデータに遷移が
検出されるときは、フラッシュ・パルスを発生する。復
調側では、フラッシュ・パルスを受信すると、受信ライ
ンのレベルをトグルさせ、ＮＲＺＩフォーマットによる
出力を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、変調ディジタル通
信に関し、特に赤外線（ＩＲ）通信における非同期ＩＲ
ＤＡ基準フォーマット及び同期フォーマットと互換性の
ある、赤外線エネルギを利用した変調装置及び変調方法
に関する。
信に関し、特に赤外線（ＩＲ）通信における非同期ＩＲ
ＤＡ基準フォーマット及び同期フォーマットと互換性の
ある、赤外線エネルギを利用した変調装置及び変調方法
に関する。
【０００２】
【従来の技術】赤外線データ・アクセス基準（ＩＲＤ
Ａ）委員会は、ＩＲＤＡ変調方式として、送信すべきデ
ータが非同期データ・フォーマット（１スタ−ト・ビッ
ト、１ストップ・ビット及びパリティ・ビットなし）に
おいて０のときは、３／１６ビット・セル幅か、又は固
定１．６３μs長のフラッシュ・パルスを使用すること
を採択していた。
Ａ）委員会は、ＩＲＤＡ変調方式として、送信すべきデ
ータが非同期データ・フォーマット（１スタ−ト・ビッ
ト、１ストップ・ビット及びパリティ・ビットなし）に
おいて０のときは、３／１６ビット・セル幅か、又は固
定１．６３μs長のフラッシュ・パルスを使用すること
を採択していた。
【０００３】
【発明が解決しようとする課題】ＩＲＤＡ変調方式は、
更にフラッシュ・パルスからの直列データを非ゼロ復帰
（ＮＲＺ）フォーマットに変換する。これは、各キャラ
クタの先頭でＮＲＺラインが状態を変化させなければな
らない非同期送信モードでは受け入れられるが、ＮＲＺ
ラインが長い間状態即ちその直流レベルを変化させるこ
とが許容されていない同期モードでは受け入れられな
い。連続した１又は０を受信すると、同期通信用の復調
器に用いられているディジタル・フェーズ・ロック・ル
ープは、データがＮＲＺフォーマットにより供給されて
いるとすれば、データに対する同期に失敗する恐れがあ
る。従って、標準符号化技術はある種の融通性に欠ける
ものであり、高速度同期通信をサポートすると共に、Ｉ
ＲＤＡ変調との互換性を有する代替符合化技術が要求さ
れる。
更にフラッシュ・パルスからの直列データを非ゼロ復帰
（ＮＲＺ）フォーマットに変換する。これは、各キャラ
クタの先頭でＮＲＺラインが状態を変化させなければな
らない非同期送信モードでは受け入れられるが、ＮＲＺ
ラインが長い間状態即ちその直流レベルを変化させるこ
とが許容されていない同期モードでは受け入れられな
い。連続した１又は０を受信すると、同期通信用の復調
器に用いられているディジタル・フェーズ・ロック・ル
ープは、データがＮＲＺフォーマットにより供給されて
いるとすれば、データに対する同期に失敗する恐れがあ
る。従って、標準符号化技術はある種の融通性に欠ける
ものであり、高速度同期通信をサポートすると共に、Ｉ
ＲＤＡ変調との互換性を有する代替符合化技術が要求さ
れる。
【０００４】従って、本発明の目的は、非同期データ通
信及び同期データ通信の両方をサポートすることができ
る変調方式を提供することにある。
信及び同期データ通信の両方をサポートすることができ
る変調方式を提供することにある。
【０００５】本発明の更なる目的は、ＩＲＤＡ標準デー
タ通信及び同期データ通信の両方をサポートすることが
できるフラッシュＩＲ変調方式を提供することにある。
タ通信及び同期データ通信の両方をサポートすることが
できるフラッシュＩＲ変調方式を提供することにある。
【０００６】本発明の他の目的は、ＩＲＤＡ標準データ
通信及び同期データ通信の両方をサポートすることがで
きると共に、低コストであり、かつ容易に実施されるフ
ラッシュＩＲ変調方式を提供することにある。
通信及び同期データ通信の両方をサポートすることがで
きると共に、低コストであり、かつ容易に実施されるフ
ラッシュＩＲ変調方式を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、非同期データ
通信及び同期データ通信の両方をサポートすることがで
き、かつ好ましくは、非同期ＩＲＤＡモードの赤外線通
信及び同期モードの赤外線通信の両方と互換性のある変
調装置及び変調方法を含む。前述のように、非同期通信
で用いられるデータ用のＮＺＲフォーマットは、任意の
期間について一つの直流レベルに留まることがあるとい
うことのために、同期通信に適していない。送信がない
ときは、同期通信で用いられているディジタル・フェー
ズ・ロック・ループがデータ・ビット・セル境界に対す
る同期を喪失する恐れがある。本発明は、この問題を克
服するための１解決法として、データ符号化のための０
ビット挿入に加えて、フラッシュ・パルス符号化による
非ゼロ復帰反転（ＮＲＺＩ）を採用する。
通信及び同期データ通信の両方をサポートすることがで
き、かつ好ましくは、非同期ＩＲＤＡモードの赤外線通
信及び同期モードの赤外線通信の両方と互換性のある変
調装置及び変調方法を含む。前述のように、非同期通信
で用いられるデータ用のＮＺＲフォーマットは、任意の
期間について一つの直流レベルに留まることがあるとい
うことのために、同期通信に適していない。送信がない
ときは、同期通信で用いられているディジタル・フェー
ズ・ロック・ループがデータ・ビット・セル境界に対す
る同期を喪失する恐れがある。本発明は、この問題を克
服するための１解決法として、データ符号化のための０
ビット挿入に加えて、フラッシュ・パルス符号化による
非ゼロ復帰反転（ＮＲＺＩ）を採用する。
【０００８】ＮＲＺＩ送信では、図１に示すように、デ
ータ列に０が検出される度に送出データ・ライン上に遷
移が発生する。同様に、ＮＲＺＩ受信では、着信データ
・ライン上に遷移を検出する全てのビット期間に対して
０ビットを表示する。従って、ＮＲＺＩレシーバは、ビ
ット・セルの先頭でライン上に遷移が発生するので、０
を受信する度に着信データのビット・セル境界を検出す
ることができる。ＮＲＺＩレシーバは、制限された期間
内で十分な数の０が受信される限り、着信データにロッ
クされたままとなる。
ータ列に０が検出される度に送出データ・ライン上に遷
移が発生する。同様に、ＮＲＺＩ受信では、着信データ
・ライン上に遷移を検出する全てのビット期間に対して
０ビットを表示する。従って、ＮＲＺＩレシーバは、ビ
ット・セルの先頭でライン上に遷移が発生するので、０
を受信する度に着信データのビット・セル境界を検出す
ることができる。ＮＲＺＩレシーバは、制限された期間
内で十分な数の０が受信される限り、着信データにロッ
クされたままとなる。
【０００９】変調機構の０ビット挿入部分では、データ
列に連続する５つの１を検出する度に、０を挿入する。
その目的は２つある。０ビット挿入の第１の役割は、０
ビット挿入が行われないフラグとデータをコントローラ
に区別させることである。第２の役割は、ディジタル・
フェーズ・ロック・ループがデータの内容から独立して
同期を維持することができるように、データに十分な遷
移を与えることである。６ビット毎に少なくとも一回は
０を受信することを保証し、かつＮＲＺＩ符号化データ
を用いてフェーズ・ロック・ループに供給させることに
より、レシーバは受信しているデータと同相を維持する
ことができ、かつ直流成分に対する依存を効果的に除去
している。
列に連続する５つの１を検出する度に、０を挿入する。
その目的は２つある。０ビット挿入の第１の役割は、０
ビット挿入が行われないフラグとデータをコントローラ
に区別させることである。第２の役割は、ディジタル・
フェーズ・ロック・ループがデータの内容から独立して
同期を維持することができるように、データに十分な遷
移を与えることである。６ビット毎に少なくとも一回は
０を受信することを保証し、かつＮＲＺＩ符号化データ
を用いてフェーズ・ロック・ループに供給させることに
より、レシーバは受信しているデータと同相を維持する
ことができ、かつ直流成分に対する依存を効果的に除去
している。
【００１０】フラッシュ・パルスにより本発明のＮＲＺ
Ｉ変調方式を実施する場合に、ディジタル・データがＩ
Ｒモデムを通過する際にまずＮＲＺＩフォーマットに符
号化される。ＮＲＺＩフォーマット化された送信データ
に遷移が検出されると、パルス（ビット又はデータ速度
に従ってビット・セル幅の２／１６から８／１６までの
パルス）を発生させる。図１に示すように、この変調の
結果は、二進のディジタル・データが０のときにフラッ
シュ・パルスを発生させることと同一である。復調側で
は、フラッシュ・パルスを受信すると、受信ラインのレ
ベルがトグルされてＮＲＺＩフォーマットの出力を得
る。
Ｉ変調方式を実施する場合に、ディジタル・データがＩ
Ｒモデムを通過する際にまずＮＲＺＩフォーマットに符
号化される。ＮＲＺＩフォーマット化された送信データ
に遷移が検出されると、パルス（ビット又はデータ速度
に従ってビット・セル幅の２／１６から８／１６までの
パルス）を発生させる。図１に示すように、この変調の
結果は、二進のディジタル・データが０のときにフラッ
シュ・パルスを発生させることと同一である。復調側で
は、フラッシュ・パルスを受信すると、受信ラインのレ
ベルがトグルされてＮＲＺＩフォーマットの出力を得
る。
【００１１】ＮＲＺＩ符号化及びビット・スタッフィン
グをサポートする直列コントローラと共にこの変調方式
を用いることにより、コントローラ内のフェーズ・ロッ
ク・ループを用いてデータを同期的に送受信することが
可能になる。
グをサポートする直列コントローラと共にこの変調方式
を用いることにより、コントローラ内のフェーズ・ロッ
ク・ループを用いてデータを同期的に送受信することが
可能になる。
【００１２】
【発明の実施の形態】本発明のフラッシュＮＲＺＩ変調
技術は、好ましい実施形態では、複数のＩＲ変調フォー
マット及びプロトコルをサポートするように設計された
カスタムＡＳＩＣの一部として、実施されてもよい。例
えば、米国マサチューセツ州バーリントンのＶＬＳＩテ
クノロジー社から入手可能な、Ｚ８５Ｃ３０直列通信コ
ントローラ機能システム・ブロック（ＦＳＢ）を用い
て、０ビット・スタッフィング及びＮＲＺＩデータ・フ
ォーマットを実現することができる。このコントローラ
を変更なしに使用してもよいが、本発明を実施する際
は、例えば１９９４年１０月１４日出願の米国特許出願
第３２３２８２号に説明されているような修正コントロ
ーラが好ましい。
技術は、好ましい実施形態では、複数のＩＲ変調フォー
マット及びプロトコルをサポートするように設計された
カスタムＡＳＩＣの一部として、実施されてもよい。例
えば、米国マサチューセツ州バーリントンのＶＬＳＩテ
クノロジー社から入手可能な、Ｚ８５Ｃ３０直列通信コ
ントローラ機能システム・ブロック（ＦＳＢ）を用い
て、０ビット・スタッフィング及びＮＲＺＩデータ・フ
ォーマットを実現することができる。このコントローラ
を変更なしに使用してもよいが、本発明を実施する際
は、例えば１９９４年１０月１４日出願の米国特許出願
第３２３２８２号に説明されているような修正コントロ
ーラが好ましい。
【００１３】本発明のフラッシュＮＲＺＩ変調を行う回
路は、図２に示されており、ライン１１上に送信信号を
出力する直列送信コントローラ９と、ライン１１上の送
信信号の状態をサンプリングするために用いられる遅延
フリップ・フロップ（ＤＦＦ）１０と、ライン１１が２
つのクロック・サイクル間で状態を変化させるとパルス
を発生する反転排他的論理和ゲ−ト（ＸＮＯＲ）１２と
を含む。直列送信コントローラ９に入力される典型的な
送信データの波形は、図１の上側に示されている。ＮＲ
Ｚ符号化及びＮＲＺＩ符号化によりこの送信データを変
調することに起因する変調信号の出力波形も示されてい
る。図１の上側に示す二進ディジタル入力データは、ビ
ット・スタッフィング機能即ち０ビット挿入を反映して
おり、直列送信コントローラ９は、符号化されているデ
ータ列に連続する５つの１ビットが検出されると、０ビ
ットを挿入するようにしている。この０ビット挿入は、
回路にデータを０ビット挿入のないフラグから区別させ
ると共に、復調器内のディジタル・フェーズ・ロック・
ループがデータの内容から独立して同期を維持すること
ができるように、データに十分な遷移を与えている。
路は、図２に示されており、ライン１１上に送信信号を
出力する直列送信コントローラ９と、ライン１１上の送
信信号の状態をサンプリングするために用いられる遅延
フリップ・フロップ（ＤＦＦ）１０と、ライン１１が２
つのクロック・サイクル間で状態を変化させるとパルス
を発生する反転排他的論理和ゲ−ト（ＸＮＯＲ）１２と
を含む。直列送信コントローラ９に入力される典型的な
送信データの波形は、図１の上側に示されている。ＮＲ
Ｚ符号化及びＮＲＺＩ符号化によりこの送信データを変
調することに起因する変調信号の出力波形も示されてい
る。図１の上側に示す二進ディジタル入力データは、ビ
ット・スタッフィング機能即ち０ビット挿入を反映して
おり、直列送信コントローラ９は、符号化されているデ
ータ列に連続する５つの１ビットが検出されると、０ビ
ットを挿入するようにしている。この０ビット挿入は、
回路にデータを０ビット挿入のないフラグから区別させ
ると共に、復調器内のディジタル・フェーズ・ロック・
ループがデータの内容から独立して同期を維持すること
ができるように、データに十分な遷移を与えている。
【００１４】ライン１１上の出力信号は、直列送信コン
トローラ９によりＮＲＺＩフォーマットに変調されてい
る。ライン１１上のデータに遷移を検出すると、反転排
他的論理和ゲ−ト１２がパルスを発生する。このパルス
は４ビットのカウンタ１３に供給される。カウンタ１３
は入力データのビット速度に従って、１ビット・セル幅
の分数値、例えば２／１６から８／１６までの出力パル
スを発生する。好ましくは、このパルスはビット・セル
期間の１／４に伸長され、そしてアンド・ゲート１４か
ら出力され、かつラッチ１５により同期された伸長パル
スを用いて、ＮＲＺＩフォーマット信号における各遷移
でＩＲ発生源１６からＩＲフラッシュ・パルスを発生さ
せる。フラッシュ・パルス列の出力のフォーマットは図
１の下側に示すようなものである。
トローラ９によりＮＲＺＩフォーマットに変調されてい
る。ライン１１上のデータに遷移を検出すると、反転排
他的論理和ゲ−ト１２がパルスを発生する。このパルス
は４ビットのカウンタ１３に供給される。カウンタ１３
は入力データのビット速度に従って、１ビット・セル幅
の分数値、例えば２／１６から８／１６までの出力パル
スを発生する。好ましくは、このパルスはビット・セル
期間の１／４に伸長され、そしてアンド・ゲート１４か
ら出力され、かつラッチ１５により同期された伸長パル
スを用いて、ＮＲＺＩフォーマット信号における各遷移
でＩＲ発生源１６からＩＲフラッシュ・パルスを発生さ
せる。フラッシュ・パルス列の出力のフォーマットは図
１の下側に示すようなものである。
【００１５】遅延フリップ・フロップ１０、カウンタ１
３、及びラッチ１５は、クロック入力を有する。ただ
し、ここではクロックにより駆動される設計を用いてい
るが、クロックは直列送信コントローラ９と完全に非同
期であってもよい。従って、この回路では、クロック速
度を送信ビット速度から独立して調整してもよいので、
出力パルスの長さを入力ビット速度の何分の１かに、例
えば１／２、１／４、又は１／８に設定することができ
る。
３、及びラッチ１５は、クロック入力を有する。ただ
し、ここではクロックにより駆動される設計を用いてい
るが、クロックは直列送信コントローラ９と完全に非同
期であってもよい。従って、この回路では、クロック速
度を送信ビット速度から独立して調整してもよいので、
出力パルスの長さを入力ビット速度の何分の１かに、例
えば１／２、１／４、又は１／８に設定することができ
る。
【００１６】電力消費の低減を必要とするアプリケーシ
ョンにおいて、この特徴は重要である。更に、フラッシ
ュＮＲＺＩパルス幅はビット・セル期間の関数である必
要はないので、出力部のラッチ１５として、例えばエッ
ジ・トリガ式単安定パルス発生器のように、完全に非同
期の回路を用いることもできる。ラッチ１５から出力さ
れる電気的ディジタル・パルス列は、フラッシュＮＲＺ
Ｉ符号化され、ＩＲ発生源１６に供給される。ＩＲ発生
源１６は電気的ディジタル・パルス列の各パルスを対応
するＩＲ光のフラッシュに変換する。
ョンにおいて、この特徴は重要である。更に、フラッシ
ュＮＲＺＩパルス幅はビット・セル期間の関数である必
要はないので、出力部のラッチ１５として、例えばエッ
ジ・トリガ式単安定パルス発生器のように、完全に非同
期の回路を用いることもできる。ラッチ１５から出力さ
れる電気的ディジタル・パルス列は、フラッシュＮＲＺ
Ｉ符号化され、ＩＲ発生源１６に供給される。ＩＲ発生
源１６は電気的ディジタル・パルス列の各パルスを対応
するＩＲ光のフラッシュに変換する。
【００１７】ＩＲデータ通信リンクの他端には、図３に
示すように、フラッシュＮＲＺＩ復調器がある。この復
調器は、ＩＲレシーバ２３によりＩＲ光パルスが検出さ
れると、出力が状態を変化させるトグル・フリップ・フ
ロップとして機能する回路ロジックを有する。この電気
的な、トグルする出力は、変調器内の直列送信コントロ
ーラ９からのＮＲＺＩ信号の形をしており、修正直列通
信コントローラＦＳＢ２４に供給される。特に、図３に
おいて、ラッチ１８はＩＲレシーバ２３からのパルスの
立ち上りエッジでセットされる。ラッチ１８の出力がハ
イとなると、ラッチ１９がセットされる。ラッチ１９の
出力は、フリップ・フロップ２０の出力状態をトグルさ
せると共に、フィードバックされてラッチ１８をリセッ
トさせるので、次のＩＲパルスの立ち上りエッジを検出
することができる。フリップ・フロップ２０の出力は直
列コントローラ２４に供給される再構築されたＮＲＺＩ
信号となる。
示すように、フラッシュＮＲＺＩ復調器がある。この復
調器は、ＩＲレシーバ２３によりＩＲ光パルスが検出さ
れると、出力が状態を変化させるトグル・フリップ・フ
ロップとして機能する回路ロジックを有する。この電気
的な、トグルする出力は、変調器内の直列送信コントロ
ーラ９からのＮＲＺＩ信号の形をしており、修正直列通
信コントローラＦＳＢ２４に供給される。特に、図３に
おいて、ラッチ１８はＩＲレシーバ２３からのパルスの
立ち上りエッジでセットされる。ラッチ１８の出力がハ
イとなると、ラッチ１９がセットされる。ラッチ１９の
出力は、フリップ・フロップ２０の出力状態をトグルさ
せると共に、フィードバックされてラッチ１８をリセッ
トさせるので、次のＩＲパルスの立ち上りエッジを検出
することができる。フリップ・フロップ２０の出力は直
列コントローラ２４に供給される再構築されたＮＲＺＩ
信号となる。
【００１８】このロジック回路には、２つの構成要素が
付加されてこのフラッシュＮＲＺＩ復調器を強化してい
る。ラッチ１７及び４ビットのカウンタ２１が設けられ
ており、カウンタ２１は、フラッシュ・パルスが検出さ
れたときにラッチ１９の出力によりリセットされる。第
１のモードにおいて、ラッチ１７は、Ｚ８５Ｃ３０直列
コントローラからの送信クロック指示を示すＴＸＣ＿Ｄ
ＩＲラインがハイになると、着信パルスによりクリアさ
れ、またカウンタ２１がカウント１６に達すると、即ち
カウンタ２１の４ビットが１１１１から００００に戻る
と、その出力ＱＤの変化により再びセットされる。ラッ
チ１８と同じく、ラッチ１７もそのクロック入力の立ち
上りエッジでセットされる。ラッチ１７の出力は、ラッ
チ１８の出力がハイになるためにはハイでなければなら
ないので、カウンタ２１の出力は、ビット・セル期間の
一部、好ましくは１／２期間の間、受信したＩＲ信号を
阻止させるために用いられる。その期間における着信Ｉ
Ｒパルスは阻止されて廃棄される。第２のモードにおい
て、ＴＸＣ＿ＤＩＲラインがローになると、ラッチ１７
の出力は強制的にハイにされる。従って、カウンタ２１
は着信パルスを阻止することはないが、ＩＲ信号が検出
されない限り、動作し続ける。しかし、ラッチ１９の出
力がハイになると、各着信ＩＲパルスがカウンタ２１を
リセットする。ここで、カウンタ２１の出力ＱＤは、ラ
イン２２を介して直列コントローラ２４の受信クロック
入力に供給され、受信データと同期しているクロック信
号を供給する。カウンタ２１は４ビット・カウンタであ
るから、１６倍のオバーサンプリング・フェーズ・ロッ
ク・ループとして作用し、フラッシュＮＲＺＩ復調がク
ロック周波数の１／１６までの速度で動作できるように
する。従って、図３の回路を利用した３６．８６ＭＨｚ
のクロック周波数を有するＡＳＩＣの実施では、最大フ
ラッシュＮＲＺＩデータ速度は３６．８６ＭＨｚ／１６
即ち２．３４Ｍｂｐｓとなる。
付加されてこのフラッシュＮＲＺＩ復調器を強化してい
る。ラッチ１７及び４ビットのカウンタ２１が設けられ
ており、カウンタ２１は、フラッシュ・パルスが検出さ
れたときにラッチ１９の出力によりリセットされる。第
１のモードにおいて、ラッチ１７は、Ｚ８５Ｃ３０直列
コントローラからの送信クロック指示を示すＴＸＣ＿Ｄ
ＩＲラインがハイになると、着信パルスによりクリアさ
れ、またカウンタ２１がカウント１６に達すると、即ち
カウンタ２１の４ビットが１１１１から００００に戻る
と、その出力ＱＤの変化により再びセットされる。ラッ
チ１８と同じく、ラッチ１７もそのクロック入力の立ち
上りエッジでセットされる。ラッチ１７の出力は、ラッ
チ１８の出力がハイになるためにはハイでなければなら
ないので、カウンタ２１の出力は、ビット・セル期間の
一部、好ましくは１／２期間の間、受信したＩＲ信号を
阻止させるために用いられる。その期間における着信Ｉ
Ｒパルスは阻止されて廃棄される。第２のモードにおい
て、ＴＸＣ＿ＤＩＲラインがローになると、ラッチ１７
の出力は強制的にハイにされる。従って、カウンタ２１
は着信パルスを阻止することはないが、ＩＲ信号が検出
されない限り、動作し続ける。しかし、ラッチ１９の出
力がハイになると、各着信ＩＲパルスがカウンタ２１を
リセットする。ここで、カウンタ２１の出力ＱＤは、ラ
イン２２を介して直列コントローラ２４の受信クロック
入力に供給され、受信データと同期しているクロック信
号を供給する。カウンタ２１は４ビット・カウンタであ
るから、１６倍のオバーサンプリング・フェーズ・ロッ
ク・ループとして作用し、フラッシュＮＲＺＩ復調がク
ロック周波数の１／１６までの速度で動作できるように
する。従って、図３の回路を利用した３６．８６ＭＨｚ
のクロック周波数を有するＡＳＩＣの実施では、最大フ
ラッシュＮＲＺＩデータ速度は３６．８６ＭＨｚ／１６
即ち２．３４Ｍｂｐｓとなる。
【００１９】本発明によるフラッシュＮＲＺＩ変調を用
いることにより、いくつかの利点が得られる。例えば、
第１の利点は、このフラッシュＮＲＺＩ変調によりある
程度の雑音防止が得られることである。雑音パルスを受
信する場合は、受信ライン・レベルはビット・セル当り
２回以上変化することがある。しかし、直列コントロー
ラ２４におけるディジタル・フェーズ・ロック・ループ
が着信データ周波数に同期されているので、ディジタル
・フェーズ・ロック・ループがビット・セルの境界での
みレベルの遷移を調べるように設計されているときは、
余分な遷移を無視することができる。雑音パルスがビッ
ト・セル境界と一致するときには、問題が依然として残
ることになるけれども、この方式はエラー・データを取
り込む機会を減少させる。
いることにより、いくつかの利点が得られる。例えば、
第１の利点は、このフラッシュＮＲＺＩ変調によりある
程度の雑音防止が得られることである。雑音パルスを受
信する場合は、受信ライン・レベルはビット・セル当り
２回以上変化することがある。しかし、直列コントロー
ラ２４におけるディジタル・フェーズ・ロック・ループ
が着信データ周波数に同期されているので、ディジタル
・フェーズ・ロック・ループがビット・セルの境界での
みレベルの遷移を調べるように設計されているときは、
余分な遷移を無視することができる。雑音パルスがビッ
ト・セル境界と一致するときには、問題が依然として残
ることになるけれども、この方式はエラー・データを取
り込む機会を減少させる。
【００２０】このフラッシュＮＲＺＩ変調の第２の利点
は、実施が既存の安価な直列通信コントローラを用いて
極めて容易であることである。データ速度に同期された
クロック発生源を必要とするＩＲＤＡ変調方式と異な
り、ごく僅かな構成要素で完全に非同期にフラッシュＮ
ＲＺＩ変調を実現することができる。標準的な直列コン
トローラ（ＮＲＺＩフォーマットのＳＤＬＣフレームを
発生する）を既に含む多くのシステムは、フラッシュ・
パルス発生回路及びトグル・フリップ・フロップを単に
付加することによりフラッシュＮＲＺＩ変調を行うこと
ができる。送受信データ・ラインにアクセスするための
同期クロック発生源は不要である。更に、ＮＲＺＩフォ
ーマット化データの変調は、ＮＲＺフォーマット化デー
タの変調よりも好ましい。なぜならば、一般的に利用可
能なコントローラが十分な数の遷移を有するデータのＮ
ＲＺＩエッジから着信データを追跡することができるた
めであり、これは同期フォーマットによるＮＲＺデータ
では不可能なことである。
は、実施が既存の安価な直列通信コントローラを用いて
極めて容易であることである。データ速度に同期された
クロック発生源を必要とするＩＲＤＡ変調方式と異な
り、ごく僅かな構成要素で完全に非同期にフラッシュＮ
ＲＺＩ変調を実現することができる。標準的な直列コン
トローラ（ＮＲＺＩフォーマットのＳＤＬＣフレームを
発生する）を既に含む多くのシステムは、フラッシュ・
パルス発生回路及びトグル・フリップ・フロップを単に
付加することによりフラッシュＮＲＺＩ変調を行うこと
ができる。送受信データ・ラインにアクセスするための
同期クロック発生源は不要である。更に、ＮＲＺＩフォ
ーマット化データの変調は、ＮＲＺフォーマット化デー
タの変調よりも好ましい。なぜならば、一般的に利用可
能なコントローラが十分な数の遷移を有するデータのＮ
ＲＺＩエッジから着信データを追跡することができるた
めであり、これは同期フォーマットによるＮＲＺデータ
では不可能なことである。
【００２１】このフラッシュＮＲＺＩ変調の第３の利点
は、これを採用するシステムが付加的なハードウエアな
しに、ＩＲＤＡ変調方式との逆方向互換性があるという
ことである。フラッシュＮＲＺＩ変調方式は、本質的
に、データ列に０を検出する度にフラッシュを発生す
る。これは、各０ビットでフラッシュを発生するＩＲＤ
Ａ基準にも適合する。従って、本発明のフラッシュＮＲ
ＺＩシステムは、通信コントローラが非同期データ伝送
をサポートする限り、ＩＲＤＡ標準装置と共に動作可能
である。
は、これを採用するシステムが付加的なハードウエアな
しに、ＩＲＤＡ変調方式との逆方向互換性があるという
ことである。フラッシュＮＲＺＩ変調方式は、本質的
に、データ列に０を検出する度にフラッシュを発生す
る。これは、各０ビットでフラッシュを発生するＩＲＤ
Ａ基準にも適合する。従って、本発明のフラッシュＮＲ
ＺＩシステムは、通信コントローラが非同期データ伝送
をサポートする限り、ＩＲＤＡ標準装置と共に動作可能
である。
【００２２】ここで説明したフラッシュＩＲモデムによ
るＮＲＺＩは、前述の米国特許出願に係る通信コントロ
ーラに用いるのに特に適している。更に、このモデム
は、ＮＲＺＩ変調を用いるどのような通信コントローラ
に用いられてもよい。本フラッシュＮＲＺＩ変調はＩＲ
ＤＡプロトコルに高速度の機能拡張をもたらす。
るＮＲＺＩは、前述の米国特許出願に係る通信コントロ
ーラに用いるのに特に適している。更に、このモデム
は、ＮＲＺＩ変調を用いるどのような通信コントローラ
に用いられてもよい。本フラッシュＮＲＺＩ変調はＩＲ
ＤＡプロトコルに高速度の機能拡張をもたらす。
【００２３】本発明を特に好ましい実施形態に関連させ
て示し、かつ説明したが、本発明は本発明の範囲及び精
神から逸脱することなく、形式及び詳細における変更が
可能なことを当該技術分野に習熟する者において理解さ
れるべきである。
て示し、かつ説明したが、本発明は本発明の範囲及び精
神から逸脱することなく、形式及び詳細における変更が
可能なことを当該技術分野に習熟する者において理解さ
れるべきである。
【００２４】まとめとして、本発明の構成に関して以下
の項を開示する。
の項を開示する。
【００２５】（１）ディジタル・データ列を変調して、
非同期通信モード及び同期通信モードの両方と互換性の
ある変調出力を発生する変調装置であって、連続する所
定数の１ビットを検出したときに、ディジタル・データ
列に０ビットを挿入する手段と、前記０ビットを含むデ
ィジタル・データ列をＮＲＺＩフォーマットにより符号
化する手段と、前記ＮＲＺＩフォーマットによるデータ
に遷移を検出したときにフラッシュ・パルスを発生し
て、同期モード及び非同期モードの両方と互換性のある
変調された出力を発生する手段と、を含む変調装置。
非同期通信モード及び同期通信モードの両方と互換性の
ある変調出力を発生する変調装置であって、連続する所
定数の１ビットを検出したときに、ディジタル・データ
列に０ビットを挿入する手段と、前記０ビットを含むデ
ィジタル・データ列をＮＲＺＩフォーマットにより符号
化する手段と、前記ＮＲＺＩフォーマットによるデータ
に遷移を検出したときにフラッシュ・パルスを発生し
て、同期モード及び非同期モードの両方と互換性のある
変調された出力を発生する手段と、を含む変調装置。
【００２６】（２）前記フラッシュ・パルスを発生する
手段は、前記データ列のビット速度に従って、ビット・
セル幅よりも狭いパルス幅を設定する手段を含む前記
（１）に記載の変調装置。
手段は、前記データ列のビット速度に従って、ビット・
セル幅よりも狭いパルス幅を設定する手段を含む前記
（１）に記載の変調装置。
【００２７】（３）ビット・セル期間の１／４の間前記
パルスを伸長させる手段を含む前記（２）に記載の変調
装置。
パルスを伸長させる手段を含む前記（２）に記載の変調
装置。
【００２８】（４）前記符号化する手段及び前記発生す
る手段を制御するためのクロック信号を発生するクロッ
ク手段と、前記データ列のビット速度から独立して前記
クロック信号のクロック速度を調整して、前記フラッシ
ュ・パルスの持続期間を前記ビット速度の所定の比まで
減少させる手段と、を更に含む前記（１）に記載の変調
装置。
る手段を制御するためのクロック信号を発生するクロッ
ク手段と、前記データ列のビット速度から独立して前記
クロック信号のクロック速度を調整して、前記フラッシ
ュ・パルスの持続期間を前記ビット速度の所定の比まで
減少させる手段と、を更に含む前記（１）に記載の変調
装置。
【００２９】（５）ディジタル・データ列を変調して非
同期通信モード及び同期通信モードの両方と互換性のあ
る変調出力を発生する変調装置と、該変調装置からの変
調出力を復調する復調装置とを含む通信システムであっ
て、前記変調装置は、連続する所定数の１ビットを検出
したときにディジタル・データ列に０ビットを挿入する
手段と、前記０ビットを含むディジタル・データ列をＮ
ＲＺＩフォーマットにより符号化する手段と、前記ＮＲ
ＺＩフォーマットによるデータに遷移を検出したときに
フラッシュ・パルスを発生して、同期モード及び非同期
モードの両方と互換性のある変調された出力を発生する
手段とを含み、前記復調装置は、前記フラッシュ・パル
スを検出する手段と、前記検出する手段が前記フラッシ
ュ・パルスを検出したときに状態を変化させる論理手段
とを含む、通信システム。
同期通信モード及び同期通信モードの両方と互換性のあ
る変調出力を発生する変調装置と、該変調装置からの変
調出力を復調する復調装置とを含む通信システムであっ
て、前記変調装置は、連続する所定数の１ビットを検出
したときにディジタル・データ列に０ビットを挿入する
手段と、前記０ビットを含むディジタル・データ列をＮ
ＲＺＩフォーマットにより符号化する手段と、前記ＮＲ
ＺＩフォーマットによるデータに遷移を検出したときに
フラッシュ・パルスを発生して、同期モード及び非同期
モードの両方と互換性のある変調された出力を発生する
手段とを含み、前記復調装置は、前記フラッシュ・パル
スを検出する手段と、前記検出する手段が前記フラッシ
ュ・パルスを検出したときに状態を変化させる論理手段
とを含む、通信システム。
【００３０】（６）前記復調装置は、更に、前記検出す
る手段に接続され、前記データ列のビット・セル期間の
１／２の間前記フラッシュ・パルスの検出を阻止する手
段を含む前記（５）に記載の通信システム。
る手段に接続され、前記データ列のビット・セル期間の
１／２の間前記フラッシュ・パルスの検出を阻止する手
段を含む前記（５）に記載の通信システム。
【００３１】（７）前記復調装置は、更に、着信データ
の周波数にロックするディジタル・フェーズ・ロック・
ループ手段と、前記ディジタル・フェーズ・ロック・ル
ープ手段にビット・セルの境界における遷移のみを調べ
させる手段とを含む前記（５）に記載の通信システム。
の周波数にロックするディジタル・フェーズ・ロック・
ループ手段と、前記ディジタル・フェーズ・ロック・ル
ープ手段にビット・セルの境界における遷移のみを調べ
させる手段とを含む前記（５）に記載の通信システム。
【００３２】（８）前記フラッシュ・パルスに応答し
て、該フラッシュ・パルスに従った赤外線パルスを発生
する手段を含む前記（１）ないし（４）のいずれかに記
載の変調装置。
て、該フラッシュ・パルスに従った赤外線パルスを発生
する手段を含む前記（１）ないし（４）のいずれかに記
載の変調装置。
【００３３】（９）前記変調装置は、前記フラッシュ・
パルスに応答して、前記フラッシュ・パルスに従った赤
外線パルスを発生する手段を含む前記（５）ないし
（７）のいずれかに記載の通信システム。
パルスに応答して、前記フラッシュ・パルスに従った赤
外線パルスを発生する手段を含む前記（５）ないし
（７）のいずれかに記載の通信システム。
【００３４】（１０）非同期通信モード及び同期通信モ
ードの両方と互換性のある変調方法であって、ディジタ
ル・データ列に連続する所定数の１ビットを検出したと
きに前記ディジタル・データ列に０ビットを挿入するス
テップと、前記ディジタル・データ列をＮＲＺＩフォー
マットで符号化するステップと、前記ＮＲＺＩフォーマ
ットによるデータに遷移を検出したときにフラッシュ・
パルスを発生するステップと含む変調方法。
ードの両方と互換性のある変調方法であって、ディジタ
ル・データ列に連続する所定数の１ビットを検出したと
きに前記ディジタル・データ列に０ビットを挿入するス
テップと、前記ディジタル・データ列をＮＲＺＩフォー
マットで符号化するステップと、前記ＮＲＺＩフォーマ
ットによるデータに遷移を検出したときにフラッシュ・
パルスを発生するステップと含む変調方法。
【００３５】（１１）前記フラッシュ・パルスの幅は、
前記ディジタル・データ列のビット速度に従って、ビッ
ト・セル幅よりも狭く設定される前記（１０）に記載の
変調方法。
前記ディジタル・データ列のビット速度に従って、ビッ
ト・セル幅よりも狭く設定される前記（１０）に記載の
変調方法。
【００３６】（１２）前記符号化するステップ及び前記
発生するステップを制御するクロック速度を設定するス
テップと、前記ディジタル・データ列のビット速度から
独立して前記クロック速度を調整して前記フラッシュ・
パルスの長さを設定するステップとを更に含む前記（１
０）に記載の変調方法。
発生するステップを制御するクロック速度を設定するス
テップと、前記ディジタル・データ列のビット速度から
独立して前記クロック速度を調整して前記フラッシュ・
パルスの長さを設定するステップとを更に含む前記（１
０）に記載の変調方法。
【００３７】（１３）ディジタル・データ列を変調し
て、非同期通信モード及び同期通信モードの両方と互換
性のある変調出力を発生し、該変調出力を復調する通信
方法であって、前記ディジダル・データ列に連続する所
定数の１ビットを検出したときに前記ディジタル・デー
タ列に０ビットを挿入するステップと、前記ディジタル
・データ列をＮＲＺＩフォーマットで符号化するステッ
プと、前記ＮＲＺＩフォーマットによるデータに遷移を
検出したときにフラッシュ・パルスを発生するステップ
と、前記フラッシュ・パルスを検出してデコードするス
テップと、フラッシュ・パルスの検出により論理素子の
状態を変化させるステップと、を含む通信方法。
て、非同期通信モード及び同期通信モードの両方と互換
性のある変調出力を発生し、該変調出力を復調する通信
方法であって、前記ディジダル・データ列に連続する所
定数の１ビットを検出したときに前記ディジタル・デー
タ列に０ビットを挿入するステップと、前記ディジタル
・データ列をＮＲＺＩフォーマットで符号化するステッ
プと、前記ＮＲＺＩフォーマットによるデータに遷移を
検出したときにフラッシュ・パルスを発生するステップ
と、前記フラッシュ・パルスを検出してデコードするス
テップと、フラッシュ・パルスの検出により論理素子の
状態を変化させるステップと、を含む通信方法。
【００３８】（１４）ビット期間の一部の間フラッシュ
・パルスの検出を阻止するステップを含む前記（１３）
に記載の通信方法。
・パルスの検出を阻止するステップを含む前記（１３）
に記載の通信方法。
【００３９】（１５）ディジタル・フェーズ・ロック・
ループを用いて着信データの周波数にロックさせるステ
ップと、前記ディジタル・フェーズ・ロック・ループに
ビット・セルの境界における遷移のみを調べさせるステ
ップとを含む前記（１３）に記載の通信方法。
ループを用いて着信データの周波数にロックさせるステ
ップと、前記ディジタル・フェーズ・ロック・ループに
ビット・セルの境界における遷移のみを調べさせるステ
ップとを含む前記（１３）に記載の通信方法。
【００４０】（１６）前記通信モードは、赤外線通信の
非同期ＩＲＤＡモード及び同期モードである前記（１
０）に記載の変調方法。
非同期ＩＲＤＡモード及び同期モードである前記（１
０）に記載の変調方法。
【００４１】（１７）０ビット挿入が行われるＮＲＺＩ
フォーマット化データにおける遷移に応答して発生され
たフラッシュ・パルスを復号する復調器であって、前記
フラッシュ・パルスを受信する手段と、前記受信する手
段による前記フラッシュ・パルスの受信を検出する手段
と、前記検出する手段によりフラッシュ・パルスの受信
を検出したときに状態を変化させる論理手段とを含む復
調器。
フォーマット化データにおける遷移に応答して発生され
たフラッシュ・パルスを復号する復調器であって、前記
フラッシュ・パルスを受信する手段と、前記受信する手
段による前記フラッシュ・パルスの受信を検出する手段
と、前記検出する手段によりフラッシュ・パルスの受信
を検出したときに状態を変化させる論理手段とを含む復
調器。
【００４２】（１８）前記フラッシュ・パルスはビット
・セル幅よりも狭いパルス幅を有し、更に前記検出する
手段に接続され、ビット・セル期間の１／２の間前記フ
ラッシュ・パルスの検出を阻止する手段を含む前記（１
７）に記載の復調器。
・セル幅よりも狭いパルス幅を有し、更に前記検出する
手段に接続され、ビット・セル期間の１／２の間前記フ
ラッシュ・パルスの検出を阻止する手段を含む前記（１
７）に記載の復調器。
【００４３】（１９）着信データの周波数にロックさせ
るディジタル・フェーズ・ロック・ループ手段と、該デ
ィジタル・フェーズ・ロック・ループ手段にビット・セ
ルの境界における遷移のみを調べさせる手段とを含む前
記（１７）に記載の復調器。
るディジタル・フェーズ・ロック・ループ手段と、該デ
ィジタル・フェーズ・ロック・ループ手段にビット・セ
ルの境界における遷移のみを調べさせる手段とを含む前
記（１７）に記載の復調器。
【図１】ディジタル入力データの例、並びにそのＮＲＺ
符号化、ＮＲＺＩ符号化及び本発明に従うフラッシュＮ
ＲＺＩ符号化の波形を示す図である。
符号化、ＮＲＺＩ符号化及び本発明に従うフラッシュＮ
ＲＺＩ符号化の波形を示す図である。
【図２】本発明のフラッシュＮＲＺＩ変調器を実施する
回路を示す概略図である。
回路を示す概略図である。
【図３】本発明のフラッシュＮＲＺＩ復調器を実施する
回路を示す概略図である。
回路を示す概略図である。
９ 直列送信コントローラ １０ 遅延フリップ・フロップ １２ 反転論理和ゲート １３、２１ カウンタ １５、１７、１８、１９ ラッチ １６ ＩＲ発生源 ２０ フリップ・フロップ ２３ ＩＲレシーバ ２４ 直列コントローラ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１月２４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペルヴェンバ・スワミナス・バラスブラマ ニアン アメリカ合衆国10514、ニューヨーク州、 チャッパックア、ヒルトップ・ドライブ 20 (72)発明者 ネイザン・ジュンサップ・リー アメリカ合衆国10956、ニューヨーク州、 ニューシティ、シェーア・ドライブ 19 (72)発明者 スコット・ダグラス・レクシュ アメリカ合衆国10025、ニューヨーク州、 ニューヨーク、ナンバー６ビー、ウェス ト・エンド・アベニュー 840
Claims (19)
- 【請求項１】ディジタル・データ列を変調して、非同期
通信モード及び同期通信モードの両方と互換性のある変
調出力を発生する変調装置であって、 連続する所定数の１ビットを検出したときに、ディジタ
ル・データ列に０ビットを挿入する手段と、 前記０ビットを含むディジタル・データ列をＮＲＺＩフ
ォーマットにより符号化する手段と、 前記ＮＲＺＩフォーマットによるデータに遷移を検出し
たときに、フラッシュ・パルスを発生して、同期モード
及び非同期モードの両方と互換性のある変調された出力
を発生する手段と、を含む変調装置。 - 【請求項２】前記フラッシュ・パルスを発生する手段
は、前記データ列のビット速度に従って、ビット・セル
幅よりも狭いパルス幅を設定する手段を含む請求項１記
載の変調装置。 - 【請求項３】ビット・セル期間の１／４の間前記パルス
を伸長させる手段を含む請求項２記載の変調装置。 - 【請求項４】前記符号化する手段及び前記発生する手段
を制御するためのクロック信号を発生するクロック手段
と、 前記データ列のビット速度から独立して前記クロック信
号のクロック速度を調整して、前記フラッシュ・パルス
の持続期間を前記ビット速度の所定の比まで減少させる
手段と、を更に含む請求項１記載の変調装置。 - 【請求項５】ディジタル・データ列を変調して非同期通
信モード及び同期通信モードの両方と互換性のある変調
出力を発生する変調装置と、該変調装置からの変調出力
を復調する復調装置とを含む通信システムであって、 前記変調装置は、 連続する所定数の１ビットを検出したときにディジタル
・データ列に０ビットを挿入する手段と、 前記０ビットを含むディジタル・データ列をＮＲＺＩフ
ォーマットにより符号化する手段と、 前記ＮＲＺＩフォーマットによるデータに遷移を検出し
たときにフラッシュ・パルスを発生して、同期モード及
び非同期モードの両方と互換性のある変調された出力を
発生する手段とを含み、 前記復調装置は、 前記フラッシュ・パルスを検出する手段と、 前記検出する手段が前記フラッシュ・パルスを検出した
ときに状態を変化させる論理手段とを含む、 通信システム。 - 【請求項６】前記復調装置は、更に、前記検出する手段
に接続され、前記データ列のビット・セル期間の１／２
の間前記フラッシュ・パルスの検出を阻止する手段を含
む請求項５記載の通信システム。 - 【請求項７】前記復調装置は、更に、着信データの周波
数にロックするディジタル・フェーズ・ロック・ループ
手段と、前記ディジタル・フェーズ・ロック・ループ手
段にビット・セルの境界における遷移のみを調べさせる
手段とを含む請求項５記載の通信システム。 - 【請求項８】前記フラッシュ・パルスに応答して、該フ
ラッシュ・パルスに従った赤外線パルスを発生する手段
を含む請求項１ないし４のいずれかに記載の変調装置。 - 【請求項９】前記変調装置は、前記フラッシュ・パルス
に応答して、前記フラッシュ・パルスに従った赤外線パ
ルスを発生する手段を含む請求項５ないし７のいずれか
に記載の通信システム。 - 【請求項１０】非同期通信モード及び同期通信モードの
両方と互換性のある変調方法であって、 ディジタル・データ列に連続する所定数の１ビットを検
出したときに前記ディジタル・データ列に０ビットを挿
入するステップと、 前記ディジタル・データ列をＮＲＺＩフォーマットで符
号化するステップと、 前記ＮＲＺＩフォーマットによるデータに遷移を検出し
たときにフラッシュ・パルスを発生するステップと含む
変調方法。 - 【請求項１１】前記フラッシュ・パルスの幅は、前記デ
ィジタル・データ列のビット速度に従って、ビット・セ
ル幅よりも狭く設定される請求項１０記載の変調方法。 - 【請求項１２】前記符号化するステップ及び前記発生す
るステップを制御するクロック速度を設定するステップ
と、 前記ディジタル・データ列のビット速度から独立して前
記クロック速度を調整して前記フラッシュ・パルスの長
さを設定するステップとを更に含む請求項１０記載の変
調方法。 - 【請求項１３】ディジタル・データ列を変調して、非同
期通信モード及び同期通信モードの両方と互換性のある
変調出力を発生し、該変調出力を復調する通信方法であ
って、 前記ディジタル・データ列に連続する所定数の１ビット
を検出したときに前記ディジタル・データ列に０ビット
を挿入するステップと、 前記ディジタル・データ列をＮＲＺＩフォーマットで符
号化するステップと、 前記ＮＲＺＩフォーマットによるデータに遷移を検出し
たときにフラッシュ・パルスを発生するステップと、 前記フラッシュ・パルスを検出してデコードするステッ
プと、 フラッシュ・パルスの検出により論理素子の状態を変化
させるステップと、を含む通信方法。 - 【請求項１４】ビット期間の一部の間フラッシュ・パル
スの検出を阻止するステップを含む請求項１３記載の通
信方法。 - 【請求項１５】ディジタル・フェーズ・ロック・ループ
を用いて着信データの周波数にロックさせるステップ
と、前記ディジタル・フェーズ・ロック・ループにビッ
ト・セルの境界における遷移のみを調べさせるステップ
とを含む請求項１３記載の通信方法。 - 【請求項１６】前記通信モードは、赤外線通信の非同期
ＩＲＤＡモード及び同期モードである請求項１０記載の
変調方法。 - 【請求項１７】０ビット挿入が行われるＮＲＺＩフォー
マット化データにおける遷移に応答して発生されたフラ
ッシュ・パルスを復号する復調器であって、 前記フラッシュ・パルスを受信する手段と、 前記受信する手段による前記フラッシュ・パルスの受信
を検出する手段と、 前記検出する手段によりフラッシュ・パルスの受信を検
出したときに状態を変化させる論理手段とを含む復調
器。 - 【請求項１８】前記フラッシュ・パルスはビット・セル
幅よりも狭いパルス幅を有し、更に前記検出する手段に
接続され、ビット・セル期間の１／２の間前記フラッシ
ュ・パルスの検出を阻止する手段を含む請求項１７記載
の復調器。 - 【請求項１９】着信データの周波数にロックさせるディ
ジタル・フェーズ・ロック・ループ手段と、該ディジタ
ル・フェーズ・ロック・ループ手段にビット・セルの境
界における遷移のみを調べさせる手段とを含む請求項１
７記載の復調器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/323,324 US5602873A (en) | 1994-10-14 | 1994-10-14 | Flash NRZI infrared modem |
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