JPH08237238A - クロック発振回路とそれを用いた電圧制御発振回路 - Google Patents
クロック発振回路とそれを用いた電圧制御発振回路Info
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- JPH08237238A JPH08237238A JP7035669A JP3566995A JPH08237238A JP H08237238 A JPH08237238 A JP H08237238A JP 7035669 A JP7035669 A JP 7035669A JP 3566995 A JP3566995 A JP 3566995A JP H08237238 A JPH08237238 A JP H08237238A
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Abstract
(57)【要約】
【目的】 高速な周波数で自走発振するクロック発振回
路を実現する。 【構成】 ＳＲ−ＦＦ２０Ｃは出力端子Ｑのクロック信
号ＣＫのレベルは、ゲート２０Ａに与えられ、反転出力
端子Ｑ／の反転クロック信号ＣＫ／のレベルはゲート２
０Ｂに与えられる。ゲート２０Ａは、位相制御信号Ｓ１
を反転したレベルと前記信号ＣＫのレベルの論理積の反
転値を求め、ゲート２０Ｂは信号Ｓ１のレベルと信号Ｃ
Ｋ／のレベルの論理和の反転値を求める。信号Ｓ１が
“Ｌ”の場合、ＳＲ−ＦＦ２０Ｃは論理積の反転値と論
理和の反転値によってセットとリセットが設定され、自
走発振する。この自走周波数における１周期分の時間
は、信号ＣＫ及び信号ＣＫ／の立ち下がり時間のみとな
り、この時間は各コンデンサ５１，５２の容量値によっ
て設定される。また、信号Ｓ１が“Ｈ”となると、ＳＲ
−ＦＦ２０Ｃがセットされ、信号ＣＫ及び信号ＣＫ／の
位相が変化する。
路を実現する。 【構成】 ＳＲ−ＦＦ２０Ｃは出力端子Ｑのクロック信
号ＣＫのレベルは、ゲート２０Ａに与えられ、反転出力
端子Ｑ／の反転クロック信号ＣＫ／のレベルはゲート２
０Ｂに与えられる。ゲート２０Ａは、位相制御信号Ｓ１
を反転したレベルと前記信号ＣＫのレベルの論理積の反
転値を求め、ゲート２０Ｂは信号Ｓ１のレベルと信号Ｃ
Ｋ／のレベルの論理和の反転値を求める。信号Ｓ１が
“Ｌ”の場合、ＳＲ−ＦＦ２０Ｃは論理積の反転値と論
理和の反転値によってセットとリセットが設定され、自
走発振する。この自走周波数における１周期分の時間
は、信号ＣＫ及び信号ＣＫ／の立ち下がり時間のみとな
り、この時間は各コンデンサ５１，５２の容量値によっ
て設定される。また、信号Ｓ１が“Ｈ”となると、ＳＲ
−ＦＦ２０Ｃがセットされ、信号ＣＫ及び信号ＣＫ／の
位相が変化する。
Description
【０００１】
【産業上の利用分野】本発明は、通信機器等に用いら
れ、電源の供給と共に自走発振してクロック信号を出力
するクロック発振回路とそれを用いた電圧制御発振回
路。
れ、電源の供給と共に自走発振してクロック信号を出力
するクロック発振回路とそれを用いた電圧制御発振回
路。
【０００２】
【従来の技術】図２は、従来のクロック発振回路を示す
論理回路図である。受信データから瞬時に該受信データ
の位相に同期したクロック信号を得るためのクロック抽
出回路やクロック発振回路は、通信装置における重要な
回路である。近年、データ通信等の高速化に伴って行わ
れているクロック抽出回路やクロック発生回路等に対す
る高速動作、高安定化及び小型回路化等の技術開発は、
高速通信装置を実現するための重要な技術とされてい
る。図２のクロック発生回路は、位相制御パルスＰＩを
入力することで、クロック発振の出力位相を制御する構
成であり、そのパルスＰＩを一方の入力とする２入力Ｎ
ＡＮＤゲート１を備えている。ＮＡＮＤゲート１の出力
側には、４段の反転増幅回路（以下、インバータとい
う）２〜５が直列に接続されている。最終段のインバー
タ５の出力側が出力端子out に接続されると共に、ＮＡ
ＮＤゲート１の他方の入力端子に帰還接続されている。
このような構成のクロック発振回路では、例えば、ＮＡ
ＮＤゲート１の帰還入力が“Ｌ”のときにパルスＰＩが
“Ｈ”となると、ＮＡＮＤゲート１は“Ｈ”を出力す
る。各インバータ２〜５は、ＮＡＮＤゲート１の出力の
“Ｈ”を反転し続け、インバータ５から“Ｈ”が出力さ
れる。インバータ５の出力の“Ｈ”がＮＡＮＤゲート１
に帰還される。この様にして、クロック発振回路は、イ
ンバータ２〜５等の伝達時間に依存した周波数で発振す
る。
論理回路図である。受信データから瞬時に該受信データ
の位相に同期したクロック信号を得るためのクロック抽
出回路やクロック発振回路は、通信装置における重要な
回路である。近年、データ通信等の高速化に伴って行わ
れているクロック抽出回路やクロック発生回路等に対す
る高速動作、高安定化及び小型回路化等の技術開発は、
高速通信装置を実現するための重要な技術とされてい
る。図２のクロック発生回路は、位相制御パルスＰＩを
入力することで、クロック発振の出力位相を制御する構
成であり、そのパルスＰＩを一方の入力とする２入力Ｎ
ＡＮＤゲート１を備えている。ＮＡＮＤゲート１の出力
側には、４段の反転増幅回路（以下、インバータとい
う）２〜５が直列に接続されている。最終段のインバー
タ５の出力側が出力端子out に接続されると共に、ＮＡ
ＮＤゲート１の他方の入力端子に帰還接続されている。
このような構成のクロック発振回路では、例えば、ＮＡ
ＮＤゲート１の帰還入力が“Ｌ”のときにパルスＰＩが
“Ｈ”となると、ＮＡＮＤゲート１は“Ｈ”を出力す
る。各インバータ２〜５は、ＮＡＮＤゲート１の出力の
“Ｈ”を反転し続け、インバータ５から“Ｈ”が出力さ
れる。インバータ５の出力の“Ｈ”がＮＡＮＤゲート１
に帰還される。この様にして、クロック発振回路は、イ
ンバータ２〜５等の伝達時間に依存した周波数で発振す
る。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
クロック発振回路においては、次のような課題があっ
た。図３は、図２中のインバータの構成を示す回路図で
あり、クロック発振回路等に一般的に用いられているイ
ンバータを示している。各インバータ２〜５は同様の構
成であり、前段の出力信号に対する入力端子ｉｎ１にベ
ースの接続されたｎｐｎ型トランジスタ６（以下、単に
トランジスタという）と基準電圧入力端子ｉｎ２にベー
スの接続されたトランジスタ７とをそれぞれ備えてい
る。トランジスタ６のコレクタは抵抗８を介して電源Ｖ
ＣＣに接続され、トランジスタ７のコレクタが直接電源
ＶＣＣに接続されている。各トランジスタ６，７のエミ
ッタは共通に定電流源９に接続され、定電流源９の出力
側が電源ＶＥＥに接続されている。トランジスタ６のコ
レクタと抵抗８の接続ノードは、トランジスタ１０のベ
ースに接続され、該トランジスタ１０のコレクタは電源
ＶＣＣに接続されている。トランジスタ１０のエミッタ
は出力端子ｏｕｔに接続されると共に定電流源１１に接
続され、その定電流源１１が電源ＶＥＥに接続されてい
る。
クロック発振回路においては、次のような課題があっ
た。図３は、図２中のインバータの構成を示す回路図で
あり、クロック発振回路等に一般的に用いられているイ
ンバータを示している。各インバータ２〜５は同様の構
成であり、前段の出力信号に対する入力端子ｉｎ１にベ
ースの接続されたｎｐｎ型トランジスタ６（以下、単に
トランジスタという）と基準電圧入力端子ｉｎ２にベー
スの接続されたトランジスタ７とをそれぞれ備えてい
る。トランジスタ６のコレクタは抵抗８を介して電源Ｖ
ＣＣに接続され、トランジスタ７のコレクタが直接電源
ＶＣＣに接続されている。各トランジスタ６，７のエミ
ッタは共通に定電流源９に接続され、定電流源９の出力
側が電源ＶＥＥに接続されている。トランジスタ６のコ
レクタと抵抗８の接続ノードは、トランジスタ１０のベ
ースに接続され、該トランジスタ１０のコレクタは電源
ＶＣＣに接続されている。トランジスタ１０のエミッタ
は出力端子ｏｕｔに接続されると共に定電流源１１に接
続され、その定電流源１１が電源ＶＥＥに接続されてい
る。
【０００４】各インバータ２〜５における伝達時間は、
トランジスタ６，７，１０の動作特性によってそれぞれ
決定されるが、これらの動作特性は、製造のばらつきや
温度変化等に左右され易い。このため、各インバータ２
〜５の伝達時間で発振周波数が決定されるクロック発振
回路では、自走周波数の精度を向上できなかった。そこ
で、本願出願人等は、特願平６−３８５８０号明細書
（未公開）において、次のようなクロック発振回路を提
案（以下、先の提案という）している。位相制御信号を
入力して発振制御される先の提案のクロック発振回路の
構成は、ゲートを複数個直列に接続している。そして、
これらのゲートのうちの２個以上のゲート回路に位相制
御信号を入力することで、クロック信号の位相制御を確
定しやすくし、かつ、各ゲートの出力端と電源間にコン
デンサを接続することによって、該コンデンサの容量値
で発振周波数を調整するようにしている。
トランジスタ６，７，１０の動作特性によってそれぞれ
決定されるが、これらの動作特性は、製造のばらつきや
温度変化等に左右され易い。このため、各インバータ２
〜５の伝達時間で発振周波数が決定されるクロック発振
回路では、自走周波数の精度を向上できなかった。そこ
で、本願出願人等は、特願平６−３８５８０号明細書
（未公開）において、次のようなクロック発振回路を提
案（以下、先の提案という）している。位相制御信号を
入力して発振制御される先の提案のクロック発振回路の
構成は、ゲートを複数個直列に接続している。そして、
これらのゲートのうちの２個以上のゲート回路に位相制
御信号を入力することで、クロック信号の位相制御を確
定しやすくし、かつ、各ゲートの出力端と電源間にコン
デンサを接続することによって、該コンデンサの容量値
で発振周波数を調整するようにしている。
【０００５】図４（ｉ）（ii）は、先の提案のクロック
発振回路を説明する図であり、同図（ｉ）は構成例を示
し、同図（ii）がその出力波形を示している。このクロ
ック発振回路は、２入力ＮＯＲゲート１２を備え、その
ＮＯＲゲート１２の出力側が２入力ＮＯＲゲート１３の
一方の入力端子に接続されている。ＮＯＲゲート１３の
出力側にインバータ１４が接続され、該インバータ１４
の出力側が出力端子out に接続されるともに、ＮＯＲゲ
ート１２の一方の入力端子に帰還接続されている。各Ｎ
ＯＲゲート１２，１３の他方の入力端子には、位相制御
信号が共通に入力される構成となっている。インバータ
１４の出力が帰還されることによって、このクロック発
振回路は自走発振し、出力端子out からは１周期の波形
が図４（ii）のクロック信号が出力される。ところが、
先の提案ではゲート数が多く成り、それらゲートによる
遅延が、高速クロック信号を生成する際の妨げとなって
いる。また、クロック発振回路の出力信号の立ち上がり
時間が、立ち下がり時間に比べて十分小さい場合を想定
し、立ち下がり時間を変更して発振周波数を変化できる
ようにしているが、高速な周波数を得たい場合に出力信
号の立ち上がり時間も無視できず、広範囲な所望の周波
数を得る場合には課題があった。また、出力波形のデュ
ーティ比も５０％ではなく、改善する余地が残ってい
る。
発振回路を説明する図であり、同図（ｉ）は構成例を示
し、同図（ii）がその出力波形を示している。このクロ
ック発振回路は、２入力ＮＯＲゲート１２を備え、その
ＮＯＲゲート１２の出力側が２入力ＮＯＲゲート１３の
一方の入力端子に接続されている。ＮＯＲゲート１３の
出力側にインバータ１４が接続され、該インバータ１４
の出力側が出力端子out に接続されるともに、ＮＯＲゲ
ート１２の一方の入力端子に帰還接続されている。各Ｎ
ＯＲゲート１２，１３の他方の入力端子には、位相制御
信号が共通に入力される構成となっている。インバータ
１４の出力が帰還されることによって、このクロック発
振回路は自走発振し、出力端子out からは１周期の波形
が図４（ii）のクロック信号が出力される。ところが、
先の提案ではゲート数が多く成り、それらゲートによる
遅延が、高速クロック信号を生成する際の妨げとなって
いる。また、クロック発振回路の出力信号の立ち上がり
時間が、立ち下がり時間に比べて十分小さい場合を想定
し、立ち下がり時間を変更して発振周波数を変化できる
ようにしているが、高速な周波数を得たい場合に出力信
号の立ち上がり時間も無視できず、広範囲な所望の周波
数を得る場合には課題があった。また、出力波形のデュ
ーティ比も５０％ではなく、改善する余地が残ってい
る。
【０００６】
【課題を解決するための手段】第１〜第１３の発明は、
前記課題を解決するために、位相制御パルスに基づき位
相制御され且つ周波数設定用コンデンサの容量値に基づ
いて周波数制御されて自走発振し、該自走発振周波数の
クロック信号を出力するクロック発振回路において、次
のような構成を講じている。即ち、クロック発振回路
は、前記位相制御パルスの形成される位相制御信号と出
力側から帰還された第１の帰還信号と第２の帰還信号と
の間の論理に基づいてセット及びリセットされ、該セッ
ト及びリセットによって自走発振して前記クロック信号
と該クロック信号を反転した反転クロック信号を生成す
るセットリセットフリップフロップ（以下、ＳＲ−ＦＦ
という）を備え、前記第１の帰還信号における立ち上が
り時間または立ち下がり時間を設定する第１のコンデン
サと、前記第２の帰還信号における立ち上がり時間また
は立ち下がり時間を設定する第２のコンデンサとを設
け、前記第１及び第２の帰還信号は、前記クロック信号
及び反転クロック信号にそれぞれ対応する周波数信号で
構成している。第１４の発明は、電圧制御発振回路にお
いて、第１〜第１３の発明のクロック発振回路における
第１及び第２のコンデンサに対して、外部から与えられ
た制御電圧に基づいた充放電電荷を与える定電流源をそ
れぞれ接続し、該制御電圧に対応する周波数で発振する
構成としている。
前記課題を解決するために、位相制御パルスに基づき位
相制御され且つ周波数設定用コンデンサの容量値に基づ
いて周波数制御されて自走発振し、該自走発振周波数の
クロック信号を出力するクロック発振回路において、次
のような構成を講じている。即ち、クロック発振回路
は、前記位相制御パルスの形成される位相制御信号と出
力側から帰還された第１の帰還信号と第２の帰還信号と
の間の論理に基づいてセット及びリセットされ、該セッ
ト及びリセットによって自走発振して前記クロック信号
と該クロック信号を反転した反転クロック信号を生成す
るセットリセットフリップフロップ（以下、ＳＲ−ＦＦ
という）を備え、前記第１の帰還信号における立ち上が
り時間または立ち下がり時間を設定する第１のコンデン
サと、前記第２の帰還信号における立ち上がり時間また
は立ち下がり時間を設定する第２のコンデンサとを設
け、前記第１及び第２の帰還信号は、前記クロック信号
及び反転クロック信号にそれぞれ対応する周波数信号で
構成している。第１４の発明は、電圧制御発振回路にお
いて、第１〜第１３の発明のクロック発振回路における
第１及び第２のコンデンサに対して、外部から与えられ
た制御電圧に基づいた充放電電荷を与える定電流源をそ
れぞれ接続し、該制御電圧に対応する周波数で発振する
構成としている。
【０００７】
【作用】第１〜第１３の発明によれば、以上のようにク
ロック発振回路を構成したので、ＳＲ−ＦＦの出力する
クロック信号と反転クロック信号に対応する周波数信号
である第１及び第２の帰還信号が、ＳＲ−ＦＦの入力側
に帰還され、該ＳＲ−ＦＦは自走発振をする。ＳＲ−Ｆ
Ｆは位相制御信号と第１及び第２の帰還信号との間の論
理に基づいて、セット及びリセットされる。例えば、位
相制御信号に位相制御パルスが形成されていたときに
は、該位相パルスに同期してＳＲ−ＦＦがセットされ
る。これにより、ＳＲ−ＦＦの自走発振の位相制御が行
われる。また、第１及び第２のコンデンサにより、第１
及び第２の帰還信号の立ち上がりまたは立ち下がり時間
が設定される。ＳＲ−ＦＦの出力するクロック信号と反
転クロック信号は相補的であり、第１の帰還信号が例え
ば立ち下がりを完了したときに第２の帰還信号が立ち下
がりを開始するような繰り返し動作を行う。第１及び第
２の帰還信号の立ち下がりを変化指させることにより、
ＳＲ−ＦＦの発振周波数が変化する。即ち、第１及び第
２のコンデンサによって発振周波数が変化することにな
る。第１４の発明によれば、定電流源が制御電圧で制御
される。その結果、第１〜第１３の発明のクロック発振
回路のコンデンサの充放電時間が制御電圧で制御され、
自走発振周波数が制御される。よって、その制御電圧を
変化させることで異なった周波数の信号が得られると共
に、位相制御パルスで、該周波数信号の位相制御ができ
る電圧制御発振回路となる。
ロック発振回路を構成したので、ＳＲ−ＦＦの出力する
クロック信号と反転クロック信号に対応する周波数信号
である第１及び第２の帰還信号が、ＳＲ−ＦＦの入力側
に帰還され、該ＳＲ−ＦＦは自走発振をする。ＳＲ−Ｆ
Ｆは位相制御信号と第１及び第２の帰還信号との間の論
理に基づいて、セット及びリセットされる。例えば、位
相制御信号に位相制御パルスが形成されていたときに
は、該位相パルスに同期してＳＲ−ＦＦがセットされ
る。これにより、ＳＲ−ＦＦの自走発振の位相制御が行
われる。また、第１及び第２のコンデンサにより、第１
及び第２の帰還信号の立ち上がりまたは立ち下がり時間
が設定される。ＳＲ−ＦＦの出力するクロック信号と反
転クロック信号は相補的であり、第１の帰還信号が例え
ば立ち下がりを完了したときに第２の帰還信号が立ち下
がりを開始するような繰り返し動作を行う。第１及び第
２の帰還信号の立ち下がりを変化指させることにより、
ＳＲ−ＦＦの発振周波数が変化する。即ち、第１及び第
２のコンデンサによって発振周波数が変化することにな
る。第１４の発明によれば、定電流源が制御電圧で制御
される。その結果、第１〜第１３の発明のクロック発振
回路のコンデンサの充放電時間が制御電圧で制御され、
自走発振周波数が制御される。よって、その制御電圧を
変化させることで異なった周波数の信号が得られると共
に、位相制御パルスで、該周波数信号の位相制御ができ
る電圧制御発振回路となる。
【０００８】
【実施例】第１の実施例 本実施例の目的は、高速な周波数で自走発振し、その自
走発振周波数のクロック信号ＣＫを出力するクロック発
振回路を実現することにある。図１は、本発明の第１の
実施例を示すクロック発振回路の論理回路図である。こ
のクロック発振回路は、位相制御信号Ｓ１を入力する入
力端子ＩＮとクロック信号ＣＫを出力する出力端子out
間に接続された１つのＳＲ−ＦＦ２０を備えている。Ｓ
Ｒ−ＦＦ２０の出力端子Ｑは、出力端子ｏｕｔと第１の
コンデンサ５１の一方の電極に接続されると共に、ＳＲ
−ＦＦ２０の入力側に帰還接続されている。ＳＲ−ＦＦ
２０の反転出力端子Ｑ／は、第２のコンデンサ５２の一
方の電極に接続されると共に、ＳＲ−ＦＦ２０の入力側
に帰還接続されている。コンデンサ５１，５２の他方の
電極は電源ＶＣＣに接続されている。即ち、クロック信
号ＣＫと反転クロック信号ＣＫ／が第１及び第２の帰還
信号となっている。
走発振周波数のクロック信号ＣＫを出力するクロック発
振回路を実現することにある。図１は、本発明の第１の
実施例を示すクロック発振回路の論理回路図である。こ
のクロック発振回路は、位相制御信号Ｓ１を入力する入
力端子ＩＮとクロック信号ＣＫを出力する出力端子out
間に接続された１つのＳＲ−ＦＦ２０を備えている。Ｓ
Ｒ−ＦＦ２０の出力端子Ｑは、出力端子ｏｕｔと第１の
コンデンサ５１の一方の電極に接続されると共に、ＳＲ
−ＦＦ２０の入力側に帰還接続されている。ＳＲ−ＦＦ
２０の反転出力端子Ｑ／は、第２のコンデンサ５２の一
方の電極に接続されると共に、ＳＲ−ＦＦ２０の入力側
に帰還接続されている。コンデンサ５１，５２の他方の
電極は電源ＶＣＣに接続されている。即ち、クロック信
号ＣＫと反転クロック信号ＣＫ／が第１及び第２の帰還
信号となっている。
【０００９】ＳＲ−ＦＦ２０は、位相制御パルスＰＩの
形成される位相制御信号Ｓ１を反転したレベルとクロッ
ク信号のレベルとの間の論理積の反転値が有効なときセ
ットされ、信号Ｓ１のレベルと反転クロック信号のレベ
ルとの間の論理和の反転値が有効なときリセットされて
発振する機能を有している。このＳＲ−ＦＦ２０は、図
１中に示された２つのゲート２０Ａ，２０Ｂと、一般的
なＳＲ−ＦＦ２０Ｃとを備えたものと等価である。即
ち、ゲート２０Ａに信号Ｓ１と帰還されたクロック信号
ＣＫとが与えられ、ゲート２０Ｂに該信号Ｓ１と帰還さ
れた反転クロック信号ＣＫ／とが与えられ、そして各ゲ
ート２０Ａ，２０Ｂの出力がＳＲ−ＦＦ２０Ｃのセット
端子Ｓとリセット端子Ｒにそれぞれ与えられる構成と等
価である。図５は、図１をトランジスタレベルで示した
回路図である。
形成される位相制御信号Ｓ１を反転したレベルとクロッ
ク信号のレベルとの間の論理積の反転値が有効なときセ
ットされ、信号Ｓ１のレベルと反転クロック信号のレベ
ルとの間の論理和の反転値が有効なときリセットされて
発振する機能を有している。このＳＲ−ＦＦ２０は、図
１中に示された２つのゲート２０Ａ，２０Ｂと、一般的
なＳＲ−ＦＦ２０Ｃとを備えたものと等価である。即
ち、ゲート２０Ａに信号Ｓ１と帰還されたクロック信号
ＣＫとが与えられ、ゲート２０Ｂに該信号Ｓ１と帰還さ
れた反転クロック信号ＣＫ／とが与えられ、そして各ゲ
ート２０Ａ，２０Ｂの出力がＳＲ−ＦＦ２０Ｃのセット
端子Ｓとリセット端子Ｒにそれぞれ与えられる構成と等
価である。図５は、図１をトランジスタレベルで示した
回路図である。
【００１０】図５ではゲート２０Ａ及び２０Ｂを用いず
に、図１のクロック発振回路を構成している。図５のＳ
Ｒ−ＦＦ２０は、閾値となる基準電圧の入力端子inと位
相制御信号Ｓ１の入力端子ＩＮと電源ＶＣＣと電源ＶＥ
Ｅとの間に接続された１２個のトランジスタ２１〜３２
と、４個の抵抗３３〜３６と、５個の定電流源３７〜４
１とを備えている。信号Ｓ１を入力する入力端子ＩＮ
は、ＳＲ−ＦＦ２０中の２つのトランジスタ２１，２２
のベースにそれぞれ接続されている。トランジスタ２１
のコレクタは、各トランジスタ２３，２７のコレクタ
と、トランジスタ３１のベースと、抵抗３４の一端と
に、接続されている。抵抗３４の他端は電源ＶＣＣに接
続されている。トランジスタ２１のエミッタは、トラン
ジスタ２５及びトランジスタ２３のエミッタと共に定電
流源４０の一端に接続され、定電流源４０の他端が電源
ＶＥＥに接続されている。トランジスタ２５のべースは
コンデンサ５１の一方の電極と、トランジスタ２７のベ
ースに接続され、そのコンデンサ５１の他方の電極が電
源ＶＣＣに接続されている。トランジスタ２５のコレク
タは、トランジスタ２９のベースと抵抗３３の一端とに
接続され、その抵抗３３の他端が電源ＶＣＣに接続され
ている。
に、図１のクロック発振回路を構成している。図５のＳ
Ｒ−ＦＦ２０は、閾値となる基準電圧の入力端子inと位
相制御信号Ｓ１の入力端子ＩＮと電源ＶＣＣと電源ＶＥ
Ｅとの間に接続された１２個のトランジスタ２１〜３２
と、４個の抵抗３３〜３６と、５個の定電流源３７〜４
１とを備えている。信号Ｓ１を入力する入力端子ＩＮ
は、ＳＲ−ＦＦ２０中の２つのトランジスタ２１，２２
のベースにそれぞれ接続されている。トランジスタ２１
のコレクタは、各トランジスタ２３，２７のコレクタ
と、トランジスタ３１のベースと、抵抗３４の一端と
に、接続されている。抵抗３４の他端は電源ＶＣＣに接
続されている。トランジスタ２１のエミッタは、トラン
ジスタ２５及びトランジスタ２３のエミッタと共に定電
流源４０の一端に接続され、定電流源４０の他端が電源
ＶＥＥに接続されている。トランジスタ２５のべースは
コンデンサ５１の一方の電極と、トランジスタ２７のベ
ースに接続され、そのコンデンサ５１の他方の電極が電
源ＶＣＣに接続されている。トランジスタ２５のコレク
タは、トランジスタ２９のベースと抵抗３３の一端とに
接続され、その抵抗３３の他端が電源ＶＣＣに接続され
ている。
【００１１】トランジスタ２２のコレクタは、トランジ
スタ２６のコレクタと、トランジスタ３０のベースと、
抵抗３６の一端とに接続され、その抵抗３６の他端が電
源ＶＣＣに接続されている。トランジスタ２２のエミッ
タは、トランジスタ２４及びトランジスタ２６のエミッ
タと共に定電流源４１の片端に接続され、該定電流源４
１の他端が電源ＶＥＥに接続されている。入力端子in
は、各トランジスタ２３とトランジスタ２４のベースに
接続されている。トランジスタ２４のコレクタは、トラ
ンジスタ２８のコレクタと、トランジスタ３２のベース
と、抵抗３５の一端とに、接続されている。抵抗３５の
他端は電源ＶＣＣに接続されている。トランジスタ２６
のべースはコンデンサ５２の一方の電極と、トランジス
タ２８のベースに接続され、そのコンデンサ５２の他方
の電極が、電源ＶＣＣに接続されている。トランジスタ
２９のエミッタは、トランジスタ２７のベースと、トラ
ンジスタ３２のエミッタと、出力端子ｏｕｔと、定電流
源３８の一端とに接続されている。定電流源３８の他端
は、電源ＶＥＥに接続されている。トランジスタ２７の
エミッタは、トランジスタ２８のエミッタと、定電流源
３７の一端とに接続され、該定電流源３７の他端が電源
ＶＥＥに接続されている。トランジスタ２８のベース
は、トランジスタ３０のエミッタと、トランジスタ３１
のエミッタと、定電流源３９の一端に接続され、該定電
流源３９の他端が電源ＶＥＥに接続されている。各トラ
ンジスタ２９，３０，３１，３２のコレクタは、電源Ｖ
ＣＣにそれぞれ接続されている。即ち、トランジスタ２
１，２２を除けば、各トランジスタ２５，２６のベース
の接続されたノードＮａ，Ｎｂをそれぞれ反転セット端
子Ｓ／，反転リセット端子Ｒ／とした通常のＳＲ−ＦＦ
である。
スタ２６のコレクタと、トランジスタ３０のベースと、
抵抗３６の一端とに接続され、その抵抗３６の他端が電
源ＶＣＣに接続されている。トランジスタ２２のエミッ
タは、トランジスタ２４及びトランジスタ２６のエミッ
タと共に定電流源４１の片端に接続され、該定電流源４
１の他端が電源ＶＥＥに接続されている。入力端子in
は、各トランジスタ２３とトランジスタ２４のベースに
接続されている。トランジスタ２４のコレクタは、トラ
ンジスタ２８のコレクタと、トランジスタ３２のベース
と、抵抗３５の一端とに、接続されている。抵抗３５の
他端は電源ＶＣＣに接続されている。トランジスタ２６
のべースはコンデンサ５２の一方の電極と、トランジス
タ２８のベースに接続され、そのコンデンサ５２の他方
の電極が、電源ＶＣＣに接続されている。トランジスタ
２９のエミッタは、トランジスタ２７のベースと、トラ
ンジスタ３２のエミッタと、出力端子ｏｕｔと、定電流
源３８の一端とに接続されている。定電流源３８の他端
は、電源ＶＥＥに接続されている。トランジスタ２７の
エミッタは、トランジスタ２８のエミッタと、定電流源
３７の一端とに接続され、該定電流源３７の他端が電源
ＶＥＥに接続されている。トランジスタ２８のベース
は、トランジスタ３０のエミッタと、トランジスタ３１
のエミッタと、定電流源３９の一端に接続され、該定電
流源３９の他端が電源ＶＥＥに接続されている。各トラ
ンジスタ２９，３０，３１，３２のコレクタは、電源Ｖ
ＣＣにそれぞれ接続されている。即ち、トランジスタ２
１，２２を除けば、各トランジスタ２５，２６のベース
の接続されたノードＮａ，Ｎｂをそれぞれ反転セット端
子Ｓ／，反転リセット端子Ｒ／とした通常のＳＲ−ＦＦ
である。
【００１２】図６（１）（２）は、図１中のＳＲ−ＦＦ
２０ＣとＳＲ−ＦＦ２０の動作を説明する図である。こ
の図６を参照しつつ図１の動作を説明する。位相制御信
号Ｓ１が“Ｌ”レベルの状態において、ＳＲ−ＦＦ２０
Ｃのセット端子Ｓに“Ｌ”レベル、リセット端子Ｒに
“Ｌ”レベルが入力された場合、即ち図５中のノードＮ
ａ，Ｎｂが共に“Ｈ”レベルとなった場合、直前のデー
タが保持されて出力端子Ｑから出力される。セット端子
Ｓに“Ｌ”レベル、リセット端子Ｒに“Ｈ”レベルが入
力された場合、出力端子Ｑからは“Ｌ”レベルが出力さ
れる。セット端子Ｓに“Ｈ”レベル、リセット端子Ｒに
“Ｌ”レベルが入力された場合、出力端子Ｑからは、
“Ｈ”レベルが出力される。セット端子Ｓ及びリセット
端子Ｒに共に“Ｈ”が入力された場合、出力端子Ｑから
の出力は不定となる。図１のクロック発振回路は、電源
が供給された後に所定の自走周波数で発振し、その発振
周波数のクロック信号ＣＫが出力端子ｏｕｔから出力さ
れる。即ち、位相制御パルスＰＩがなく信号Ｓ１のレベ
ルが“Ｌ”の状態で、ＳＲ−ＦＦ２０Ｃは、例えば
“Ｌ”レベルのクロック信号ＣＫを出力し、第１のゲー
ト２０Ａは、信号Ｓ１とそのクロック信号ＣＫの論理を
求めて“Ｈ”レベルをＳＲ−ＦＦ２０Ｃのセット端子Ｓ
に与える。これにより、出力端子Ｑから出力されるクロ
ック信号ＣＫのレベルは、“Ｈ”に変化する。このと
き、反転出力端子Ｑ／は、“Ｌ”に遷移し、第２のゲー
ト２０Ｂからは“Ｈ”が出力される。この“Ｈ”レベル
がリセット端子Ｒに入力され、出力端子Ｑのレベルが再
び“Ｌ”になる。この動作が繰り返されて、クロック信
号ＣＫは所定の周波数の周期波となる。
２０ＣとＳＲ−ＦＦ２０の動作を説明する図である。こ
の図６を参照しつつ図１の動作を説明する。位相制御信
号Ｓ１が“Ｌ”レベルの状態において、ＳＲ−ＦＦ２０
Ｃのセット端子Ｓに“Ｌ”レベル、リセット端子Ｒに
“Ｌ”レベルが入力された場合、即ち図５中のノードＮ
ａ，Ｎｂが共に“Ｈ”レベルとなった場合、直前のデー
タが保持されて出力端子Ｑから出力される。セット端子
Ｓに“Ｌ”レベル、リセット端子Ｒに“Ｈ”レベルが入
力された場合、出力端子Ｑからは“Ｌ”レベルが出力さ
れる。セット端子Ｓに“Ｈ”レベル、リセット端子Ｒに
“Ｌ”レベルが入力された場合、出力端子Ｑからは、
“Ｈ”レベルが出力される。セット端子Ｓ及びリセット
端子Ｒに共に“Ｈ”が入力された場合、出力端子Ｑから
の出力は不定となる。図１のクロック発振回路は、電源
が供給された後に所定の自走周波数で発振し、その発振
周波数のクロック信号ＣＫが出力端子ｏｕｔから出力さ
れる。即ち、位相制御パルスＰＩがなく信号Ｓ１のレベ
ルが“Ｌ”の状態で、ＳＲ−ＦＦ２０Ｃは、例えば
“Ｌ”レベルのクロック信号ＣＫを出力し、第１のゲー
ト２０Ａは、信号Ｓ１とそのクロック信号ＣＫの論理を
求めて“Ｈ”レベルをＳＲ−ＦＦ２０Ｃのセット端子Ｓ
に与える。これにより、出力端子Ｑから出力されるクロ
ック信号ＣＫのレベルは、“Ｈ”に変化する。このと
き、反転出力端子Ｑ／は、“Ｌ”に遷移し、第２のゲー
ト２０Ｂからは“Ｈ”が出力される。この“Ｈ”レベル
がリセット端子Ｒに入力され、出力端子Ｑのレベルが再
び“Ｌ”になる。この動作が繰り返されて、クロック信
号ＣＫは所定の周波数の周期波となる。
【００１３】一方、図５の回路構成では、各トランジス
タ２１，２３，２５が、ゲート２０Ａに対応する動作を
行い、各トランジスタ２２，２４，２６が、ゲート２０
Ｂと対応する動作を行う。そのため、クロック信号ＣＫ
は所定の周波数の周期波となる。例えば、位相制御信号
Ｓ１のレベルが“Ｌ”レベルではトランジスタ２１，２
２がオフしている。この状態で、例えばノードＮａに
“Ｈ”レベルが入力されると、トランジスタ２３がオ
フ、トランジスタ２５がオンとなる。また、ノードＮｂ
に“Ｌ”レベルが入力されると、トランジスタ２４がオ
ン、トランジスタ２６がオフとなる。この時、抵抗３４
には電流が流れずに、トランジスタ３１のベースは電源
ＶＣＣのレベルとなる。よって、トランジスタ３１がオ
ンする。また、トランジスタ２５がオンしているので、
トランジスタ２９のベースは、電源ＶＣＣから抵抗３３
の電圧降下分低いレベルになり、トランジスタ２９がオ
フになる。相補的に、トランジスタ２４がオン、トラン
ジスタ２６がオフなので、トランジスタ３２がオフ、ト
ランジスタ３０はオンになる。各トランジスタ２９，３
２のエミッタと、各トランジスタ３０，３１のエミッタ
は、トランジスタ２７とトランジスタ２８のベースにそ
れぞれ接続されているので、エミッタフォロワが形成さ
れている。
タ２１，２３，２５が、ゲート２０Ａに対応する動作を
行い、各トランジスタ２２，２４，２６が、ゲート２０
Ｂと対応する動作を行う。そのため、クロック信号ＣＫ
は所定の周波数の周期波となる。例えば、位相制御信号
Ｓ１のレベルが“Ｌ”レベルではトランジスタ２１，２
２がオフしている。この状態で、例えばノードＮａに
“Ｈ”レベルが入力されると、トランジスタ２３がオ
フ、トランジスタ２５がオンとなる。また、ノードＮｂ
に“Ｌ”レベルが入力されると、トランジスタ２４がオ
ン、トランジスタ２６がオフとなる。この時、抵抗３４
には電流が流れずに、トランジスタ３１のベースは電源
ＶＣＣのレベルとなる。よって、トランジスタ３１がオ
ンする。また、トランジスタ２５がオンしているので、
トランジスタ２９のベースは、電源ＶＣＣから抵抗３３
の電圧降下分低いレベルになり、トランジスタ２９がオ
フになる。相補的に、トランジスタ２４がオン、トラン
ジスタ２６がオフなので、トランジスタ３２がオフ、ト
ランジスタ３０はオンになる。各トランジスタ２９，３
２のエミッタと、各トランジスタ３０，３１のエミッタ
は、トランジスタ２７とトランジスタ２８のベースにそ
れぞれ接続されているので、エミッタフォロワが形成さ
れている。
【００１４】トランジスタ２９とトランジスタ３２のベ
ースが、電源ＶＣＣから各抵抗３３，３５の電圧降下分
とエミッタベース間電圧Ｖｂｅ分下回ったレベルになっ
ているため、トランジスタ２７のベースは電源ＶＣＣか
ら各抵抗３３，３５の電圧降下分とエミッタベース間電
圧Ｖｂｅ分下回ったレベルになる。トランジスタ３０，
３１のベースは、共に電源ＶＣＣのレベルであり、トラ
ンジスタ２８のベースが電源ＶＣＣからエミッタベース
間電圧Ｖｂｅ分下回ったレベルになる。トランジスタ２
７とトランジスタ２８は差動対を形成し、トランジスタ
２８のベースのレベルの方が高いので、トランジスタ２
７がオフしトランジスタ２８がオンする。同様に、トラ
ンジスタ３２のベースは電源ＶＣＣから抵抗３５の電圧
降下分低いレベル、トランジスタ３１のベースは、電源
ＶＣＣのレベルということになる。そのため、電源ＶＣ
Ｃから抵抗３５及びトランジスタ２４を介した電流ばか
りでなく、抵抗３５及びトランジスタ２８を介して電流
が流れ、トランジスタ３２のベースのレベルをより安定
させる。その結果、ノードＮａが“Ｌ”レベル、ノード
Ｎｂが“Ｈ”レベルへ向かってに変化する。
ースが、電源ＶＣＣから各抵抗３３，３５の電圧降下分
とエミッタベース間電圧Ｖｂｅ分下回ったレベルになっ
ているため、トランジスタ２７のベースは電源ＶＣＣか
ら各抵抗３３，３５の電圧降下分とエミッタベース間電
圧Ｖｂｅ分下回ったレベルになる。トランジスタ３０，
３１のベースは、共に電源ＶＣＣのレベルであり、トラ
ンジスタ２８のベースが電源ＶＣＣからエミッタベース
間電圧Ｖｂｅ分下回ったレベルになる。トランジスタ２
７とトランジスタ２８は差動対を形成し、トランジスタ
２８のベースのレベルの方が高いので、トランジスタ２
７がオフしトランジスタ２８がオンする。同様に、トラ
ンジスタ３２のベースは電源ＶＣＣから抵抗３５の電圧
降下分低いレベル、トランジスタ３１のベースは、電源
ＶＣＣのレベルということになる。そのため、電源ＶＣ
Ｃから抵抗３５及びトランジスタ２４を介した電流ばか
りでなく、抵抗３５及びトランジスタ２８を介して電流
が流れ、トランジスタ３２のベースのレベルをより安定
させる。その結果、ノードＮａが“Ｌ”レベル、ノード
Ｎｂが“Ｈ”レベルへ向かってに変化する。
【００１５】図７は、図１の出力端子Ｑ及び反転出力端
子Ｑ／の出力波形図であり、横軸が、時間軸となってい
る。図７における時刻ｔa 〜ｔc の期間は、反転出力端
子Ｑ／から出力される反転クロック信号ＣＫ／の立ち下
がり時間であり、時刻ｔc 〜ｔe は出力端子Ｑから出力
されるクロック信号ＣＫの立ち下がり時間である。これ
らの立ち下がり時間の合計が、クロック発振回路の１周
期分の出力時間となる。ここで、クロック信号ＣＫに対
する位相制御を説明する。時刻ｔa 〜ｔc の期間に位相
制御パルスＰＩが入力された場合、即ち、位相制御信号
Ｓ１が“Ｈ”レベルとなった場合、ＳＲ−ＦＦ２０Ｃの
出力信号の位相は変化をしない。時刻ｔc 〜ｔe の期間
に、位相制御パルスＰＩが入力されると、ＳＲ−ＦＦ２
０Ｃのセット端子Ｓに“Ｈ”レベルが入力され、リセッ
ト端子には“Ｌ”レベルが入力される。そのため、セッ
トされて出力端子Ｑのレベルは“Ｈ”レベルに向かって
立ち上がり、反転出力端子Ｑ／のレベルは“Ｌ”に向か
って立ち下がる。
子Ｑ／の出力波形図であり、横軸が、時間軸となってい
る。図７における時刻ｔa 〜ｔc の期間は、反転出力端
子Ｑ／から出力される反転クロック信号ＣＫ／の立ち下
がり時間であり、時刻ｔc 〜ｔe は出力端子Ｑから出力
されるクロック信号ＣＫの立ち下がり時間である。これ
らの立ち下がり時間の合計が、クロック発振回路の１周
期分の出力時間となる。ここで、クロック信号ＣＫに対
する位相制御を説明する。時刻ｔa 〜ｔc の期間に位相
制御パルスＰＩが入力された場合、即ち、位相制御信号
Ｓ１が“Ｈ”レベルとなった場合、ＳＲ−ＦＦ２０Ｃの
出力信号の位相は変化をしない。時刻ｔc 〜ｔe の期間
に、位相制御パルスＰＩが入力されると、ＳＲ−ＦＦ２
０Ｃのセット端子Ｓに“Ｈ”レベルが入力され、リセッ
ト端子には“Ｌ”レベルが入力される。そのため、セッ
トされて出力端子Ｑのレベルは“Ｈ”レベルに向かって
立ち上がり、反転出力端子Ｑ／のレベルは“Ｌ”に向か
って立ち下がる。
【００１６】図５で言うと、信号Ｓ１が“Ｈ”レベルと
なってトランジスタ２１，２２がオンする。例えば、ノ
ードＮａが“Ｌ”レベル、ノードＮｂが“Ｈ”レベルの
状態で、トランジスタ２１，２２がオンすると、トラン
ジスタ２２がオン、トランジスタ２５がオフとなり、抵
抗３４に電流が流れ、トランジスタ３１のベースのレベ
ルが、電源ＶＣＣより抵抗３４の電圧降下分下回り、ト
ランジスタ３１がオフする。また、トランジスタ２９は
オンとなる。一方、トランジスタ２２がオン、トランジ
スタ２４がオフとなり、トランジスタ３０のベースは、
電源ＶＣＣから抵抗３６による電圧降下分低いレベルと
なり、トランジスタ３０がオフとなる。トランジスタ３
２のベースはトランジスタ２４がオフなので電源ＶＣＣ
のレベルとなり、そのトランジスタ３２がオンとなる。
そのため、トランジスタ２７がオン、トランジスタ２８
がオフとなる。前述と同様に、トランジスタ３２のベー
スは、電源ＶＣＣのレベル、トランジスタ３１のベース
は電源ＶＣＣから抵抗３４の電圧降下分低いレベルとな
る。電源ＶＣＣから抵抗３４とトランジスタ２１を介し
て電流が流れ、電源ＶＣＣから抵抗３４とトランジスタ
２７を介して電流が流れる。そのため、トランジスタ３
１のベースのレベルがより安定し、ノードＮａが“Ｈ”
レベル、ノードＮｂが“Ｌ”レベルに変化する。即ち、
出力端子Ｑのレベルが上昇し、クロック信号ＣＫの位相
が変化する。
なってトランジスタ２１，２２がオンする。例えば、ノ
ードＮａが“Ｌ”レベル、ノードＮｂが“Ｈ”レベルの
状態で、トランジスタ２１，２２がオンすると、トラン
ジスタ２２がオン、トランジスタ２５がオフとなり、抵
抗３４に電流が流れ、トランジスタ３１のベースのレベ
ルが、電源ＶＣＣより抵抗３４の電圧降下分下回り、ト
ランジスタ３１がオフする。また、トランジスタ２９は
オンとなる。一方、トランジスタ２２がオン、トランジ
スタ２４がオフとなり、トランジスタ３０のベースは、
電源ＶＣＣから抵抗３６による電圧降下分低いレベルと
なり、トランジスタ３０がオフとなる。トランジスタ３
２のベースはトランジスタ２４がオフなので電源ＶＣＣ
のレベルとなり、そのトランジスタ３２がオンとなる。
そのため、トランジスタ２７がオン、トランジスタ２８
がオフとなる。前述と同様に、トランジスタ３２のベー
スは、電源ＶＣＣのレベル、トランジスタ３１のベース
は電源ＶＣＣから抵抗３４の電圧降下分低いレベルとな
る。電源ＶＣＣから抵抗３４とトランジスタ２１を介し
て電流が流れ、電源ＶＣＣから抵抗３４とトランジスタ
２７を介して電流が流れる。そのため、トランジスタ３
１のベースのレベルがより安定し、ノードＮａが“Ｈ”
レベル、ノードＮｂが“Ｌ”レベルに変化する。即ち、
出力端子Ｑのレベルが上昇し、クロック信号ＣＫの位相
が変化する。
【００１７】以上のように、第１の実施例のクロック発
振回路では、出力端子Ｑと反転出力端子Ｑ／におけるレ
ベルの立ち下がり時間の合計が、１周期分の出力時間と
なり、クロック発振回路の自走周波数が、これら立ち下
がり時間のみで設定される。各出力端子Ｑと反転出力端
子Ｑ／のレベルの立ち下がり時間は、コンデンサ５１，
５２によってそれぞれ決まる値であるので、これらコン
デンサ５１，５２の容量値を調節することで任意の自走
発振周波数が得られ、高速な発振周波数のクロック信号
ＣＫを生成することができる。また、図５のように、ゲ
ート２０Ａ，２０Ｂの機能をＳＲ−ＦＦ２０のセット、
リセット条件を設定する入力段の各トランジスタ２１，
２３，２５とトランジスタ２２，２４，２６に持たせる
ことができてゲートによる遅延がなくなり、高速なクロ
ック発振回路を構成できる。一方、データに同期したク
ロック信号を抽出するクロック抽出回路を、本実施例の
クロック発振回路とデータの変化点抽出回路とで構成
し、データの変化点抽出回路の出力する変化点検出信号
を、位相制御パルスＰＩとして入力端子ＩＮに入力すれ
ば、自走発振しているクロック信号ＣＫの位相を位相制
御パルスＰＩに同期させるように補正することができ
る。また、位相制御パルスＰＩの入力されない期間は、
補正された位相状態のクロック信号ＣＫを出力するよう
にできる。第２の実施例 図８は、本発明の第２の実施例を示すクロック発振回路
の回路図であり、図５と共通する要素には共通の符号が
付されている。
振回路では、出力端子Ｑと反転出力端子Ｑ／におけるレ
ベルの立ち下がり時間の合計が、１周期分の出力時間と
なり、クロック発振回路の自走周波数が、これら立ち下
がり時間のみで設定される。各出力端子Ｑと反転出力端
子Ｑ／のレベルの立ち下がり時間は、コンデンサ５１，
５２によってそれぞれ決まる値であるので、これらコン
デンサ５１，５２の容量値を調節することで任意の自走
発振周波数が得られ、高速な発振周波数のクロック信号
ＣＫを生成することができる。また、図５のように、ゲ
ート２０Ａ，２０Ｂの機能をＳＲ−ＦＦ２０のセット、
リセット条件を設定する入力段の各トランジスタ２１，
２３，２５とトランジスタ２２，２４，２６に持たせる
ことができてゲートによる遅延がなくなり、高速なクロ
ック発振回路を構成できる。一方、データに同期したク
ロック信号を抽出するクロック抽出回路を、本実施例の
クロック発振回路とデータの変化点抽出回路とで構成
し、データの変化点抽出回路の出力する変化点検出信号
を、位相制御パルスＰＩとして入力端子ＩＮに入力すれ
ば、自走発振しているクロック信号ＣＫの位相を位相制
御パルスＰＩに同期させるように補正することができ
る。また、位相制御パルスＰＩの入力されない期間は、
補正された位相状態のクロック信号ＣＫを出力するよう
にできる。第２の実施例 図８は、本発明の第２の実施例を示すクロック発振回路
の回路図であり、図５と共通する要素には共通の符号が
付されている。
【００１８】このクロック発振回路は、第１の実施例の
図５と同様の構成のＳＲ−ＦＦ２０と、該ＳＲ−ＦＦ２
０に接続された２つの発振周波数設定回路６０，７０で
構成されている。発振周波数設定回路６０は、電源ＶＣ
Ｃにコレクタの接続されたエミッタフォロワのトランジ
スタ６１と、第１のコンデンサ６２と、第１の定電流源
６３とを備えている。同様に発振周波数設定回路７０
は、電源ＶＣＣにコレクタの接続されたエミッタフォロ
ワのトランジスタ７１と、第２のコンデンサ７２と、第
２の定電流源７３とを備えている。発振周波数設定回路
６０中のトランジスタ６１のベースは、ＳＲ−ＦＦ２０
中のトランジスタ３２のベースに接続され、該トランジ
スタ６１のエミッタが、コンデンサ６２の一方の電極
と、定電流源６３の一端と、トランジスタ２５のベース
とに、接続されている。コンデンサ６２の他方の電極は
電源ＶＣＣに接続され、定電流源６３の他端は電源ＶＥ
Ｅに接続されている。発振周波数設定回路７０中のトラ
ンジスタ７１のベースは、ＳＲ−ＦＦ２０中のトランジ
スタ３１のベースに接続され、該トランジスタ７１のエ
ミッタが、コンデンサ７２の一方の電極と、定電流源７
３の一端と、トランジスタ２６のベースとに、接続され
ている。コンデンサ７２の他方の電極は電源ＶＣＣに接
続され、定電流源７３の他端が電源ＶＥＥに接続されて
いる。なお、図８に示されたすべてのトランジスタの順
方向活性領域でのベース・エミッタ間電圧は、等しい値
Ｖｂｅであるものとする。次に、図８のクロック発振回
路の動作を説明する。
図５と同様の構成のＳＲ−ＦＦ２０と、該ＳＲ−ＦＦ２
０に接続された２つの発振周波数設定回路６０，７０で
構成されている。発振周波数設定回路６０は、電源ＶＣ
Ｃにコレクタの接続されたエミッタフォロワのトランジ
スタ６１と、第１のコンデンサ６２と、第１の定電流源
６３とを備えている。同様に発振周波数設定回路７０
は、電源ＶＣＣにコレクタの接続されたエミッタフォロ
ワのトランジスタ７１と、第２のコンデンサ７２と、第
２の定電流源７３とを備えている。発振周波数設定回路
６０中のトランジスタ６１のベースは、ＳＲ−ＦＦ２０
中のトランジスタ３２のベースに接続され、該トランジ
スタ６１のエミッタが、コンデンサ６２の一方の電極
と、定電流源６３の一端と、トランジスタ２５のベース
とに、接続されている。コンデンサ６２の他方の電極は
電源ＶＣＣに接続され、定電流源６３の他端は電源ＶＥ
Ｅに接続されている。発振周波数設定回路７０中のトラ
ンジスタ７１のベースは、ＳＲ−ＦＦ２０中のトランジ
スタ３１のベースに接続され、該トランジスタ７１のエ
ミッタが、コンデンサ７２の一方の電極と、定電流源７
３の一端と、トランジスタ２６のベースとに、接続され
ている。コンデンサ７２の他方の電極は電源ＶＣＣに接
続され、定電流源７３の他端が電源ＶＥＥに接続されて
いる。なお、図８に示されたすべてのトランジスタの順
方向活性領域でのベース・エミッタ間電圧は、等しい値
Ｖｂｅであるものとする。次に、図８のクロック発振回
路の動作を説明する。
【００１９】このクロック発振回路も、クロック信号Ｃ
Ｋ及び反転クロック信号ＣＫ／に対応する第１及び第２
の帰還信号が、ＳＲ−ＦＦ２０の入力側のノードＮａ，
Ｎｂに帰還され、クロック発振回路が所定の周波数で自
走発振する。本実施例では第１及び第２の帰還信号が、
トランジスタ３２，３１のベースのレベルに基づいて、
生成されてている。各トランジスタ３２，３１のベース
のレベル遷移は、クロック信号ＣＫ及び反転クロック信
号ＣＫ／の周波数とそれぞれ同じ周波数を有する。即
ち、クロック信号ＣＫ及び反転クロック信号ＣＫ／の周
波数と同じ周波数の第１及び第２の帰還信号が、発振周
波数設定回路６０，７０で生成されてノードＮａ，Ｎｂ
に帰還される。図９は、図８中のノードＮａ，Ｎｂの発
振波形と出力端子out における出力波形の１周期を示す
波形図である。図９中の出力端子out の出力波形におけ
るＶｒは、同じ値の各抵抗３４，３５の両端にかかる電
圧値である。発振周波数設定回路６０においては、次の
（１）式を満たす動作が行われる。 Ｃ62・Ｖ1 ＝ｉ63・ｔ１ ・・・（１） ただし、Ｃ62はコンデンサ６２の容量、Ｖ1 はノードＮ
ａの振幅電圧、ｉ63は定電流源６３の電流値、及びｔ１
はコンデンサ６２の放電時間（即ち、ノードＮａにおけ
る発振波形の立ち下がり時間）である。
Ｋ及び反転クロック信号ＣＫ／に対応する第１及び第２
の帰還信号が、ＳＲ−ＦＦ２０の入力側のノードＮａ，
Ｎｂに帰還され、クロック発振回路が所定の周波数で自
走発振する。本実施例では第１及び第２の帰還信号が、
トランジスタ３２，３１のベースのレベルに基づいて、
生成されてている。各トランジスタ３２，３１のベース
のレベル遷移は、クロック信号ＣＫ及び反転クロック信
号ＣＫ／の周波数とそれぞれ同じ周波数を有する。即
ち、クロック信号ＣＫ及び反転クロック信号ＣＫ／の周
波数と同じ周波数の第１及び第２の帰還信号が、発振周
波数設定回路６０，７０で生成されてノードＮａ，Ｎｂ
に帰還される。図９は、図８中のノードＮａ，Ｎｂの発
振波形と出力端子out における出力波形の１周期を示す
波形図である。図９中の出力端子out の出力波形におけ
るＶｒは、同じ値の各抵抗３４，３５の両端にかかる電
圧値である。発振周波数設定回路６０においては、次の
（１）式を満たす動作が行われる。 Ｃ62・Ｖ1 ＝ｉ63・ｔ１ ・・・（１） ただし、Ｃ62はコンデンサ６２の容量、Ｖ1 はノードＮ
ａの振幅電圧、ｉ63は定電流源６３の電流値、及びｔ１
はコンデンサ６２の放電時間（即ち、ノードＮａにおけ
る発振波形の立ち下がり時間）である。
【００２０】発振周波数設定回路７０も同様であり、次
の（２）式を満たす動作が行われる。 Ｃ72・Ｖ2 ＝ｉ73・ｔ2 ・・・（２） ただし、Ｃ72はコンデンサ７２の容量、Ｖ2 はノードＮ
ｂの振幅電圧、ｉ73は定電流源７３の電流値、及びｔ2
はコンデンサ７２の放電時間（即ち、ノードＮｂにおけ
る発振波形の立ち下がり時間）である。（１）式及び
（２）式において、ノードＮａとノードＮｂの発振波形
の振幅は差動振幅であるから、Ｖ1 ＝Ｖ2 となり、Ｃ62
＝Ｃ72（＝Ｃ），ｉ63＝ｉ73＝（＝ｉ）とするとｔ1 ＝
ｔ2 となる。ノードＮａにおける立ち下がり時間と、ノ
ードＮｂにおける立ち下がり時間は等しくなる。ノード
ＮａとノードＮｂにおける発振振幅をＶとすると、各ノ
ードＮａ，Ｎｂの立ち下がり時間ｔは、（３）で表され
る。 ｔ＝Ｃ・Ｖ／ｉ ・・・（３） 図９におけるｔa 〜ｔc の期間は、ノードＮｂの波形の
立ち下がり時間、ｔc〜ｔe の期間はノードＮａの波形
の立ち下がり時間となっている。このクロック発振回路
の出力波形の１周期分の出力時間Ｔは（４）式で表さ
れ、自走発振周波数Ｆは（５）式となる。
の（２）式を満たす動作が行われる。 Ｃ72・Ｖ2 ＝ｉ73・ｔ2 ・・・（２） ただし、Ｃ72はコンデンサ７２の容量、Ｖ2 はノードＮ
ｂの振幅電圧、ｉ73は定電流源７３の電流値、及びｔ2
はコンデンサ７２の放電時間（即ち、ノードＮｂにおけ
る発振波形の立ち下がり時間）である。（１）式及び
（２）式において、ノードＮａとノードＮｂの発振波形
の振幅は差動振幅であるから、Ｖ1 ＝Ｖ2 となり、Ｃ62
＝Ｃ72（＝Ｃ），ｉ63＝ｉ73＝（＝ｉ）とするとｔ1 ＝
ｔ2 となる。ノードＮａにおける立ち下がり時間と、ノ
ードＮｂにおける立ち下がり時間は等しくなる。ノード
ＮａとノードＮｂにおける発振振幅をＶとすると、各ノ
ードＮａ，Ｎｂの立ち下がり時間ｔは、（３）で表され
る。 ｔ＝Ｃ・Ｖ／ｉ ・・・（３） 図９におけるｔa 〜ｔc の期間は、ノードＮｂの波形の
立ち下がり時間、ｔc〜ｔe の期間はノードＮａの波形
の立ち下がり時間となっている。このクロック発振回路
の出力波形の１周期分の出力時間Ｔは（４）式で表さ
れ、自走発振周波数Ｆは（５）式となる。
【００２１】 Ｔ＝２・ｔ＝２・Ｃ・Ｖ／ｉ ・・・（４） Ｆ＝１／Ｔ＝ｉ／２・Ｃ・Ｖ ・・・（５） 本実施例のクロック発振回路と第１の実施例のクロック
発振回路を比較する。第１の実施例ではコンデンサ５１
を直接出力端子out に接続してクロック信号ＣＫと反転
クロック信号ＣＫ／の立ち下がり時間を長くし、それを
ＳＲ−ＦＦ２０の入力段に帰還している。本実施例で
は、コンデンサ６２，７２を直接出力端子out に接続し
ていないので、出力端子out から出力されるクロック信
号ＣＫに影響を与えない。よって、クロック信号ＣＫの
立ち下がり時間が短くなり、デューティ比が５０％に改
善される。ここで、クロック信号ＣＫに対する位相制御
を説明する。時刻ｔa 〜ｔc の期間に位相制御パルスＰ
Ｉが入力されて位相制御信号Ｓ１が“Ｈ”レベルとなっ
た場合、ＳＲ−ＦＦ２０の出力信号の位相は変化をしな
い。時刻ｔc 〜ｔe の期間に、位相制御パルスＰＩが入
力されると第１の実施例と同様にノードＮａの波形は
“Ｈ”レベルに向かって立ち上がり、ノードＮｂのレベ
ルは“Ｌ”に向かって立ち下がる。即ち、クロック信号
ＣＫの位相が変化する。以上のように、第２の実施例の
クロック発振回路では、発振周波数設定回路６０，７０
を設けているので、クロック信号ＣＫがコンデンサの影
響を受けずに出力される。そのため、クロック信号ＣＫ
のデューティ比が改善される。また、ノードＮａにおけ
る波形の立ち下がり時間とノードＮｂの立ち下がり時間
の合計が、自走発振の１周期分の時間となるので、これ
らコンデンサ６２，７２の容量値を調節することで、任
意の自走発振周波数が得られ、高速な発振周波数のクロ
ック信号ＣＫを生成することができる。
発振回路を比較する。第１の実施例ではコンデンサ５１
を直接出力端子out に接続してクロック信号ＣＫと反転
クロック信号ＣＫ／の立ち下がり時間を長くし、それを
ＳＲ−ＦＦ２０の入力段に帰還している。本実施例で
は、コンデンサ６２，７２を直接出力端子out に接続し
ていないので、出力端子out から出力されるクロック信
号ＣＫに影響を与えない。よって、クロック信号ＣＫの
立ち下がり時間が短くなり、デューティ比が５０％に改
善される。ここで、クロック信号ＣＫに対する位相制御
を説明する。時刻ｔa 〜ｔc の期間に位相制御パルスＰ
Ｉが入力されて位相制御信号Ｓ１が“Ｈ”レベルとなっ
た場合、ＳＲ−ＦＦ２０の出力信号の位相は変化をしな
い。時刻ｔc 〜ｔe の期間に、位相制御パルスＰＩが入
力されると第１の実施例と同様にノードＮａの波形は
“Ｈ”レベルに向かって立ち上がり、ノードＮｂのレベ
ルは“Ｌ”に向かって立ち下がる。即ち、クロック信号
ＣＫの位相が変化する。以上のように、第２の実施例の
クロック発振回路では、発振周波数設定回路６０，７０
を設けているので、クロック信号ＣＫがコンデンサの影
響を受けずに出力される。そのため、クロック信号ＣＫ
のデューティ比が改善される。また、ノードＮａにおけ
る波形の立ち下がり時間とノードＮｂの立ち下がり時間
の合計が、自走発振の１周期分の時間となるので、これ
らコンデンサ６２，７２の容量値を調節することで、任
意の自走発振周波数が得られ、高速な発振周波数のクロ
ック信号ＣＫを生成することができる。
【００２２】また、図８のように、ゲート２０Ａ，２０
Ｂの機能をＳＲ−ＦＦ２０のセット、リセット条件を設
定する入力段の各トランジスタ２１，２３，２５とトラ
ンジスタ２２，２４，２６に持たせることができ、ゲー
ト２０Ａ，２０Ｂを構成する場合よりも遅延が少なくな
り、高速なクロック発振回路を構成できる。一方、デー
タに同期したクロック信号を抽出するクロック抽出回路
を、本実施例のクロック発振回路とデータの変化点抽出
回路とで構成し、データの変化点抽出回路の出力である
変化点検出信号を位相制御パルスＰＩとして入力端子Ｉ
Ｎに入力すれば、第１の実施例と同様に、自走発振して
いるクロック信号ＣＫの位相を位相制御パルスＰＩに同
期させるように補正することができ、位相制御パルスＰ
Ｉの入力されない期間は、補正された位相状態のクロッ
ク信号ＣＫを出力するようにできる。
Ｂの機能をＳＲ−ＦＦ２０のセット、リセット条件を設
定する入力段の各トランジスタ２１，２３，２５とトラ
ンジスタ２２，２４，２６に持たせることができ、ゲー
ト２０Ａ，２０Ｂを構成する場合よりも遅延が少なくな
り、高速なクロック発振回路を構成できる。一方、デー
タに同期したクロック信号を抽出するクロック抽出回路
を、本実施例のクロック発振回路とデータの変化点抽出
回路とで構成し、データの変化点抽出回路の出力である
変化点検出信号を位相制御パルスＰＩとして入力端子Ｉ
Ｎに入力すれば、第１の実施例と同様に、自走発振して
いるクロック信号ＣＫの位相を位相制御パルスＰＩに同
期させるように補正することができ、位相制御パルスＰ
Ｉの入力されない期間は、補正された位相状態のクロッ
ク信号ＣＫを出力するようにできる。
【００２３】第３の実施例 図１０は、本発明の第３の実施例を示すクロック発振回
路の論理回路図である。このクロック発振回路は、位相
制御信号Ｓ１を入力する入力端子ＩＮとクロック信号Ｃ
Ｋを出力する出力端子out 間に接続された１つのＳＲ−
ＦＦ８０と２つのゲート８１，８２を備えている。ＳＲ
−ＦＦ８０の出力端子Ｑは、出力端子out と第２のコン
デンサ８３の一方の電極に接続されると共に、ゲート８
２の入力側に接続されている。ゲート８２の出力側がＳ
Ｒ−ＦＦ８０のリセット端子Ｒに接続されている。ＳＲ
−ＦＦ８０の反転出力端子Ｑ／は、第１のコンデンサ８
４の一方の電極に接続されると共に、ゲート８１の入力
側に接続されている。ゲート８１の出力側がＳＲ−ＦＦ
８０のセット端子Ｓに接続されている。各ゲート８１，
８２の入力側には、共通に入力端子ＩＮも接続されてい
る。各コンデンサ８３，８４の他方の電極は、電源ＶＣ
Ｃにそれぞれ接続されている。即ち、ＳＲ−ＦＦ８０
は、信号Ｓ１を反転したレベルと第２の帰還信号である
反転クロック信号ＣＫ／のレベルとの間の論理積が有効
なときセットされ、信号Ｓ１のレベルと第１の帰還信号
であるクロック信号ＣＫのレベルとの間の論理和が有効
なときリセットされる構成となっている。
路の論理回路図である。このクロック発振回路は、位相
制御信号Ｓ１を入力する入力端子ＩＮとクロック信号Ｃ
Ｋを出力する出力端子out 間に接続された１つのＳＲ−
ＦＦ８０と２つのゲート８１，８２を備えている。ＳＲ
−ＦＦ８０の出力端子Ｑは、出力端子out と第２のコン
デンサ８３の一方の電極に接続されると共に、ゲート８
２の入力側に接続されている。ゲート８２の出力側がＳ
Ｒ−ＦＦ８０のリセット端子Ｒに接続されている。ＳＲ
−ＦＦ８０の反転出力端子Ｑ／は、第１のコンデンサ８
４の一方の電極に接続されると共に、ゲート８１の入力
側に接続されている。ゲート８１の出力側がＳＲ−ＦＦ
８０のセット端子Ｓに接続されている。各ゲート８１，
８２の入力側には、共通に入力端子ＩＮも接続されてい
る。各コンデンサ８３，８４の他方の電極は、電源ＶＣ
Ｃにそれぞれ接続されている。即ち、ＳＲ−ＦＦ８０
は、信号Ｓ１を反転したレベルと第２の帰還信号である
反転クロック信号ＣＫ／のレベルとの間の論理積が有効
なときセットされ、信号Ｓ１のレベルと第１の帰還信号
であるクロック信号ＣＫのレベルとの間の論理和が有効
なときリセットされる構成となっている。
【００２４】次に、図１０のクロック発振回路の動作を
説明する。このクロック発振回路も、電源が供給された
後に所定の周波数で自走発振し、該自走発振周波数のク
ロック信号ＣＫを出力端子out から出力する。ＳＲ−Ｆ
Ｆ８０の動作は、第１の実施例のＳＲ−ＦＦ２０Ｃと同
様であり、ここでは省略する。図１１は、図１０の出力
端子Ｑ及び反転出力端子Ｑ／の出力波形図である。時刻
ｔa 〜ｔc の期間は、反転出力端子Ｑ／から出力される
反転クロック信号ＣＫ／の立ち上がり時間であり、時刻
ｔc 〜ｔe は出力端子Ｑから出力されるクロック信号Ｃ
Ｋの立ち上り時間である。これらの立ち上り時間の合計
が、クロック発振回路の１周期の出力時間となる。時刻
ｔa 〜ｔc の期間に位相制御パルスＰＩが入力されて位
相制御信号Ｓ１が“Ｈ”レベルとなった場合、ＳＲ−Ｆ
Ｆ８０の出力信号の位相は変化をしない。時刻ｔc 〜ｔ
e の期間に位相制御パルスＰＩが入力されると、セット
端子Ｓには“Ｌ”レベル、リセット端子Ｒには“Ｈ”レ
ベルが入力される。そのため、出力端子Ｑのレベルは
“Ｌ”に向かって立ち下がり、反転出力端子Ｑ／のレベ
ルは、“Ｈ”レベルに向かって立ち上がる。よって、ク
ロック信号ＣＫの位相が変化する。
説明する。このクロック発振回路も、電源が供給された
後に所定の周波数で自走発振し、該自走発振周波数のク
ロック信号ＣＫを出力端子out から出力する。ＳＲ−Ｆ
Ｆ８０の動作は、第１の実施例のＳＲ−ＦＦ２０Ｃと同
様であり、ここでは省略する。図１１は、図１０の出力
端子Ｑ及び反転出力端子Ｑ／の出力波形図である。時刻
ｔa 〜ｔc の期間は、反転出力端子Ｑ／から出力される
反転クロック信号ＣＫ／の立ち上がり時間であり、時刻
ｔc 〜ｔe は出力端子Ｑから出力されるクロック信号Ｃ
Ｋの立ち上り時間である。これらの立ち上り時間の合計
が、クロック発振回路の１周期の出力時間となる。時刻
ｔa 〜ｔc の期間に位相制御パルスＰＩが入力されて位
相制御信号Ｓ１が“Ｈ”レベルとなった場合、ＳＲ−Ｆ
Ｆ８０の出力信号の位相は変化をしない。時刻ｔc 〜ｔ
e の期間に位相制御パルスＰＩが入力されると、セット
端子Ｓには“Ｌ”レベル、リセット端子Ｒには“Ｈ”レ
ベルが入力される。そのため、出力端子Ｑのレベルは
“Ｌ”に向かって立ち下がり、反転出力端子Ｑ／のレベ
ルは、“Ｈ”レベルに向かって立ち上がる。よって、ク
ロック信号ＣＫの位相が変化する。
【００２５】以上のように、第３の実施例では、クロッ
ク信号ＣＫと反転クロック信号ＣＫ／をゲート８１，８
２を介してＳＲ−ＦＦ８０に帰還しているので、出力端
子Ｑと反転出力端子Ｑ／の立ち上がり時間の合計が、自
走発振の１周期分の時間となって自走発振周波数が出力
波形の立ち上がりだけで決まるようになり、高速な発振
周波数が得られる。また、コンデンサ８３，８４を調整
するだけで、自走発振周波数を任意に設定することが可
能となっている。また、データに同期したクロック信号
を抽出するクロック抽出回路を、本実施例のクロック発
振回路とデータの変化点抽出回路とで構成し、データの
変化点抽出回路の出力である変化点検出信号を位相制御
パルスＰＩとして入力端子ＩＮに入力すれば、自走発振
しているクロック信号ＣＫの位相を位相制御パルスＰＩ
に同期させるように補正することができ、位相制御パル
スＰＩの入力されない期間は、補正された位相状態のク
ロック信号ＣＫを出力するようにできる。
ク信号ＣＫと反転クロック信号ＣＫ／をゲート８１，８
２を介してＳＲ−ＦＦ８０に帰還しているので、出力端
子Ｑと反転出力端子Ｑ／の立ち上がり時間の合計が、自
走発振の１周期分の時間となって自走発振周波数が出力
波形の立ち上がりだけで決まるようになり、高速な発振
周波数が得られる。また、コンデンサ８３，８４を調整
するだけで、自走発振周波数を任意に設定することが可
能となっている。また、データに同期したクロック信号
を抽出するクロック抽出回路を、本実施例のクロック発
振回路とデータの変化点抽出回路とで構成し、データの
変化点抽出回路の出力である変化点検出信号を位相制御
パルスＰＩとして入力端子ＩＮに入力すれば、自走発振
しているクロック信号ＣＫの位相を位相制御パルスＰＩ
に同期させるように補正することができ、位相制御パル
スＰＩの入力されない期間は、補正された位相状態のク
ロック信号ＣＫを出力するようにできる。
【００２６】第４の実施例 図１２は、本発明の第４の実施例を示すクロック発振回
路の論理回路図である。このクロック発振回路は、位相
制御信号Ｓ１を入力する入力端子ＩＮとクロック信号Ｃ
Ｋを出力する出力端子out 間に接続された１つのＳＲ−
ＦＦ９０を備えている。ＳＲ−ＦＦ９０の出力端子Ｑに
は出力端子out と第１の反転増幅回路１００とが接続さ
れ、反転出力端子Ｑ／には第２の反転増幅回路１１０が
接続されている。第１の反転増幅回路１００は第１の帰
還信号を生成するものであり、該反転増幅回路１００の
出力端子Ｙは、第１のコンデンサ１２１の一方の電極に
接続されると共に、２入力のゲート１２３の一方の入力
端子に帰還接続されている。第２の反転増幅回路１１０
は第２の帰還信号を生成するものであり、該反転増幅回
路１１０の出力端子Ｙ／は、第２のコンデンサ１２２の
一方の電極に接続されると共に、２入力のゲート１２４
の一方の入力端子に帰還接続されている。各コンデンサ
１２１，１２２の他方の電極は電源ＶＤＤにそれぞれ接
続されている。また、各ゲート１２３，１２４の他方の
入力端子は入力端子ＩＮに接続されている。
路の論理回路図である。このクロック発振回路は、位相
制御信号Ｓ１を入力する入力端子ＩＮとクロック信号Ｃ
Ｋを出力する出力端子out 間に接続された１つのＳＲ−
ＦＦ９０を備えている。ＳＲ−ＦＦ９０の出力端子Ｑに
は出力端子out と第１の反転増幅回路１００とが接続さ
れ、反転出力端子Ｑ／には第２の反転増幅回路１１０が
接続されている。第１の反転増幅回路１００は第１の帰
還信号を生成するものであり、該反転増幅回路１００の
出力端子Ｙは、第１のコンデンサ１２１の一方の電極に
接続されると共に、２入力のゲート１２３の一方の入力
端子に帰還接続されている。第２の反転増幅回路１１０
は第２の帰還信号を生成するものであり、該反転増幅回
路１１０の出力端子Ｙ／は、第２のコンデンサ１２２の
一方の電極に接続されると共に、２入力のゲート１２４
の一方の入力端子に帰還接続されている。各コンデンサ
１２１，１２２の他方の電極は電源ＶＤＤにそれぞれ接
続されている。また、各ゲート１２３，１２４の他方の
入力端子は入力端子ＩＮに接続されている。
【００２７】反転増幅回路１００は、ＳＲ−ＦＦ９０に
おけるクロック信号ＣＫの出力端子Ｑに各ゲートの接続
されたＰＭＯＳ１０１とＮＭＯＳ１０２を備えている。
各ＰＭＯＳ１０１のドレインとＮＭＯＳ１０２のドレイ
ンは出力端子Ｙに共通に接続されている。ＰＭＯＳ１０
１のソースは定電流源１０３の一端に接続され、その定
電流源１０３の他端が電源ＶＤＤに接続されている。Ｎ
ＭＯＳ１０２のソースは電源ＶＳＳに接続されている。
反転増幅回路１１０は、ＳＲ−ＦＦ９０における反転ク
ロック信号ＣＫ／を出力する反転出力端子Ｑ／に各ゲー
トの接続されたＰＭＯＳ１１１とＮＭＯＳ１１２とを備
えている。各ＰＭＯＳ１１１のドレインとＮＭＯＳ１１
２のドレインは出力端子Ｙ／に共通に接続されている。
ＰＭＯＳ１１１のソースは定電流源１１３の一端に接続
され、その定電流源１１３の他端が電源ＶＤＤに接続さ
れている。ＮＭＯＳ１１２のソースは電源ＶＳＳに接続
されている。
おけるクロック信号ＣＫの出力端子Ｑに各ゲートの接続
されたＰＭＯＳ１０１とＮＭＯＳ１０２を備えている。
各ＰＭＯＳ１０１のドレインとＮＭＯＳ１０２のドレイ
ンは出力端子Ｙに共通に接続されている。ＰＭＯＳ１０
１のソースは定電流源１０３の一端に接続され、その定
電流源１０３の他端が電源ＶＤＤに接続されている。Ｎ
ＭＯＳ１０２のソースは電源ＶＳＳに接続されている。
反転増幅回路１１０は、ＳＲ−ＦＦ９０における反転ク
ロック信号ＣＫ／を出力する反転出力端子Ｑ／に各ゲー
トの接続されたＰＭＯＳ１１１とＮＭＯＳ１１２とを備
えている。各ＰＭＯＳ１１１のドレインとＮＭＯＳ１１
２のドレインは出力端子Ｙ／に共通に接続されている。
ＰＭＯＳ１１１のソースは定電流源１１３の一端に接続
され、その定電流源１１３の他端が電源ＶＤＤに接続さ
れている。ＮＭＯＳ１１２のソースは電源ＶＳＳに接続
されている。
【００２８】次に、図１２のクロック発振回路の動作を
説明する。このクロック発振回路も、電源が供給された
後に所定の周波数で自走発振し、該自走発振周波数のク
ロック信号ＣＫを出力端子out から出力する。ＳＲ−Ｆ
Ｆ９０の出力端子Ｑから出力されるクロック信号ＣＫ
が、反転増幅回路１００に入力され、クロック信号ＣＫ
のレベルに応じてＰＭＯＳ１０１とＮＭＯＳ１０２が相
補的にオン、オフする。これにより、反転増幅回路１０
０からは、クロック信号ＣＫと同じ周波数の第１の帰還
信号が出力される。反転出力端子Ｑ／から出力される反
転クロック信号ＣＫ／が、反転増幅回路１１０に入力さ
れ、ＰＭＯＳ１１１とＮＭＯＳ１１２が相補的にオン、
オフする。これにより、反転増幅回路１１０からは、反
転クロック信号ＣＫ／と同じ周波数の第２の帰還信号が
出力される。第１及び第２の出力信号の立ち上がり時間
は、コンデンサ１２１，１２２によって例えば長くさ
れ、ゲート１２３，１２４にそれぞれ伝達される。各ゲ
ート１２３，１２４の出力によってＳＲ−ＦＦ９０はセ
ット或いはリセットされる。ここで、ＳＲ−ＦＦ９０
は、信号Ｓ１を反転したレベルと第１の帰還信号のレベ
ルとの間の論理積が有効なときセットされ、信号Ｓ１の
レベルと第２の帰還信号のレベルとの間の論理和が有効
なときリセットされる。ＳＲ−ＦＦ９０の動作は、第１
の実施例と同様なのでここでは省略する。
説明する。このクロック発振回路も、電源が供給された
後に所定の周波数で自走発振し、該自走発振周波数のク
ロック信号ＣＫを出力端子out から出力する。ＳＲ−Ｆ
Ｆ９０の出力端子Ｑから出力されるクロック信号ＣＫ
が、反転増幅回路１００に入力され、クロック信号ＣＫ
のレベルに応じてＰＭＯＳ１０１とＮＭＯＳ１０２が相
補的にオン、オフする。これにより、反転増幅回路１０
０からは、クロック信号ＣＫと同じ周波数の第１の帰還
信号が出力される。反転出力端子Ｑ／から出力される反
転クロック信号ＣＫ／が、反転増幅回路１１０に入力さ
れ、ＰＭＯＳ１１１とＮＭＯＳ１１２が相補的にオン、
オフする。これにより、反転増幅回路１１０からは、反
転クロック信号ＣＫ／と同じ周波数の第２の帰還信号が
出力される。第１及び第２の出力信号の立ち上がり時間
は、コンデンサ１２１，１２２によって例えば長くさ
れ、ゲート１２３，１２４にそれぞれ伝達される。各ゲ
ート１２３，１２４の出力によってＳＲ−ＦＦ９０はセ
ット或いはリセットされる。ここで、ＳＲ−ＦＦ９０
は、信号Ｓ１を反転したレベルと第１の帰還信号のレベ
ルとの間の論理積が有効なときセットされ、信号Ｓ１の
レベルと第２の帰還信号のレベルとの間の論理和が有効
なときリセットされる。ＳＲ−ＦＦ９０の動作は、第１
の実施例と同様なのでここでは省略する。
【００２９】図１３は、図１２の出力端子Ｙ及びＹ／の
発振波形と出力端子out の出力波形を示す波形図であ
る。時刻ｔa 〜ｔc の期間は、出力端子Ｙ／における発
振波形の立ち上がり時間であり、時刻ｔc 〜ｔe は出力
端子Ｙにおける発振波形の立ち上り時間である。これら
の立ち上り時間の合計が、クロック発振回路の１周期分
の出力時間となる。本実施例のクロック発振回路と第３
の実施例のクロック発振回路を比較する。第３の実施例
ではコンデンサ８３を直接出力端子out に接続してクロ
ック信号ＣＫの立ち上り時間を長くし、それをゲート８
２に帰還している。本実施例では、コンデンサ１２１，
１２２を直接出力端子out に接続していないので、出力
端子out から出力されるクロック信号ＣＫに影響を与え
ない。よって、クロック信号ＣＫの立ち下がり時間が短
くなり、デューティ比が５０％に改善される。クロック
信号ＣＫに対する位相制御を説明する。時刻ｔa 〜ｔc
の期間に位相制御パルスＰＩが入力されて位相制御信号
Ｓ１が“Ｈ”レベルとなった場合、ＳＲ−ＦＦ９０の出
力信号の位相は変化をしない。時刻ｔc 〜ｔe の期間に
位相制御パルスＰＩが入力されると、セット端子Ｓには
“Ｌ”レベル、リセット端子Ｒには“Ｈ”レベルが入力
される。そのため、出力端子Ｑのレベルは“Ｌ”に向か
って立ち下がり、反転出力端子Ｑ／のレベルは、“Ｈ”
レベルに向かって立ち上がる。よって、クロック信号Ｃ
Ｋの位相が変化する。
発振波形と出力端子out の出力波形を示す波形図であ
る。時刻ｔa 〜ｔc の期間は、出力端子Ｙ／における発
振波形の立ち上がり時間であり、時刻ｔc 〜ｔe は出力
端子Ｙにおける発振波形の立ち上り時間である。これら
の立ち上り時間の合計が、クロック発振回路の１周期分
の出力時間となる。本実施例のクロック発振回路と第３
の実施例のクロック発振回路を比較する。第３の実施例
ではコンデンサ８３を直接出力端子out に接続してクロ
ック信号ＣＫの立ち上り時間を長くし、それをゲート８
２に帰還している。本実施例では、コンデンサ１２１，
１２２を直接出力端子out に接続していないので、出力
端子out から出力されるクロック信号ＣＫに影響を与え
ない。よって、クロック信号ＣＫの立ち下がり時間が短
くなり、デューティ比が５０％に改善される。クロック
信号ＣＫに対する位相制御を説明する。時刻ｔa 〜ｔc
の期間に位相制御パルスＰＩが入力されて位相制御信号
Ｓ１が“Ｈ”レベルとなった場合、ＳＲ−ＦＦ９０の出
力信号の位相は変化をしない。時刻ｔc 〜ｔe の期間に
位相制御パルスＰＩが入力されると、セット端子Ｓには
“Ｌ”レベル、リセット端子Ｒには“Ｈ”レベルが入力
される。そのため、出力端子Ｑのレベルは“Ｌ”に向か
って立ち下がり、反転出力端子Ｑ／のレベルは、“Ｈ”
レベルに向かって立ち上がる。よって、クロック信号Ｃ
Ｋの位相が変化する。
【００３０】以上のように、第４の実施例のクロック発
振回路では、反転増幅回路１００，１１０を設けている
ので、クロック信号ＣＫがコンデンサの影響を受けずに
出力される。そのため、クロック信号ＣＫのデューティ
比が改善される。また、出力端子Ｙ，Ｙ／の立ち上り時
間の合計が、自走発振の１周期分との時間となるので、
コンデンサ１２１，１２２の容量値を調節することで、
任意の自走発振周波数が得られ、高速な発振周波数のク
ロック信号ＣＫを生成することができる。また、データ
に同期したクロック信号を抽出するクロック抽出回路
を、本実施例のクロック発振回路とデータの変化点抽出
回路とで構成し、データの変化点抽出回路の出力である
変化点検出信号を位相制御パルスＰＩとして入力端子Ｉ
Ｎに入力すれば、自走発振しているクロック信号ＣＫの
位相を位相制御パルスＰＩに同期させるように補正する
ことができ、位相制御パルスＰＩの入力されない期間
は、補正された位相状態のクロック信号ＣＫを出力する
ようにできる。
振回路では、反転増幅回路１００，１１０を設けている
ので、クロック信号ＣＫがコンデンサの影響を受けずに
出力される。そのため、クロック信号ＣＫのデューティ
比が改善される。また、出力端子Ｙ，Ｙ／の立ち上り時
間の合計が、自走発振の１周期分との時間となるので、
コンデンサ１２１，１２２の容量値を調節することで、
任意の自走発振周波数が得られ、高速な発振周波数のク
ロック信号ＣＫを生成することができる。また、データ
に同期したクロック信号を抽出するクロック抽出回路
を、本実施例のクロック発振回路とデータの変化点抽出
回路とで構成し、データの変化点抽出回路の出力である
変化点検出信号を位相制御パルスＰＩとして入力端子Ｉ
Ｎに入力すれば、自走発振しているクロック信号ＣＫの
位相を位相制御パルスＰＩに同期させるように補正する
ことができ、位相制御パルスＰＩの入力されない期間
は、補正された位相状態のクロック信号ＣＫを出力する
ようにできる。
【００３１】第５の実施例 一般的にＳＲ−ＦＦは、セット端子Ｓに“Ｈ”レベル、
かつリセット端子Ｒに“Ｈ”レベルが入力されると、出
力端子Ｑ及び反転出力端子Ｑ／のレベルは不定となる。
これ場合が生じると自走発振が止まる可能もあるので、
不定となることを避けなくてはならない。図１４は、本
発明の第５の実施例を示すクロック発振回路の論理回路
図である。本実施例は、第１の実施例のクロック発振回
路に対して不定防止回路１３０を設けたものである。不
定防止回路１３０は２入力ＡＮＤゲート１３１と２入力
ＯＲゲート１３２を備えている。ＡＮＤゲート１３１の
入力端子には、ＳＲ−ＦＦ２０Ｃの出力端子Ｑと反転出
力端子Ｑ／が接続され、このＡＮＤゲート１３１の出力
側がＯＲゲート１３２の一方の入力端子に接続されてい
る。ＯＲゲート１３２の他方の入力端子が位相制御信号
Ｓ１の入力端子ＩＮに接続され、ＯＲゲート１３２の出
力側が、ゲート２０Ａ及びゲート２０Ｂの入力側に共通
に接続されている。
かつリセット端子Ｒに“Ｈ”レベルが入力されると、出
力端子Ｑ及び反転出力端子Ｑ／のレベルは不定となる。
これ場合が生じると自走発振が止まる可能もあるので、
不定となることを避けなくてはならない。図１４は、本
発明の第５の実施例を示すクロック発振回路の論理回路
図である。本実施例は、第１の実施例のクロック発振回
路に対して不定防止回路１３０を設けたものである。不
定防止回路１３０は２入力ＡＮＤゲート１３１と２入力
ＯＲゲート１３２を備えている。ＡＮＤゲート１３１の
入力端子には、ＳＲ−ＦＦ２０Ｃの出力端子Ｑと反転出
力端子Ｑ／が接続され、このＡＮＤゲート１３１の出力
側がＯＲゲート１３２の一方の入力端子に接続されてい
る。ＯＲゲート１３２の他方の入力端子が位相制御信号
Ｓ１の入力端子ＩＮに接続され、ＯＲゲート１３２の出
力側が、ゲート２０Ａ及びゲート２０Ｂの入力側に共通
に接続されている。
【００３２】このクロック発振回路も電源が投入される
と、自走発振を行ってその自走発振周波数のクロック信
号ＣＫが出力端子out から出力される。ＳＲ−ＦＦ２０
Ｃにおける動作は第１の実施例と同様であるが、出力端
子Ｑお及び反転出力端子Ｑ／のレベルが共に“Ｈ”レベ
ルとなった場合、ＡＮＤゲート１３１は“Ｈ”レベルを
出力し、ＯＲゲート１３２の出力も“Ｈ”となる。その
ため、第１の実施例において、位相制御が行われる場合
と同様の動作が行われ、ＳＲ−ＦＦ２０Ｃのセット端子
Ｓとリセット端子Ｒに、共に“Ｈ”レベルが入力される
ことはない。つまり、出力端子out から出力されるクロ
ック信号のレベルが不定とならない。以上のように、第
５の実施例では、第１の実施例のクロック発振回路に不
定防止回路１３０を設けている。そのため、第１の実施
例のクロック発振回路と同様の効果有し、さらに、出力
端子out から出力されるクロック信号ＣＫのレベルが不
定にならないクロック発振回路を実現できる。
と、自走発振を行ってその自走発振周波数のクロック信
号ＣＫが出力端子out から出力される。ＳＲ−ＦＦ２０
Ｃにおける動作は第１の実施例と同様であるが、出力端
子Ｑお及び反転出力端子Ｑ／のレベルが共に“Ｈ”レベ
ルとなった場合、ＡＮＤゲート１３１は“Ｈ”レベルを
出力し、ＯＲゲート１３２の出力も“Ｈ”となる。その
ため、第１の実施例において、位相制御が行われる場合
と同様の動作が行われ、ＳＲ−ＦＦ２０Ｃのセット端子
Ｓとリセット端子Ｒに、共に“Ｈ”レベルが入力される
ことはない。つまり、出力端子out から出力されるクロ
ック信号のレベルが不定とならない。以上のように、第
５の実施例では、第１の実施例のクロック発振回路に不
定防止回路１３０を設けている。そのため、第１の実施
例のクロック発振回路と同様の効果有し、さらに、出力
端子out から出力されるクロック信号ＣＫのレベルが不
定にならないクロック発振回路を実現できる。
【００３３】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１及び第２の実施例では、図１のゲート２０
Ａ，２０Ｂの機能をＳＲ−ＦＦ２０中のトランジスタ２
１〜２６に持たせているが、実際に各ゲート２０Ａ，２
０Ｂに対応する部を別に設け、通常のＳＲ−ＦＦ２０Ｃ
に対するセットとリセットを行うようにしてもよい。 （２） コンデンサ５１，５２，６２，７２，８３，８
４の電極は電源ＶＣＣに接続しているが、電源ＶＥＥに
接続する構成にしても上記各実施例と同様に機能する。
また、コンデンサ１２１，１２２も電源ＶＤＤに接続し
ているが、電源ＶＳＳに接続する構成としてもよい。 （３） 第１〜第５の実施例のクロック発振回路では、
１つの出力端子out からクロック信号ＣＫのみを出力す
る構成をとっているが、反転クロック信号ＣＫ／を用い
て差動信号の形で出力することも可能である。この場
合、例えばグランドレベルの変動によるノイズに対し
て、有効なクロック信号が得られる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１及び第２の実施例では、図１のゲート２０
Ａ，２０Ｂの機能をＳＲ−ＦＦ２０中のトランジスタ２
１〜２６に持たせているが、実際に各ゲート２０Ａ，２
０Ｂに対応する部を別に設け、通常のＳＲ−ＦＦ２０Ｃ
に対するセットとリセットを行うようにしてもよい。 （２） コンデンサ５１，５２，６２，７２，８３，８
４の電極は電源ＶＣＣに接続しているが、電源ＶＥＥに
接続する構成にしても上記各実施例と同様に機能する。
また、コンデンサ１２１，１２２も電源ＶＤＤに接続し
ているが、電源ＶＳＳに接続する構成としてもよい。 （３） 第１〜第５の実施例のクロック発振回路では、
１つの出力端子out からクロック信号ＣＫのみを出力す
る構成をとっているが、反転クロック信号ＣＫ／を用い
て差動信号の形で出力することも可能である。この場
合、例えばグランドレベルの変動によるノイズに対し
て、有効なクロック信号が得られる。
【００３４】（４） 第１及び第２の実施例ではトラン
ジスタ２１，２２の両方に、第３及び第４の実施例では
ゲート８１，８２の両方、或いはゲート１２３，１２４
の両方に位相制御信号Ｓ１を入力する構成としている
が、位相制御信号Ｓ１は、それらトランジスタ及びゲー
トのいずれか一方に入力する構成としてもよく、その場
合も、上記第１〜第４の実施例の各クロック発振回路は
同様に機能する。また、第５の実施例においては、不定
防止回路１３０の出力を、ゲート２０Ａ，２０Ｂに入力
しているが、ゲート２０Ａ，２０Ｂのいずれか一方に入
力する構成としても同様の効果が得られる。 （５） 第１〜第５の実施例におけるコンデンサ５１，
５２，６２，７２，８３，８４，１２１，１２２に対し
て電荷の充放電を行う定電流源を制御電圧で制御する構
成とすれば、位相制御パルスＰＩで位相制御が可能で、
かつコンデンサの容量と制御電圧で高速な発振周波数の
制御が可能な電圧制御発振回路を実現できる。 （６） 第５の実施例では、第１の実施例のクロック発
振回路に不定防止回路１３０を設けた例を説明している
が、他の実施例のクロック発振回路に不定防止回路を設
けても、第５の実施例と同様の効果が期待できる。
ジスタ２１，２２の両方に、第３及び第４の実施例では
ゲート８１，８２の両方、或いはゲート１２３，１２４
の両方に位相制御信号Ｓ１を入力する構成としている
が、位相制御信号Ｓ１は、それらトランジスタ及びゲー
トのいずれか一方に入力する構成としてもよく、その場
合も、上記第１〜第４の実施例の各クロック発振回路は
同様に機能する。また、第５の実施例においては、不定
防止回路１３０の出力を、ゲート２０Ａ，２０Ｂに入力
しているが、ゲート２０Ａ，２０Ｂのいずれか一方に入
力する構成としても同様の効果が得られる。 （５） 第１〜第５の実施例におけるコンデンサ５１，
５２，６２，７２，８３，８４，１２１，１２２に対し
て電荷の充放電を行う定電流源を制御電圧で制御する構
成とすれば、位相制御パルスＰＩで位相制御が可能で、
かつコンデンサの容量と制御電圧で高速な発振周波数の
制御が可能な電圧制御発振回路を実現できる。 （６） 第５の実施例では、第１の実施例のクロック発
振回路に不定防止回路１３０を設けた例を説明している
が、他の実施例のクロック発振回路に不定防止回路を設
けても、第５の実施例と同様の効果が期待できる。
【００３５】
【発明の効果】以上詳細に説明したように、第１から第
１３の発明によれば、出力側から帰還された第１の帰還
信号と第２の帰還信号との間の論理に基づいてセット及
びリセットされ、該セット及びリセットによって自走発
振してクロック信号と反転クロック信号を生成するＳＲ
−ＦＦをクロック発振回路に備え、第１及び第２の帰還
信号における立ち上がり時間または立ち下がり時間をそ
れぞれ設定する第１及び第２のコンデンサとを設けてい
る。そのため、クロック発振回路の自走発振周期を、ク
ロック信号と反転クロック信号の立ち上がりまたは立ち
下がりだけで決まるようにでき、クロック信号の位相制
御ばかりでなく、第１及び第２のコンデンサの容量値を
変化させることで該クロック信号の周波数を広範囲の周
波数に変化させることができるクロック発振回路を実現
できる。
１３の発明によれば、出力側から帰還された第１の帰還
信号と第２の帰還信号との間の論理に基づいてセット及
びリセットされ、該セット及びリセットによって自走発
振してクロック信号と反転クロック信号を生成するＳＲ
−ＦＦをクロック発振回路に備え、第１及び第２の帰還
信号における立ち上がり時間または立ち下がり時間をそ
れぞれ設定する第１及び第２のコンデンサとを設けてい
る。そのため、クロック発振回路の自走発振周期を、ク
ロック信号と反転クロック信号の立ち上がりまたは立ち
下がりだけで決まるようにでき、クロック信号の位相制
御ばかりでなく、第１及び第２のコンデンサの容量値を
変化させることで該クロック信号の周波数を広範囲の周
波数に変化させることができるクロック発振回路を実現
できる。
【００３６】第２〜第７の発明では、ＳＲ−ＦＦにおけ
るセット及びリセットを設定条件を、位相制御信号を反
転したレベルと第１の帰還信号のレベルとの間の論理積
の反転値及び位相制御信号のレベルと前記第２の帰還信
号のレベルとの間の論理和の反転値、該論理積の反転値
及び第２の帰還信号のレベルの反転値、または、第１の
帰還信号のレベルの反転値及び前記論理和の反転値とし
ているので、遅延時間のあるゲートが不要となり、高速
なクロック発振回路を構成することができる。また、第
５〜第７の発明及び第１１〜第１３の発明によれば、第
１及び第２の帰還信号が、クロック信号そのものではな
いので、第１及び第２のコンデンサがクロック信号波形
に影響を与えず、デューティ比の優れたクロック発振回
路が実現できる。第１４の発明によれば、第１〜第１３
の発明のクロック発振回路中の第１及び第２のコンデン
サに対して、外部から与えられた制御電圧に基づき制御
される定電流源をそれぞれ接続しているので、位相制御
が可能で、且つ高周波で発振する電圧制御発振器を実現
できる。
るセット及びリセットを設定条件を、位相制御信号を反
転したレベルと第１の帰還信号のレベルとの間の論理積
の反転値及び位相制御信号のレベルと前記第２の帰還信
号のレベルとの間の論理和の反転値、該論理積の反転値
及び第２の帰還信号のレベルの反転値、または、第１の
帰還信号のレベルの反転値及び前記論理和の反転値とし
ているので、遅延時間のあるゲートが不要となり、高速
なクロック発振回路を構成することができる。また、第
５〜第７の発明及び第１１〜第１３の発明によれば、第
１及び第２の帰還信号が、クロック信号そのものではな
いので、第１及び第２のコンデンサがクロック信号波形
に影響を与えず、デューティ比の優れたクロック発振回
路が実現できる。第１４の発明によれば、第１〜第１３
の発明のクロック発振回路中の第１及び第２のコンデン
サに対して、外部から与えられた制御電圧に基づき制御
される定電流源をそれぞれ接続しているので、位相制御
が可能で、且つ高周波で発振する電圧制御発振器を実現
できる。
【図１】本発明の第１の実施例を示すクロック発振回路
の論理回路図である。
の論理回路図である。
【図２】従来のクロック発振回路を示す論理回路図であ
る。
る。
【図３】図２中のインバータの構成を示す回路図であ
る。
る。
【図４】先の提案のクロック発振回路を説明する図であ
る。
る。
【図５】図１をトランジスタレベルで示した回路図であ
る。
る。
【図６】図１中のＳＲ−ＦＦ２０ＣとＳＲ−ＦＦ２０の
動作を説明する図である。
動作を説明する図である。
【図７】図１の出力端子Ｑ及び反転出力端子Ｑ／の出力
波形図である。
波形図である。
【図８】本発明の第２の実施例を示すクロック発振回路
の回路図である。
の回路図である。
【図９】図８中のノードＮａ，Ｎｂの発振波形と出力端
子out における出力波形の１周期を示す波形図である。
子out における出力波形の１周期を示す波形図である。
【図１０】本発明の第３の実施例を示すクロック発振回
路の論理回路図である。
路の論理回路図である。
【図１１】図１０の出力端子Ｑ及び反転出力端子Ｑ／の
出力波形図である。
出力波形図である。
【図１２】本発明の第４の実施例を示すクロック発振回
路の論理回路図である。
路の論理回路図である。
【図１３】図１２の出力端子Ｙ及びＹ／の発振波形と出
力端子out の出力波形を示す波形図である。
力端子out の出力波形を示す波形図である。
【図１４】本発明の第５の実施例を示すクロック発振回
路の論理回路図である。
路の論理回路図である。
２０，２０Ｃ，８０，９０ ＳＲ−Ｆ
Ｆ ５１，５２，６２，７２，１２１，１２２ 第１及び
第２のコンデンサ ６１，７１ エミッタ
フォロワ回路 ６３，７３ 第１及び
第２の定電流源 １００，１１０ 第１及び
第２の反転増幅回路 Ｑ クロック
信号出力端子 Ｑ／ 反転クロ
ック信号出力端子 Ｓ１ 位相制御
信号
Ｆ ５１，５２，６２，７２，１２１，１２２ 第１及び
第２のコンデンサ ６１，７１ エミッタ
フォロワ回路 ６３，７３ 第１及び
第２の定電流源 １００，１１０ 第１及び
第２の反転増幅回路 Ｑ クロック
信号出力端子 Ｑ／ 反転クロ
ック信号出力端子 Ｓ１ 位相制御
信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 修一 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (14)
- 【請求項１】 位相制御パルスに基づき位相制御され且
つ周波数設定用コンデンサの容量値に基づいて周波数制
御されて自走発振し、該自走発振周波数のクロック信号
を出力するクロック発振回路において、 前記位相制御パルスの形成される位相制御信号と出力側
から帰還された第１の帰還信号と第２の帰還信号との間
の論理に基づいてセット及びリセットされ、該セット及
びリセットによって自走発振して前記クロック信号と該
クロック信号を反転した反転クロック信号を生成するセ
ットリセットフリップフロップと、 前記第１の帰還信号における立ち上がり時間または立ち
下がり時間を設定する第１のコンデンサと、 前記第２の帰還信号における立ち上がり時間または立ち
下がり時間を設定する第２のコンデンサとを備え、 前記第１及び第２の帰還信号は前記クロック信号及び前
記反転クロック信号にそれぞれ対応する周波数信号で構
成したことを特徴とするクロック発振回路。 - 【請求項２】 前記第１及び第２の帰還信号はそれぞれ
前記クロック信号及び前記反転クロック信号とし、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち下がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記位相制御
信号を反転したレベルと前記第１の帰還信号のレベルと
の間の論理積の反転値が有効なときセットされ、該位相
制御信号のレベルと前記第２の帰還信号のレベルとの間
の論理和の反転値が有効なときリセットされる構成とし
たことを特徴とする請求項１記載のクロック発振回路。 - 【請求項３】 前記第１及び第２の帰還信号はそれぞれ
前記クロック信号及び前記反転クロック信号とし、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち下がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記位相制御
信号を反転したレベルと前記第１の帰還信号のレベルと
の間の論理積の反転値が有効なときセットされ、前記第
２の帰還信号のレベルの反転値が有効なときリセットさ
れる構成としたことを特徴とする請求項１記載のクロッ
ク発振回路。 - 【請求項４】 前記第１及び第２の帰還信号はそれぞれ
前記クロック信号及び前記反転クロック信号とし、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち下がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記第１の帰
還信号のレベルの反転値が有効なときセットされ、前記
位相制御信号のレベルと前記第２の帰還信号のレベルと
の間の論理和の反転値が有効なときリセットされる構成
としたことを特徴とする請求項１記載のクロック発振回
路。 - 【請求項５】 前記クロック信号と同じ周波数を有する
前記第１の帰還信号を生成する第１のエミッタフォロア
回路と、前記反転クロック信号と同じ周波数を有する前
記第２の帰還信号を生成する第２のエミッタフォロア回
路と、前記第１及び第２のコンデンサの電荷をそれぞれ
放電する第１及び第２の定電流源とを設け、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち下がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記位相制御
信号を反転したレベルと前記第１の帰還信号のレベルと
の間の論理積の反転値が有効なときセットされ、該位相
制御信号のレベルと前記第２の帰還信号のレベルとの間
の論理和の反転値が有効なときリセットされる構成とし
たことを特徴とする請求項１記載のクロック発振回路。 - 【請求項６】 前記クロック信号と同じ周波数を有する
前記第１の帰還信号を生成する第１のエミッタフォロア
回路と、前記反転クロック信号と同じ周波数を有する前
記第２の帰還信号を生成する第２のエミッタフォロア回
路と、前記第１及び第２のコンデンサの電荷をそれぞれ
放電する第１及び第２の定電流源とを設け、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち下がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記位相制御
信号を反転したレベルと前記第１の帰還信号のレベルと
の間の論理積の反転値が有効なときセットされ、前記第
２の帰還信号のレベルの反転値が有効なときリセットさ
れる構成としたことを特徴とする請求項１記載のクロッ
ク発振回路。 - 【請求項７】 前記クロック信号と同じ周波数を有する
前記第１の帰還信号を生成する第１のエミッタフォロア
回路と、前記反転クロック信号と同じ周波数を有する前
記第２の帰還信号を生成する第２のエミッタフォロア回
路と、前記第１及び第２のコンデンサの電荷をそれぞれ
放電する第１及び第２の定電流源とを設け、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち下がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記第１の帰
還信号のレベルの反転値が有効なときセットされ、前記
位相制御信号のレベルと前記第２の帰還信号のレベルと
の間の論理和の反転値が有効なときリセットされる構成
としたことを特徴とする請求項１記載のクロック発振回
路。 - 【請求項８】 前記第１及び第２の帰還信号はそれぞれ
前記反転クロック信号及び前記クロック信号とし、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち上がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記位相制御
信号を反転したレベルと前記第２の帰還信号のレベルと
の間の論理積が有効なときセットされ、該位相制御信号
のレベルと前記第１の帰還信号のレベルとの間の論理和
が有効なときリセットされる構成としたことを特徴とす
る請求項１記載のクロック発振回路。 - 【請求項９】 前記第１及び第２の帰還信号はそれぞれ
前記反転クロック信号及び前記クロック信号とし、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち上がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記位相制御
信号を反転したレベルと前記第２の帰還信号のレベルと
の間の論理積が有効なときセットされ、前記第１の帰還
信号のレベルが有効なときリセットされる構成としたこ
とを特徴とする請求項１記載のクロック発振回路。 - 【請求項１０】 前記第１及び第２の帰還信号はそれぞ
れ前記反転クロック信号及び前記クロック信号とし、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち上がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記第２の帰
還信号のレベルが有効なときセットされ、前記位相制御
信号のレベルと前記第１の帰還信号のレベルとの間の論
理和が有効なときリセットされる構成としたことを特徴
とする請求項１記載のクロック発振回路。 - 【請求項１１】 ＣＭＯＳトランジスタを有し前記クロ
ック信号に基づく前記第１の帰還信号を生成する第１の
反転増幅回路と、ＣＭＯＳトランジスタを有し前記反転
クロック信号に基づく前記第２の帰還信号を生成する第
２の反転増幅回路とを設け、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち上がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記位相制御
信号を反転したレベルと前記第１の帰還信号のレベルと
の間の論理積が有効なときセットされ、該位相制御信号
のレベルと前記第２の帰還信号のレベルとの間の論理和
が有効なときリセットされる構成としたことを特徴とす
る請求項１記載のクロック発振回路。 - 【請求項１２】 ＣＭＯＳトランジスタを有し前記クロ
ック信号に基づく前記第１の帰還信号を生成する第１の
反転増幅回路と、ＣＭＯＳトランジスタを有し前記反転
クロック信号に基づく前記第２の帰還信号を生成する第
２の反転増幅回路とを設け、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち上がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記位相制御
信号を反転したレベルと前記第１の帰還信号のレベルと
の間の論理積が有効なときセットされ、前記第２の帰還
信号のレベルが有効なときリセットされる構成としたこ
とを特徴とする請求項１記載のクロック発振回路。 - 【請求項１３】 ＣＭＯＳトランジスタを有し前記クロ
ック信号に基づく前記第１の帰還信号を生成する第１の
反転増幅回路と、ＣＭＯＳトランジスタを有し前記反転
クロック信号に基づく前記第２の帰還信号を生成する第
２の反転増幅回路とを設け、 前記第１及び第２のコンデンサは、前記第１及び第２の
帰還信号の立ち上がり時間をそれぞれ設定する構成と
し、 前記セットリセットフリップフロップは、前記第１の帰
還信号のレベルが有効なときセットされ、前記位相制御
信号のレベルと前記第２の帰還信号のレベルとの間の論
理和が有効なときリセットされる構成としたことを特徴
とする請求項１記載のクロック発振回路。 - 【請求項１４】 請求項１、２、３、４、５、６、７、
８、９、１０、１１、１２、または１３記載のクロック
発振回路における第１及び第２のコンデンサに対して、
外部から与えられた制御電圧に基づいた充放電電荷を与
える定電流源をそれぞれ接続し、該制御電圧に対応する
周波数で発振する構成としたことを特徴とする電圧制御
発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03566995A JP3487942B2 (ja) | 1995-02-23 | 1995-02-23 | クロック発振回路とそれを用いた電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03566995A JP3487942B2 (ja) | 1995-02-23 | 1995-02-23 | クロック発振回路とそれを用いた電圧制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08237238A true JPH08237238A (ja) | 1996-09-13 |
| JP3487942B2 JP3487942B2 (ja) | 2004-01-19 |
Family
ID=12448290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03566995A Expired - Fee Related JP3487942B2 (ja) | 1995-02-23 | 1995-02-23 | クロック発振回路とそれを用いた電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3487942B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124990A (ja) * | 2009-12-10 | 2011-06-23 | Advantest Corp | レベルシフタおよびそれを用いた試験装置 |
| US8188780B2 (en) | 2005-12-30 | 2012-05-29 | Infineon Technologies Ag | Pulsed static flip-flop |
-
1995
- 1995-02-23 JP JP03566995A patent/JP3487942B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8188780B2 (en) | 2005-12-30 | 2012-05-29 | Infineon Technologies Ag | Pulsed static flip-flop |
| JP2011124990A (ja) * | 2009-12-10 | 2011-06-23 | Advantest Corp | レベルシフタおよびそれを用いた試験装置 |
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| Publication number | Publication date |
|---|---|
| JP3487942B2 (ja) | 2004-01-19 |
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