JPH06140884A - Ｃｍｏｓ型半導体ｃｒ発振回路 - Google Patents
Ｃｍｏｓ型半導体ｃｒ発振回路Info
- Publication number
- JPH06140884A JPH06140884A JP28722292A JP28722292A JPH06140884A JP H06140884 A JPH06140884 A JP H06140884A JP 28722292 A JP28722292 A JP 28722292A JP 28722292 A JP28722292 A JP 28722292A JP H06140884 A JPH06140884 A JP H06140884A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- circuit
- voltage
- turned
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 238000007599 discharging Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】回路消費電流の低減、チップ上の回路レイアウ
ト減少および発振周波数の安定。 【構成】高電圧端子ＴＨと低電圧端子ＴＬ間に挿入され
ている充放電部１およびリファレンス分圧抵抗Ｒ１〜Ｒ
３と、発振出力端子Ｔｏに接続されたＣＭＯＳインバー
タＩ２は従来の回路のものと同一で、リファレンス分圧
抵抗Ｒ１〜Ｒ３の接続節点Ｎ１，Ｎ２と差動回路Ｚ１の
反転入力端−との間にリファレンス電圧切換部２を挿入
したものである。
ト減少および発振周波数の安定。 【構成】高電圧端子ＴＨと低電圧端子ＴＬ間に挿入され
ている充放電部１およびリファレンス分圧抵抗Ｒ１〜Ｒ
３と、発振出力端子Ｔｏに接続されたＣＭＯＳインバー
タＩ２は従来の回路のものと同一で、リファレンス分圧
抵抗Ｒ１〜Ｒ３の接続節点Ｎ１，Ｎ２と差動回路Ｚ１の
反転入力端−との間にリファレンス電圧切換部２を挿入
したものである。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ型半導体ＣＲ発
振回路に関する。
振回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ型半導体ＣＲ発振回路
は、図４に示すようにリファレンス分圧抵抗Ｒ１〜Ｒ３
の３個を高電圧端子ＴＨと低電圧端子ＴＬ間に直列接続
し、分圧によって節点Ｎ１，Ｎ２にそれぞれ発生するリ
ファレンス高電圧Ｖ１を第一の差動回路Ｚ１の非反転入
力端＋に、またリファレンス低電圧Ｖ２を第二の差動回
路Ｚ２の非反転入力端＋にそれぞれ入力している。
は、図４に示すようにリファレンス分圧抵抗Ｒ１〜Ｒ３
の３個を高電圧端子ＴＨと低電圧端子ＴＬ間に直列接続
し、分圧によって節点Ｎ１，Ｎ２にそれぞれ発生するリ
ファレンス高電圧Ｖ１を第一の差動回路Ｚ１の非反転入
力端＋に、またリファレンス低電圧Ｖ２を第二の差動回
路Ｚ２の非反転入力端＋にそれぞれ入力している。
【０００３】充放電部１は、限時コンデンサＣと限時抵
抗Ｒとが並列接続された時定数素子１ｔｃの一端が低電
圧端子ＴＬに、また他端が節点Ｎと放充電ＳＷ用Ｐ型ト
ランジスタＰを介して高電圧端子ＴＨに接続されてい
る。
抗Ｒとが並列接続された時定数素子１ｔｃの一端が低電
圧端子ＴＬに、また他端が節点Ｎと放充電ＳＷ用Ｐ型ト
ランジスタＰを介して高電圧端子ＴＨに接続されてい
る。
【０００４】充放電部１の節点Ｎを両差動回路Ｚ１，Ｚ
２のそれぞれの反転入力端−に接続し、第一の差動回路
Ｚ１の出力信号を第一のインバータＩ１を構成するＰ型
トランジスタのゲートに、また第二の差動回路Ｚ２の出
力信号をインバータＩ１を構成するＮ型トランジスタの
ゲートにそれぞれ入力している。
２のそれぞれの反転入力端−に接続し、第一の差動回路
Ｚ１の出力信号を第一のインバータＩ１を構成するＰ型
トランジスタのゲートに、また第二の差動回路Ｚ２の出
力信号をインバータＩ１を構成するＮ型トランジスタの
ゲートにそれぞれ入力している。
【０００５】インバータＩ１の出力端は、二つのＣＭＯ
Ｓインバータで構成するラッチ回路３と第二のインバー
タＩ２を介して発振出力端子Ｔｏに接続されると共に充
放電部１のＰ型トランジスタＰのゲートに接続されてい
る。
Ｓインバータで構成するラッチ回路３と第二のインバー
タＩ２を介して発振出力端子Ｔｏに接続されると共に充
放電部１のＰ型トランジスタＰのゲートに接続されてい
る。
【０００６】次に図５の各信号の波形図を用いて回路の
動作について説明する。まず、発振の初期状態として限
時コンデンサＣに電荷がチャージされていない時点で、
両差動回路Ｚ１，Ｚ２はともに”Ｈ”レベルを出力する
ため発振出力信号Ｓｏは”Ｌ”レベルであり、充放電部
１のＰ型トランジスタＰはオンして、高電圧端子ＴＨか
ら限時コンデンサＣに電荷がチャージされ始める。
動作について説明する。まず、発振の初期状態として限
時コンデンサＣに電荷がチャージされていない時点で、
両差動回路Ｚ１，Ｚ２はともに”Ｈ”レベルを出力する
ため発振出力信号Ｓｏは”Ｌ”レベルであり、充放電部
１のＰ型トランジスタＰはオンして、高電圧端子ＴＨか
ら限時コンデンサＣに電荷がチャージされ始める。
【０００７】次に、両差動回路Ｚ１，Ｚ２の反転入力端
−に入力する発振電圧ＳＮ２がリファレンス低電圧Ｖ２
以上になると、第二の差動回路Ｚ２の出力信号が”Ｌ”
レベルとなり、インバータＩ１の二つのトランジスタは
共にオフとなるが、ラッチ回路３によって節点Ｎの電圧
である発振出力信号Ｓｏは前のレベルを保持する。
−に入力する発振電圧ＳＮ２がリファレンス低電圧Ｖ２
以上になると、第二の差動回路Ｚ２の出力信号が”Ｌ”
レベルとなり、インバータＩ１の二つのトランジスタは
共にオフとなるが、ラッチ回路３によって節点Ｎの電圧
である発振出力信号Ｓｏは前のレベルを保持する。
【０００８】次に、発振電圧ＳＮ２がリファレンス高電
圧Ｖ１以上に上がると両差動回路Ｚ１，Ｚ２は共に”
Ｌ”レベルを出力するため発振出力信号Ｓｏは”Ｈ”レ
ベルとなり、Ｐ型トランジスタＰはオフし、よって限時
コンデンサＣにチャージされた電荷は限時抵抗Ｒを通し
て放電される。
圧Ｖ１以上に上がると両差動回路Ｚ１，Ｚ２は共に”
Ｌ”レベルを出力するため発振出力信号Ｓｏは”Ｈ”レ
ベルとなり、Ｐ型トランジスタＰはオフし、よって限時
コンデンサＣにチャージされた電荷は限時抵抗Ｒを通し
て放電される。
【０００９】次に、発振電圧ＳＮ２がリファレンス高電
圧Ｖ１以下に下がると差動回路Ｚ１の出力信号が”Ｈ”
レベルとなり、インバータＩ１の二つのトランジスタは
共にオフとなるが、ラッチ回路３は前の状態を保持す
る。
圧Ｖ１以下に下がると差動回路Ｚ１の出力信号が”Ｈ”
レベルとなり、インバータＩ１の二つのトランジスタは
共にオフとなるが、ラッチ回路３は前の状態を保持す
る。
【００１０】最後に、発振電圧ＳＮ２がリファレンス高
電圧Ｖ１以下に下がると、両差動回路Ｚ１，Ｚ２の出力
信号は共に”Ｈ”レベルを出力するので、Ｐ型トランジ
スタＰはオンとなる。以降は上述の状態を自動的に繰り
返すので発振出力端子Ｔｏに連続した発振出力信号Ｓｏ
が発生する。
電圧Ｖ１以下に下がると、両差動回路Ｚ１，Ｚ２の出力
信号は共に”Ｈ”レベルを出力するので、Ｐ型トランジ
スタＰはオンとなる。以降は上述の状態を自動的に繰り
返すので発振出力端子Ｔｏに連続した発振出力信号Ｓｏ
が発生する。
【００１１】
【発明が解決しようとする課題】従来のＣＭＯＳ型半導
体ＣＲ発振回路では、差動回路を二つ有するので回路の
消費電流が大きく、また半導体製造工程における二つの
差動回路のオフセット電位の違いによるばらつきによっ
て発振周波数がばらつくという欠点があった。
体ＣＲ発振回路では、差動回路を二つ有するので回路の
消費電流が大きく、また半導体製造工程における二つの
差動回路のオフセット電位の違いによるばらつきによっ
て発振周波数がばらつくという欠点があった。
【００１２】
【課題を解決するための手段】本発明のＣＭＯＳ型半導
体ＣＲ発振回路は、限時コンデンサおよび限時抵抗が並
列に接続された時定数素子の一端に節点Ｎを介して充放
電スイッチ用トランジスタを直列接続した充放電部の両
端を前記時定数素子の他端を低電圧側にして高電圧端子
および低電圧端子間に接続し、前記節点Ｎを差動回路の
一方の入力端に接続し、リファレンス高電圧またはリフ
ァレンス低電圧を前記差動回路の他方の入力端に入力
し、前記差動回路の差動出力信号がインバータ列を介し
て前記充放電スイッチ用トランジスタのゲートに帰還供
給されると共に発振出力端子に出力されるＣＭＯＳ型半
導体ＣＲ発振回路において、Ｎ型トランジスタおよびＰ
型ランジスタで形成されたアナログスイッチング素子ま
たはインバータを有するリファレンス電圧切換部を設
け、該リファレンス電圧切換部に前記リファレンス高電
圧と前記リファレンス低電圧を入力し、前記差動出力信
号に制御され前記二つの電圧のいずれかに切り換えて前
記差動回路の他方の入力端に入力して構成されている。
体ＣＲ発振回路は、限時コンデンサおよび限時抵抗が並
列に接続された時定数素子の一端に節点Ｎを介して充放
電スイッチ用トランジスタを直列接続した充放電部の両
端を前記時定数素子の他端を低電圧側にして高電圧端子
および低電圧端子間に接続し、前記節点Ｎを差動回路の
一方の入力端に接続し、リファレンス高電圧またはリフ
ァレンス低電圧を前記差動回路の他方の入力端に入力
し、前記差動回路の差動出力信号がインバータ列を介し
て前記充放電スイッチ用トランジスタのゲートに帰還供
給されると共に発振出力端子に出力されるＣＭＯＳ型半
導体ＣＲ発振回路において、Ｎ型トランジスタおよびＰ
型ランジスタで形成されたアナログスイッチング素子ま
たはインバータを有するリファレンス電圧切換部を設
け、該リファレンス電圧切換部に前記リファレンス高電
圧と前記リファレンス低電圧を入力し、前記差動出力信
号に制御され前記二つの電圧のいずれかに切り換えて前
記差動回路の他方の入力端に入力して構成されている。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第一の実施例の回路図である。本実
施例のＣＭＯＳ型半導体ＣＲ発振回路は、高電圧端子Ｔ
Ｈと低電圧端子ＴＬ間に挿入されている充放電部１およ
びリファレンス分圧抵抗Ｒ１〜Ｒ３と、発振出力端子Ｔ
ｏに接続されたＣＭＯＳインバータＩ２は図４に示した
従来の回路のものと同一で、リファレンス分圧抵抗Ｒ１
〜Ｒ３の接続節点Ｎ１，Ｎ２と差動回路Ｚ１の反転入力
端−との間にリファレンス電圧切換部２を挿入したもの
である。
る。図１は本発明の第一の実施例の回路図である。本実
施例のＣＭＯＳ型半導体ＣＲ発振回路は、高電圧端子Ｔ
Ｈと低電圧端子ＴＬ間に挿入されている充放電部１およ
びリファレンス分圧抵抗Ｒ１〜Ｒ３と、発振出力端子Ｔ
ｏに接続されたＣＭＯＳインバータＩ２は図４に示した
従来の回路のものと同一で、リファレンス分圧抵抗Ｒ１
〜Ｒ３の接続節点Ｎ１，Ｎ２と差動回路Ｚ１の反転入力
端−との間にリファレンス電圧切換部２を挿入したもの
である。
【００１４】すなわち、限時コンデンサＣと限時抵抗Ｒ
とを並列に接続した時定数素子１ｔｃの高電圧側の節点
Ｎに充放電ＳＷ用Ｐ型トランジスタＰのドレインを接続
した充放電部１の両端を、トランジスタＰのソースを高
電圧端子ＴＨに、また時定数素子１ｔｃの他端を低電圧
端子ＴＬに接続している。
とを並列に接続した時定数素子１ｔｃの高電圧側の節点
Ｎに充放電ＳＷ用Ｐ型トランジスタＰのドレインを接続
した充放電部１の両端を、トランジスタＰのソースを高
電圧端子ＴＨに、また時定数素子１ｔｃの他端を低電圧
端子ＴＬに接続している。
【００１５】節点Ｎの発振電圧ＳＮ１を差動回路Ｚ１の
非反転入力端＋に入力し、その出力する差動出力信号Ｓ
Ｚを第一のインバータＩ１と節点Ｎ３と第二のインバー
タＩ２とを介して発振出力端子Ｔｏに供給すると共にト
ランジスタＰのゲートに帰還接続している。
非反転入力端＋に入力し、その出力する差動出力信号Ｓ
Ｚを第一のインバータＩ１と節点Ｎ３と第二のインバー
タＩ２とを介して発振出力端子Ｔｏに供給すると共にト
ランジスタＰのゲートに帰還接続している。
【００１６】高電圧端子ＴＨと低電圧端子ＴＬ間に接続
されたリファレンス用分圧抵抗Ｒ１〜Ｒ３の接続節点Ｎ
１，Ｎ２に発生するリファレンス高電圧Ｖ１とリファレ
ンス低電圧Ｖ２とは、リファレンス電圧切換部２を介し
て差動出力信号ＳＺによって選択されて差動回路Ｚ１の
反転入力端−に供給される。
されたリファレンス用分圧抵抗Ｒ１〜Ｒ３の接続節点Ｎ
１，Ｎ２に発生するリファレンス高電圧Ｖ１とリファレ
ンス低電圧Ｖ２とは、リファレンス電圧切換部２を介し
て差動出力信号ＳＺによって選択されて差動回路Ｚ１の
反転入力端−に供給される。
【００１７】リファレンス電圧切換部２はＣＭＯＳトラ
ンジスタによる二つのトランスファーゲートＴＧ１，Ｔ
Ｇ２で構成され、それらのゲートはそれぞれ差動出力信
号ＳＺおよび反転差動出力信号ＳＺＲの対で制御され
る。
ンジスタによる二つのトランスファーゲートＴＧ１，Ｔ
Ｇ２で構成され、それらのゲートはそれぞれ差動出力信
号ＳＺおよび反転差動出力信号ＳＺＲの対で制御され
る。
【００１８】次に図２の各信号の波形図を用いて図１の
回路の動作について説明する。まず、発振の初期状態と
して限時コンデンサＣに電荷がチャージされていない場
合に、差動出力信号ＳＺは”Ｌ”レベルとなりインバー
タＩ１から出力される反転差動出力信号ＳＺＲは”Ｈ”
レベルとなるので、リファレンス電圧切換部２のトラン
スファーゲートＴＧ１はオンし、トランスファーゲート
ＴＧ２はオフする。
回路の動作について説明する。まず、発振の初期状態と
して限時コンデンサＣに電荷がチャージされていない場
合に、差動出力信号ＳＺは”Ｌ”レベルとなりインバー
タＩ１から出力される反転差動出力信号ＳＺＲは”Ｈ”
レベルとなるので、リファレンス電圧切換部２のトラン
スファーゲートＴＧ１はオンし、トランスファーゲート
ＴＧ２はオフする。
【００１９】従って差動回路Ｚ１の反転入力端−にはリ
ファレンス高電圧Ｖ１が入力され、充放電ＳＷ用Ｐ型ト
ランジスタＰはオンし、限時コンデンサＣに高電圧端子
ＴＨから電荷がチャージされ始める。
ファレンス高電圧Ｖ１が入力され、充放電ＳＷ用Ｐ型ト
ランジスタＰはオンし、限時コンデンサＣに高電圧端子
ＴＨから電荷がチャージされ始める。
【００２０】次に、差動回路Ｚ１の非反転入力端＋に入
力する節点Ｎの電圧である発振電圧ＳＮ１がリファレン
ス高電圧Ｖ１以上に上がると差動回路Ｚ１は”Ｈ”レベ
ルを出力し、インバータＩ１，Ｉ２もそれぞれ反転す
る。
力する節点Ｎの電圧である発振電圧ＳＮ１がリファレン
ス高電圧Ｖ１以上に上がると差動回路Ｚ１は”Ｈ”レベ
ルを出力し、インバータＩ１，Ｉ２もそれぞれ反転す
る。
【００２１】従って第一のトランスファーゲートＴＧ１
はオフ、第二のトランスファーゲートＴＧ２はオンし、
差動回路Ｚ１の反転入力端−にはリファレンス低電圧が
切り換わって入力される。
はオフ、第二のトランスファーゲートＴＧ２はオンし、
差動回路Ｚ１の反転入力端−にはリファレンス低電圧が
切り換わって入力される。
【００２２】またインバータＩ２は”Ｈ”レベルの発振
出力信号Ｓｏを出力するのでトランジスタＰはオフす
る。よって限時コンデンサＣにチャージされた電荷は限
時抵抗Ｒを通して放電を開始する。
出力信号Ｓｏを出力するのでトランジスタＰはオフす
る。よって限時コンデンサＣにチャージされた電荷は限
時抵抗Ｒを通して放電を開始する。
【００２３】さらに、差動回路Ｚ１の非反転入力端＋の
入力電圧ＳＮ１がリファレンス低電圧Ｖ２以下に下がる
と差動出力信号ＳＺは”Ｌ”レベルとなり、インバータ
Ｉ１，Ｉ２もそれぞれ反転する。
入力電圧ＳＮ１がリファレンス低電圧Ｖ２以下に下がる
と差動出力信号ＳＺは”Ｌ”レベルとなり、インバータ
Ｉ１，Ｉ２もそれぞれ反転する。
【００２４】よって第一のトランスファーゲートＴＧ１
はオン、第二のトランスファーゲートＴＧ２はオフし、
反転入力端−にはリファレンス高電圧Ｖ１が切り換わっ
て入力される。
はオン、第二のトランスファーゲートＴＧ２はオフし、
反転入力端−にはリファレンス高電圧Ｖ１が切り換わっ
て入力される。
【００２５】また発振出力信号Ｓｏは”Ｌ”レベルとな
るので、トランジスタＰはオンする。従って限時コンデ
ンサＣは再び充電を開始する。以降上述の状態を自動的
に繰り返すことによって発振は継続する。
るので、トランジスタＰはオンする。従って限時コンデ
ンサＣは再び充電を開始する。以降上述の状態を自動的
に繰り返すことによって発振は継続する。
【００２６】また、図１のインバータ列の数を増しても
よく、充放電ＳＷ用Ｐ型トランジスタＰの代わりにＮ型
トランジスタを電源の極性に対応して使用しても同様の
効果がある。
よく、充放電ＳＷ用Ｐ型トランジスタＰの代わりにＮ型
トランジスタを電源の極性に対応して使用しても同様の
効果がある。
【００２７】本実施例の回路では、従来の二つの差動回
路が一つになり、回路に流れる消費電流ｉＣ１が減少す
る。また二つの差動回路のオフセット電位の差による発
振周波数の変動がなくなる。さらに、従来の差動回路Ｚ
２とラッチ回路３が無くなるのでトランジスタ数が７ヶ
減少し、チップの小型化が出来る。
路が一つになり、回路に流れる消費電流ｉＣ１が減少す
る。また二つの差動回路のオフセット電位の差による発
振周波数の変動がなくなる。さらに、従来の差動回路Ｚ
２とラッチ回路３が無くなるのでトランジスタ数が７ヶ
減少し、チップの小型化が出来る。
【００２８】図３は本発明の第二の実施例の回路図であ
る。本実施例は図１の第一の実施例のリファレンス電圧
切換部２を、Ｐ型トランジスタとＮ型トランジスタのそ
れぞれのドレインを接続したインバータ型のリファレン
ス電圧切換部２ａに置き換えたものであり、それ以外の
構成は図１の回路と同様である。
る。本実施例は図１の第一の実施例のリファレンス電圧
切換部２を、Ｐ型トランジスタとＮ型トランジスタのそ
れぞれのドレインを接続したインバータ型のリファレン
ス電圧切換部２ａに置き換えたものであり、それ以外の
構成は図１の回路と同様である。
【００２９】本実施例においても、差動出力信号ＳＺ
が”Ｌ”レベルの場合にＣＭＯＳインバータのＰ型トラ
ンジスタがオンしかつＮ型トランジスタはオフするの
で、反転入力端−にはリファレンス高電圧Ｖ１が入力す
る。
が”Ｌ”レベルの場合にＣＭＯＳインバータのＰ型トラ
ンジスタがオンしかつＮ型トランジスタはオフするの
で、反転入力端−にはリファレンス高電圧Ｖ１が入力す
る。
【００３０】差動出力信号ＳＺが”Ｈ”レベルの場合は
インバータのＰ型トランジスタがオフしＮ型トランジス
タはオンとなり、反転入力端−にはリファレンス低電圧
が入力にする。従って、第一の実施例と同様に限時コン
デンサＣの充放電により発振がおこなわれるが、本実施
例では回路のトランジスタ数が９ヶ減少しチップがさら
に小型化出来る利点がある。
インバータのＰ型トランジスタがオフしＮ型トランジス
タはオンとなり、反転入力端−にはリファレンス低電圧
が入力にする。従って、第一の実施例と同様に限時コン
デンサＣの充放電により発振がおこなわれるが、本実施
例では回路のトランジスタ数が９ヶ減少しチップがさら
に小型化出来る利点がある。
【００３１】
【発明の効果】以上説明したように本発明は、差動回路
とそれに接続されるインバータ列の出力する差動出力信
号によって差動回路に入力される高・低二つのリファレ
ンス電圧を切り換えるので、従来有った二つの差動回路
が一つになり、発振回路に流れる消費電流が減少する。
とそれに接続されるインバータ列の出力する差動出力信
号によって差動回路に入力される高・低二つのリファレ
ンス電圧を切り換えるので、従来有った二つの差動回路
が一つになり、発振回路に流れる消費電流が減少する。
【００３２】また、二つの差動回路のオフセット電位の
差による発振周波数の変動がなくなる。さらに差動回路
が一つとラッチ回路がなくなるため、トランジスタ数が
少なくなりチップのレイアウト面積を小さく小型化する
ことができる。
差による発振周波数の変動がなくなる。さらに差動回路
が一つとラッチ回路がなくなるため、トランジスタ数が
少なくなりチップのレイアウト面積を小さく小型化する
ことができる。
【図１】本発明の第一の実施例の回路図である。
【図２】図１の回路の動作を説明するための電流と電圧
の波形図である。
の波形図である。
【図３】本発明の第二の実施例の回路図である。
【図４】従来のＣＭＯＳ型半導体ＣＲ発振回路の一例の
回路図である。
回路図である。
【図５】図４の回路の動作を説明するための電流と電圧
の波形図である。
の波形図である。
１ 充放電部 １ｔｃ 時定数素子 ２，２ａ リファレンス電圧切換部 Ｃ 時限コンデンサ Ｉ１，Ｉ２ ＣＭＯＳインバータ ｉＣ１ 回路消費電流 Ｎ，Ｎ１〜Ｎ３ 節点 Ｐ 充放電ＳＷ用Ｐ型トランジスタ Ｒ 時限抵抗 Ｒ１〜Ｒ３ リファレンス用分圧抵抗 ＳＮ１ 発振電圧 Ｓｏ 発振出力電圧 ＳＺ 差動出力信号 ＳＺＲ 差動出力反転信号 Ｔｏ 発振出力端子 ＴＨ 高電圧端子 ＴＬ 低電圧端子 ＴＧ１，ＴＧ２ トランスファーゲート Ｖ１ リファレンス高電圧 Ｖ２ リファレンス低電圧 ＶＨ 高電圧 ＶＬ 低電圧 Ｚ１ 差動回路 − 反転入力端 ＋ 非反転入力端
Claims (1)
- 【請求項１】 限時コンデンサおよび限時抵抗が並列に
接続された時定数素子の一端に節点Ｎを介して充放電ス
イッチ用トランジスタを直列接続した充放電部の両端を
前記時定数素子の他端を低電圧側にして高電圧端子およ
び低電圧端子間に接続し、前記節点Ｎを差動回路の一方
の入力端に接続し、リファレンス高電圧またはリファレ
ンス低電圧を前記差動回路の他方の入力端に入力し、前
記差動回路の差動出力信号がインバータ列を介して前記
充放電スイッチ用トランジスタのゲートに帰還供給され
ると共に発振出力端子に出力されるＣＭＯＳ型半導体Ｃ
Ｒ発振回路において、Ｎ型トランジスタおよびＰ型ラン
ジスタで形成されたアナログスイッチング素子またはイ
ンバータを有するリファレンス電圧切換部を設け、該リ
ファレンス電圧切換部に前記リファレンス高電圧と前記
リファレンス低電圧を入力し、前記差動出力信号に制御
され前記二つの電圧のいずれかに切り換えて前記差動回
路の他方の入力端に入力することを特徴とするＣＭＯＳ
型半導体ＣＲ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722292A JPH06140884A (ja) | 1992-10-26 | 1992-10-26 | Ｃｍｏｓ型半導体ｃｒ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722292A JPH06140884A (ja) | 1992-10-26 | 1992-10-26 | Ｃｍｏｓ型半導体ｃｒ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140884A true JPH06140884A (ja) | 1994-05-20 |
Family
ID=17714629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28722292A Pending JPH06140884A (ja) | 1992-10-26 | 1992-10-26 | Ｃｍｏｓ型半導体ｃｒ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140884A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955643A (ja) * | 1995-08-08 | 1997-02-25 | Lg Semicon Co Ltd | タイマ発振回路 |
| JP2009135889A (ja) * | 2007-11-01 | 2009-06-18 | Denso Corp | 信号形成回路 |
| JP2010287575A (ja) * | 2002-09-04 | 2010-12-24 | Samsung Electronics Co Ltd | 液晶表示装置用インバータ |
| US9758435B2 (en) | 2011-03-17 | 2017-09-12 | 3M Innovative Properties Company | Dental ceramic article, process of production and use thereof |
| JP2022101864A (ja) * | 2020-12-25 | 2022-07-07 | 昭和電工株式会社 | 発振装置及び磁気センサシステム |
-
1992
- 1992-10-26 JP JP28722292A patent/JPH06140884A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955643A (ja) * | 1995-08-08 | 1997-02-25 | Lg Semicon Co Ltd | タイマ発振回路 |
| JP2010287575A (ja) * | 2002-09-04 | 2010-12-24 | Samsung Electronics Co Ltd | 液晶表示装置用インバータ |
| US8723780B2 (en) | 2002-09-04 | 2014-05-13 | Samsung Display Co., Ltd. | Inverter for liquid crystal display |
| US9082369B2 (en) | 2002-09-04 | 2015-07-14 | Samsung Display Co., Ltd. | Inverter for liquid crystal display |
| JP2009135889A (ja) * | 2007-11-01 | 2009-06-18 | Denso Corp | 信号形成回路 |
| US9758435B2 (en) | 2011-03-17 | 2017-09-12 | 3M Innovative Properties Company | Dental ceramic article, process of production and use thereof |
| JP2022101864A (ja) * | 2020-12-25 | 2022-07-07 | 昭和電工株式会社 | 発振装置及び磁気センサシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
| JP2635789B2 (ja) | 信号遅延回路及び該回路を用いたクロック信号発生回路 | |
| KR100338482B1 (ko) | 제어가능지연회로 | |
| US4283639A (en) | Device for producing two clock pulse trains from a periodic signal of any waveform | |
| JPH0159772B2 (ja) | ||
| US5545941A (en) | Crystal oscillator circuit | |
| JPH031609A (ja) | 電源電圧に無関係な周波数を有するリング発振器 | |
| JPH06140884A (ja) | Ｃｍｏｓ型半導体ｃｒ発振回路 | |
| JPH0537300A (ja) | スイツチトキヤパシタ回路 | |
| JPH0637601A (ja) | 低電力消費のスタチックなエッジトリガされたｄフリップ−フロップ | |
| JPS59175218A (ja) | Ｃｍｏｓインバ−タ | |
| KR20030072527A (ko) | 직류-직류 컨버터의 발진기 | |
| JP2004349831A (ja) | 発振回路 | |
| JPH07202646A (ja) | 電圧制御発振回路 | |
| JPH01200720A (ja) | アナログカウンタ回路 | |
| JPS63260316A (ja) | 発振回路 | |
| JP2001258241A (ja) | 電圧反転回路 | |
| JPH09107273A (ja) | パルス発振器 | |
| JPS62117411A (ja) | パルス幅制御回路 | |
| JPH1141069A (ja) | Ｃｒ発振回路 | |
| JPH0113771B2 (ja) | ||
| JPS62274812A (ja) | 発振回路 | |
| JPH06112781A (ja) | Ｃｍｏｓ遅延回路 | |
| JPS6243367B2 (ja) | ||
| JPS5879338A (ja) | 論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |