JPH08237948A - スイッチング制御型電源回路 - Google Patents
スイッチング制御型電源回路Info
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- JPH08237948A JPH08237948A JP3863395A JP3863395A JPH08237948A JP H08237948 A JPH08237948 A JP H08237948A JP 3863395 A JP3863395 A JP 3863395A JP 3863395 A JP3863395 A JP 3863395A JP H08237948 A JPH08237948 A JP H08237948A
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- 230000015556 catabolic process Effects 0.000 abstract 1
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- 238000004804 winding Methods 0.000 description 8
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- 230000007423 decrease Effects 0.000 description 2
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- 230000005856 abnormality Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 ２次側の整流ダイオードが破壊されても、メ
インスイッチング素子としての電界効果型トランジスタ
が破壊されないようにすること。 【構成】 メインスイッチング素子としての電界効果型
トランジスタＱ１のゲートとこのトランジスタＱ１を駆
動するトーテンポール型ドライブトランジスタＱ２，Ｑ
３のベースに接続され、トランジスタＱ１のベース電位
の変化を前記ドライブトランジスタに伝えるダイオード
Ｄ６を設けた。
インスイッチング素子としての電界効果型トランジスタ
が破壊されないようにすること。 【構成】 メインスイッチング素子としての電界効果型
トランジスタＱ１のゲートとこのトランジスタＱ１を駆
動するトーテンポール型ドライブトランジスタＱ２，Ｑ
３のベースに接続され、トランジスタＱ１のベース電位
の変化を前記ドライブトランジスタに伝えるダイオード
Ｄ６を設けた。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング型電源回路
に関する。
に関する。
【０００２】
【従来の技術】図２は従来のリンギングチョーク型コン
バータの回路図である。
バータの回路図である。
【０００３】この回路において、トーテンポール回路の
トランジスタＱ２のバイアスを抵抗Ｒ２とＲ３とからな
る自己バイアス型とし、その入力には抵抗Ｒ５とコンデ
ンサＣ３からなる積分回路を使用している。さらに、ト
ランスＴのメイン巻線ＬPとＦＥＴのドレイン間にイン
ダクタンスＬ１を、トランスＴとソース間にキャパシタ
Ｃ４を挿入することにより共振回路を構成している。前
記積分回路は遅延回路として作用し、このため、ゲート
容量への充電時間が遅れることになる。
トランジスタＱ２のバイアスを抵抗Ｒ２とＲ３とからな
る自己バイアス型とし、その入力には抵抗Ｒ５とコンデ
ンサＣ３からなる積分回路を使用している。さらに、ト
ランスＴのメイン巻線ＬPとＦＥＴのドレイン間にイン
ダクタンスＬ１を、トランスＴとソース間にキャパシタ
Ｃ４を挿入することにより共振回路を構成している。前
記積分回路は遅延回路として作用し、このため、ゲート
容量への充電時間が遅れることになる。
【０００４】上記Ｌ１とＣ４からなる共振回路を有する
ものは、いわゆるソフトスイッチング電源回路を構成
し、後述するようにドレイン電圧の立ち上がり時に重複
していたドレイン電圧とドレイン電流との重なりがなく
なる。
ものは、いわゆるソフトスイッチング電源回路を構成
し、後述するようにドレイン電圧の立ち上がり時に重複
していたドレイン電圧とドレイン電流との重なりがなく
なる。
【０００５】次に図２の従来例回路の動作を説明する
が、まず、図２における抵抗Ｒ１１がない場合の動作を
説明する。
が、まず、図２における抵抗Ｒ１１がない場合の動作を
説明する。
【０００６】電源が投入されると、端子１（プラス端
子）から起動抵抗Ｒ１を流れる電流はコンデンサＣ１を
充電する。コンデンサＣ１が充電されると抵抗Ｒ２、Ｒ
３からなる自己バイアス回路によってバイアス電圧が加
えられトーテンポール型の一方のトランジスタＱ２をオ
ンせしめる。トランジスタＱ２がオンとなり、このトラ
ンジスタＱ２のコレクタ電流（実質的なＦＥＴのゲート
の充電電流）が増大すると、抵抗Ｒ２における電圧降下
が増し、このためトランジスタＱ２のベース電流が減少
し、ＦＥＴのドライブ電流に制限をかける。この結果Ｆ
ＥＴのゲートへの充電時間が遅延せしめられることにな
る。
子）から起動抵抗Ｒ１を流れる電流はコンデンサＣ１を
充電する。コンデンサＣ１が充電されると抵抗Ｒ２、Ｒ
３からなる自己バイアス回路によってバイアス電圧が加
えられトーテンポール型の一方のトランジスタＱ２をオ
ンせしめる。トランジスタＱ２がオンとなり、このトラ
ンジスタＱ２のコレクタ電流（実質的なＦＥＴのゲート
の充電電流）が増大すると、抵抗Ｒ２における電圧降下
が増し、このためトランジスタＱ２のベース電流が減少
し、ＦＥＴのドライブ電流に制限をかける。この結果Ｆ
ＥＴのゲートへの充電時間が遅延せしめられることにな
る。
【０００７】その後、トランジスタＱ２のオンによりＦ
ＥＴＱ１はオンとなり、トランスＴのドライブ巻線ＬD
に電圧が誘起される。このドライブ巻線に発生した電圧
はダイオードＤ１を介してコンデンサＣ１を充電すると
ともに、抵抗Ｒ５及びコンデンサＣ３よりなる積分回路
に加えられるが、積分回路はこの入力電圧を遅延せしめ
てコンデンサＣ２を介してトランジスタＱ２に加える。
このように前述した自己バイアス回路とともに、この積
分回路はＦＥＴがオンとなるタイミングを遅延せしめる
ことになる。
ＥＴＱ１はオンとなり、トランスＴのドライブ巻線ＬD
に電圧が誘起される。このドライブ巻線に発生した電圧
はダイオードＤ１を介してコンデンサＣ１を充電すると
ともに、抵抗Ｒ５及びコンデンサＣ３よりなる積分回路
に加えられるが、積分回路はこの入力電圧を遅延せしめ
てコンデンサＣ２を介してトランジスタＱ２に加える。
このように前述した自己バイアス回路とともに、この積
分回路はＦＥＴがオンとなるタイミングを遅延せしめる
ことになる。
【０００８】一方、ドライブ巻線ＬDに発生する電圧は
またダイオードＤ３及び抵抗Ｒ７を介してコンデンサＣ
５を充電する。そして、コンデンサＣ５の両端間電圧
が、０．７Ｖ以上になるとトランジスタＱ４がオンする
ので、トランジスタＱ２がオフ、Ｑ３がオンとなり、こ
の結果ＦＥＴＱ１がオフとなる。この時、インダクタン
スＬ１、コンデンサＣ４によりなる共振回路の共振電圧
（コンデンサＣ４の両端間電圧＝ドレイン電圧）が０の
時にＦＥＴがオフするようにさせるとドレイン電流が０
になってからＦＥＴがドレイン電圧を立ち上がらせるこ
とができる。これによって、図３の重複期間Ｔ（図３に
おいて、Ａ部はドレイン電圧とドレイン電流の重なりを
示す）がなくなり、図４の如くなる。
またダイオードＤ３及び抵抗Ｒ７を介してコンデンサＣ
５を充電する。そして、コンデンサＣ５の両端間電圧
が、０．７Ｖ以上になるとトランジスタＱ４がオンする
ので、トランジスタＱ２がオフ、Ｑ３がオンとなり、こ
の結果ＦＥＴＱ１がオフとなる。この時、インダクタン
スＬ１、コンデンサＣ４によりなる共振回路の共振電圧
（コンデンサＣ４の両端間電圧＝ドレイン電圧）が０の
時にＦＥＴがオフするようにさせるとドレイン電流が０
になってからＦＥＴがドレイン電圧を立ち上がらせるこ
とができる。これによって、図３の重複期間Ｔ（図３に
おいて、Ａ部はドレイン電圧とドレイン電流の重なりを
示す）がなくなり、図４の如くなる。
【０００９】次に、定常状態に移り、ＦＥＴＱ１がオフ
すると２次側にエネルギーが供給されダイオードＤ５、
コンデンサＣ６で整流され、これによって出力電圧は端
子３、４間に得られる。尚、符号２はアース端子（マイ
ナス端子）を示している。
すると２次側にエネルギーが供給されダイオードＤ５、
コンデンサＣ６で整流され、これによって出力電圧は端
子３、４間に得られる。尚、符号２はアース端子（マイ
ナス端子）を示している。
【００１０】尚、定電圧化はシャントレギュレータＩＣ
１、分圧抵抗Ｒ９、Ｒ１０とフォトカプラＰＣ１でトラ
ンジスタＱ４を制御して行われる。
１、分圧抵抗Ｒ９、Ｒ１０とフォトカプラＰＣ１でトラ
ンジスタＱ４を制御して行われる。
【００１１】２次側にエネルギーが供給されると今度は
ドライブ巻線ＬDにリンギングが発生してこの電圧によ
りトランジスタＱ２がオンするが、この時、急激に放電
されるコンデンサＣ４の充電電荷がＦＥＴのオン時にド
レイン電流となり、ドレイン電圧が十分降下しないうち
にドレイン電流が急激に流れ、ドレイン電圧波形とドレ
イン電流波形との重なりが生じ、この結果損失が発生す
る。
ドライブ巻線ＬDにリンギングが発生してこの電圧によ
りトランジスタＱ２がオンするが、この時、急激に放電
されるコンデンサＣ４の充電電荷がＦＥＴのオン時にド
レイン電流となり、ドレイン電圧が十分降下しないうち
にドレイン電流が急激に流れ、ドレイン電圧波形とドレ
イン電流波形との重なりが生じ、この結果損失が発生す
る。
【００１２】しかしながら、この回路においては、ドラ
イブ巻線ＬDに発生する電圧は、抵抗Ｒ５、コンデンサ
Ｃ３からなる積分回路を介してトランジスタＱ２のベー
スに供給される。従って、トランジスタＱ２のベースに
加わる電圧は積分回路の時定数に従って増加する電圧と
なり、このためＦＥＴの導通度も漸次増加するのでドレ
イン電圧も漸次減少する。これによって、図４のように
コンデンサＣ４から放電される電流ＣDも従来程急峻に
はならず、この結果放電電流はドレイン電圧が下降して
から放電することになる。よって、図４のＤ部から分か
るようにドレイン電流とドレイン電圧波形との時間的重
なりを可及的に少なくすることができるので、スイッチ
ングロスを減少させることもできる。
イブ巻線ＬDに発生する電圧は、抵抗Ｒ５、コンデンサ
Ｃ３からなる積分回路を介してトランジスタＱ２のベー
スに供給される。従って、トランジスタＱ２のベースに
加わる電圧は積分回路の時定数に従って増加する電圧と
なり、このためＦＥＴの導通度も漸次増加するのでドレ
イン電圧も漸次減少する。これによって、図４のように
コンデンサＣ４から放電される電流ＣDも従来程急峻に
はならず、この結果放電電流はドレイン電圧が下降して
から放電することになる。よって、図４のＤ部から分か
るようにドレイン電流とドレイン電圧波形との時間的重
なりを可及的に少なくすることができるので、スイッチ
ングロスを減少させることもできる。
【００１３】ところで、上記のものにおいて、トランス
Ｔが結合が悪いものであると、スイッチング時に発生す
るリンギング電圧を抑制することができず、また、ＦＥ
Ｔのオン時に生じる放電電流ＣDが大きくなり、これら
が高調波ノイズとなってテレビ画面に妨害として現れ
る。しかし、この図２に示すようにトランスとソース間
に接続されたキャパシタＣ４と直列に抵抗Ｒ１１を接続
し、スナバ回路を構成することにより、トランスＴの出
力電圧に発生するリンギング電圧を抑圧することができ
ると共にＦＥＴオン時のラッシュ電流をも低減でき、こ
の結果高調波に起因するノイズを低減することができる
ようにしている。
Ｔが結合が悪いものであると、スイッチング時に発生す
るリンギング電圧を抑制することができず、また、ＦＥ
Ｔのオン時に生じる放電電流ＣDが大きくなり、これら
が高調波ノイズとなってテレビ画面に妨害として現れ
る。しかし、この図２に示すようにトランスとソース間
に接続されたキャパシタＣ４と直列に抵抗Ｒ１１を接続
し、スナバ回路を構成することにより、トランスＴの出
力電圧に発生するリンギング電圧を抑圧することができ
ると共にＦＥＴオン時のラッシュ電流をも低減でき、こ
の結果高調波に起因するノイズを低減することができる
ようにしている。
【００１４】
【発明が解決しようとする課題】ところで、上記回路の
ゲート部の電圧（ＦＥＴのゲートとアース端子間の電
圧）は定常状態では図５のようになっている。しかしな
がら、上記従来の回路では何らかの原因で整流ダイオー
ドが破壊されるとゲート部の電圧は図５の定常状態より
大きな電圧が長い期間にわたって発生する図６のような
状態になる。このような電圧がＦＥＴのゲート部にかか
り続けると、ＦＥＴのオン期間が長く、しかも大きな電
流が流れ、この結果、ＦＥＴが破壊され、ヒューズが切
れる事態を招来することになる。
ゲート部の電圧（ＦＥＴのゲートとアース端子間の電
圧）は定常状態では図５のようになっている。しかしな
がら、上記従来の回路では何らかの原因で整流ダイオー
ドが破壊されるとゲート部の電圧は図５の定常状態より
大きな電圧が長い期間にわたって発生する図６のような
状態になる。このような電圧がＦＥＴのゲート部にかか
り続けると、ＦＥＴのオン期間が長く、しかも大きな電
流が流れ、この結果、ＦＥＴが破壊され、ヒューズが切
れる事態を招来することになる。
【００１５】従って、本発明はかかる問題点を解決する
ことを目的とするものである。
ことを目的とするものである。
【００１６】
【課題を解決するための手段】本発明はメインスイッチ
ング素子としての電界効果型トランジスタと、前記電界
効果型トランジスタを駆動するべく前記電界効果型トラ
ンジスタのゲートに接続されたドライブトランジスタ
と、前記電界効果型トランジスタのゲートと前記ドライ
ブトランジスタの制御電極に接続され、前記電界効果型
トランジスタのゲート電圧変化を前記ドライブトランジ
スタの制御電極に付与する制御電圧付与手段とからなる
スイッチング制御型電源回路である。
ング素子としての電界効果型トランジスタと、前記電界
効果型トランジスタを駆動するべく前記電界効果型トラ
ンジスタのゲートに接続されたドライブトランジスタ
と、前記電界効果型トランジスタのゲートと前記ドライ
ブトランジスタの制御電極に接続され、前記電界効果型
トランジスタのゲート電圧変化を前記ドライブトランジ
スタの制御電極に付与する制御電圧付与手段とからなる
スイッチング制御型電源回路である。
【００１７】
【作用】上記の構成によれば、電界効果型トランジスタ
のゲート電圧が異常に上昇するとその電圧の変化がドラ
イブトランジスタの制御電極に加わり、ドライブトラン
ジスタが電界効果型トランジスタを駆動することがなく
なり、発振動作が停止する。
のゲート電圧が異常に上昇するとその電圧の変化がドラ
イブトランジスタの制御電極に加わり、ドライブトラン
ジスタが電界効果型トランジスタを駆動することがなく
なり、発振動作が停止する。
【００１８】
【実施例】以下、本発明の一実施例を図１を参照しつつ
説明するが、上記従来例（図２）と同一構成要素には同
一符号を付けてその重複説明は省略する。
説明するが、上記従来例（図２）と同一構成要素には同
一符号を付けてその重複説明は省略する。
【００１９】すなわち、図１において、図２の回路構成
と異なるところは、ダイオードＤ６がＦＥＴＱ１のゲー
トと、抵抗Ｒ７とダイオードＤ３の接続点に図示の極性
で接続されている点である。
と異なるところは、ダイオードＤ６がＦＥＴＱ１のゲー
トと、抵抗Ｒ７とダイオードＤ３の接続点に図示の極性
で接続されている点である。
【００２０】かかる構成にすると、整流ダイオードＤ５
が破壊された場合、ＦＥＴＱ１のゲート電圧は図６のよ
うに増大しようとするが、このＦＥＴＱ１のゲート電圧
の変化は前記ダイオードＤ６、抵抗Ｒ７を介してトラン
ジスタＱ４のベース電位を上昇せしめＱ４がオンになる
ように作用する。トランジスタＱ４がオンになると、ト
ランジスタＱ２とトランジスタＱ３のベース電流が引き
込まれ、これによってＦＥＴＱ１のゲート電圧が減少
し、これによってＦＥＴがオフになる。ＦＥＴがオフに
なると、当該発振回路の発振動作が停止し、この結果Ｆ
ＥＴの破壊がなくなり、ヒューズも熔断することがなく
なる。
が破壊された場合、ＦＥＴＱ１のゲート電圧は図６のよ
うに増大しようとするが、このＦＥＴＱ１のゲート電圧
の変化は前記ダイオードＤ６、抵抗Ｒ７を介してトラン
ジスタＱ４のベース電位を上昇せしめＱ４がオンになる
ように作用する。トランジスタＱ４がオンになると、ト
ランジスタＱ２とトランジスタＱ３のベース電流が引き
込まれ、これによってＦＥＴＱ１のゲート電圧が減少
し、これによってＦＥＴがオフになる。ＦＥＴがオフに
なると、当該発振回路の発振動作が停止し、この結果Ｆ
ＥＴの破壊がなくなり、ヒューズも熔断することがなく
なる。
【００２１】
【発明の効果】本発明によれば、スイッチング制御型電
源回路において、２次側の整流ダイオード破壊時に増大
するＦＥＴのゲート電圧に起因するＦＥＴの破壊を防止
し得る。
源回路において、２次側の整流ダイオード破壊時に増大
するＦＥＴのゲート電圧に起因するＦＥＴの破壊を防止
し得る。
【図１】本発明の一実施例に係るスイッチング制御型電
源回路の回路構成図である。
源回路の回路構成図である。
【図２】従来のスイッチング制御型電源回路の回路構成
図である。
図である。
【図３】ドレイン電圧及びドレイン電流の波形図であ
る。
る。
【図４】図１および図２の回路におけるドレイン電圧及
びドレイン電流の波形図である。
びドレイン電流の波形図である。
【図５】図１および図２の回路における正常時のゲート
電圧波形図である。
電圧波形図である。
【図６】図２の回路における異常時のゲート電圧波形図
である。
である。
Ｑ１ 電界効果型トランジスタ Ｑ２ ドライブトランジスタ Ｑ３ ドライブトランジスタ Ｔ トランス ＬP メイン巻線 ＬD ドライブ巻線 Ｒ５ 抵抗 Ｃ３ コンデンサ Ｌ１ インダクタンス Ｃ４ コンデンサ Ｒ１１ 抵抗 Ｄ６ ダイオード
Claims (3)
- 【請求項１】 メインスイッチング素子としての電界効
果型トランジスタと、 前記電界効果型トランジスタを駆動するべく前記電界効
果型トランジスタのゲートに接続されたドライブトラン
ジスタと、 前記電界効果型トランジスタのゲートと前記ドライブト
ランジスタの制御電極に接続され、前記電界効果型トラ
ンジスタのゲート電圧変化を前記ドライブトランジスタ
の制御電極に付与する制御電圧付与手段と、 からなるスイッチング制御型電源回路。 - 【請求項２】 前記ドライブトランジスタはトーテンポ
ール型ドライブ回路である請求項１に記載のスイッチン
グ制御型電源回路。 - 【請求項３】 前記制御電圧制御付与手段は、ダイオー
ドであることを特徴とする請求項１に記載のスイッチン
グ制御型電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03863395A JP3253475B2 (ja) | 1995-02-27 | 1995-02-27 | スイッチング制御型電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03863395A JP3253475B2 (ja) | 1995-02-27 | 1995-02-27 | スイッチング制御型電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08237948A true JPH08237948A (ja) | 1996-09-13 |
| JP3253475B2 JP3253475B2 (ja) | 2002-02-04 |
Family
ID=12530653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03863395A Expired - Fee Related JP3253475B2 (ja) | 1995-02-27 | 1995-02-27 | スイッチング制御型電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253475B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI677178B (zh) * | 2017-06-27 | 2019-11-11 | 全漢企業股份有限公司 | 整流器和相關整流電路 |
-
1995
- 1995-02-27 JP JP03863395A patent/JP3253475B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3253475B2 (ja) | 2002-02-04 |
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Legal Events
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|---|---|---|---|
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20081122 |
|
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| LAPS | Cancellation because of no payment of annual fees |