JPH0823843B2 - メモリ・コントローラ、及びデータ処理システム - Google Patents
メモリ・コントローラ、及びデータ処理システムInfo
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- JPH0823843B2 JPH0823843B2 JP3290408A JP29040891A JPH0823843B2 JP H0823843 B2 JPH0823843 B2 JP H0823843B2 JP 3290408 A JP3290408 A JP 3290408A JP 29040891 A JP29040891 A JP 29040891A JP H0823843 B2 JPH0823843 B2 JP H0823843B2
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- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F12/02—Addressing or allocation; Relocation
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ処理システムに
係り、特に、ダイナミック型のメモリをインタリーブ及
び非インタリーブの双方でアクセスするためのメモリ・
コントローラに関する。
係り、特に、ダイナミック型のメモリをインタリーブ及
び非インタリーブの双方でアクセスするためのメモリ・
コントローラに関する。
【０００２】
【従来の技術】インタリーブ方式のメモリ・アクセスは
主として大型計算機システムにおいて採用されてきた
が、パーソナル・コンピュータにおいてもダイナミック
型のシステム・メモリの実質的なアクセス速度を向上さ
せるためにインタリーブ方式のメモリ・アクセスが採用
される場合がある。ところで、パーソナル・コンピュー
タにおいては、メモリ実装用の複数のスロットが用意さ
れており、ユーザが必要に応じてメモリを適宜増設出来
るようになっている。ところが、インタリーブ方式を採
用した従来のパーソナル・コンピュータでは、メモリの
実装の仕方に制約があった。例えば、メモリ実装用スロ
ットが偶数バンク側と奇数バンク側に分けられ、偶数バ
ンク側に実装されたメモリ・モジュールと奇数バンクに
実装されたメモリ・モジュールとの間においてインタリ
ーブ・アクセスが可能な場合において、偶数バンク側の
第１番目のスロットに実装されたメモリ・モジュールと
奇数バンク側の第１番目のスロットに実装されたメモリ
・モジュールとは等しい容量でなければインタリーブ・
アクセスが出来なかった。
主として大型計算機システムにおいて採用されてきた
が、パーソナル・コンピュータにおいてもダイナミック
型のシステム・メモリの実質的なアクセス速度を向上さ
せるためにインタリーブ方式のメモリ・アクセスが採用
される場合がある。ところで、パーソナル・コンピュー
タにおいては、メモリ実装用の複数のスロットが用意さ
れており、ユーザが必要に応じてメモリを適宜増設出来
るようになっている。ところが、インタリーブ方式を採
用した従来のパーソナル・コンピュータでは、メモリの
実装の仕方に制約があった。例えば、メモリ実装用スロ
ットが偶数バンク側と奇数バンク側に分けられ、偶数バ
ンク側に実装されたメモリ・モジュールと奇数バンクに
実装されたメモリ・モジュールとの間においてインタリ
ーブ・アクセスが可能な場合において、偶数バンク側の
第１番目のスロットに実装されたメモリ・モジュールと
奇数バンク側の第１番目のスロットに実装されたメモリ
・モジュールとは等しい容量でなければインタリーブ・
アクセスが出来なかった。
【０００３】
【解決しようとする問題点】本発明の目的は、システム
・メモリとして複数のメモリ・モジュールがどのような
状態でユーザにより実装或は増設されても、常に最適な
実装状態で実装或は増設された場合と同等の範囲でイン
タリーブ・アクセスすることを可能にするメモリ・コン
トローラ及びデータ処理システムを提供することであ
る。
・メモリとして複数のメモリ・モジュールがどのような
状態でユーザにより実装或は増設されても、常に最適な
実装状態で実装或は増設された場合と同等の範囲でイン
タリーブ・アクセスすることを可能にするメモリ・コン
トローラ及びデータ処理システムを提供することであ
る。
【０００４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るメモリ・コントローラは、インタリー
ブ可能な複数のバンクにメモリ・ユニットが振り分けて
設けられている場合に、全てのバンク内のメモリ・ユニ
ットを、前記バンクの数に相当する異なる種類の所定の
順序で並べて成る複数のメモリ・マップを形成し、前記
ＣＰＵアドレスを含む所定の範囲のアドレス領域が前記
複数のメモリ・マップ内の夫々において何れのメモリ・
ユニットに属するかを検出し、検出された各メモリ・ユ
ニットが互いにインタリーブ可能なバンクに属するか否
かを検出する機能を持たせることとした。
め、本発明に係るメモリ・コントローラは、インタリー
ブ可能な複数のバンクにメモリ・ユニットが振り分けて
設けられている場合に、全てのバンク内のメモリ・ユニ
ットを、前記バンクの数に相当する異なる種類の所定の
順序で並べて成る複数のメモリ・マップを形成し、前記
ＣＰＵアドレスを含む所定の範囲のアドレス領域が前記
複数のメモリ・マップ内の夫々において何れのメモリ・
ユニットに属するかを検出し、検出された各メモリ・ユ
ニットが互いにインタリーブ可能なバンクに属するか否
かを検出する機能を持たせることとした。
【０００５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２には本発明に係るデータ処理システムの一実
施例が示されている。図中、データ処理システムは、マ
イクロプロセッサ（ＣＰＵ）１０、ＤＭＡコントローラ
１２、ＰＯＳＴ(パワーオンセルフテスト・プログラム)
／ＢＩＯＳ(基本入出力システム)を記憶するためのＲＯ
Ｍ１６、メモリ・コントローラ１８、システム・コント
ローラ３０、データ・バス・バツファ３２、システムク
ロック発振器２０、システム・バス２２、拡張カード用
の複数の拡張スロット２４、メモリ・バス２６、及び、
メモリ増設のための複数のメモリ・スロット２８を有し
ている。メモリ・スロット２８は、偶数バンク２８Ａの
４つのメモリ・スロット２８Ａ−０、２８Ａ−１、２８
Ａ−２、及び２８Ａ−３と、奇数バンク２８Ｂの４つの
メモリ・スロット２８Ｂ−０、２８Ｂ−１、２８Ｂ−
２、及び２８Ｂ−３とを有している。此等のメモリ・ス
ロットの夫々にはメモリ・モジュールとしてのＳＩＭＭ
（シングルインラインメモリモジュール）が実装され
る。ＳＩＭＭは両面実装型と片面実装型とがあり、片面
ごとに個別のＲＡＳ信号が割り当てられる。ＳＩＭＭの
片面のメモリをメモリ・ユニットと言うことにする。
する。図２には本発明に係るデータ処理システムの一実
施例が示されている。図中、データ処理システムは、マ
イクロプロセッサ（ＣＰＵ）１０、ＤＭＡコントローラ
１２、ＰＯＳＴ(パワーオンセルフテスト・プログラム)
／ＢＩＯＳ(基本入出力システム)を記憶するためのＲＯ
Ｍ１６、メモリ・コントローラ１８、システム・コント
ローラ３０、データ・バス・バツファ３２、システムク
ロック発振器２０、システム・バス２２、拡張カード用
の複数の拡張スロット２４、メモリ・バス２６、及び、
メモリ増設のための複数のメモリ・スロット２８を有し
ている。メモリ・スロット２８は、偶数バンク２８Ａの
４つのメモリ・スロット２８Ａ−０、２８Ａ−１、２８
Ａ−２、及び２８Ａ−３と、奇数バンク２８Ｂの４つの
メモリ・スロット２８Ｂ−０、２８Ｂ−１、２８Ｂ−
２、及び２８Ｂ−３とを有している。此等のメモリ・ス
ロットの夫々にはメモリ・モジュールとしてのＳＩＭＭ
（シングルインラインメモリモジュール）が実装され
る。ＳＩＭＭは両面実装型と片面実装型とがあり、片面
ごとに個別のＲＡＳ信号が割り当てられる。ＳＩＭＭの
片面のメモリをメモリ・ユニットと言うことにする。
【０００６】図３にはＳＩＭＭの実装状態の一例が示さ
れている。図中、メモリ・ユニット０及び１はメモリ・
スロット２８Ａ−０の一方の面及び残りの面の夫々に対
応している。以下同様に、１つのメモリ・ユニットは１
つのメモリ・スロットの片面に対応している。図３の場
合では、偶数バンク２８Ａのメモリ・スロット２８Ａ−
０（メモリ・ユニット０及び１）には、両面の夫々に４
Ｍバイトのメモリ・ユニットが実装された８Ｍバイトの
ＳＩＭＭが実装されていることになる。メモリ・スロッ
ト２８Ａ−１（メモリ・ユニット２及び３）には、両面
の夫々に１Ｍバイトのメモリ・モジュールが実装された
２ＭバイトのＳＩＭＭが実装され、メモリ・スロット２
８Ａ−２及び２８Ａ−３（メモリ・ユニット４から７）
にはＳＩＭＭは実装されていないことになる。また、奇
数バンク２８Ｂのメモリ・スロット２８Ｂ−０（メモリ
・ユニット８及び９）には、方面にだけ４Ｍバイトのメ
モリ・モジュールが実装された４ＭバイトのＳＩＭＭが
実装され、メモリ・スロット２８Ｂ−１（メモリ・ユニ
ット１０及び１１）には、両面の夫々に１Ｍバイトのメ
モリ・モジュールが実装された２ＭバイトのＳＩＭＭが
実装され、メモリ・スロット２８Ａ−２及び２８Ａ−３
（メモリ・ユニット１２から１５）にはＳＩＭＭは実装
されていないことになる。
れている。図中、メモリ・ユニット０及び１はメモリ・
スロット２８Ａ−０の一方の面及び残りの面の夫々に対
応している。以下同様に、１つのメモリ・ユニットは１
つのメモリ・スロットの片面に対応している。図３の場
合では、偶数バンク２８Ａのメモリ・スロット２８Ａ−
０（メモリ・ユニット０及び１）には、両面の夫々に４
Ｍバイトのメモリ・ユニットが実装された８Ｍバイトの
ＳＩＭＭが実装されていることになる。メモリ・スロッ
ト２８Ａ−１（メモリ・ユニット２及び３）には、両面
の夫々に１Ｍバイトのメモリ・モジュールが実装された
２ＭバイトのＳＩＭＭが実装され、メモリ・スロット２
８Ａ−２及び２８Ａ−３（メモリ・ユニット４から７）
にはＳＩＭＭは実装されていないことになる。また、奇
数バンク２８Ｂのメモリ・スロット２８Ｂ−０（メモリ
・ユニット８及び９）には、方面にだけ４Ｍバイトのメ
モリ・モジュールが実装された４ＭバイトのＳＩＭＭが
実装され、メモリ・スロット２８Ｂ−１（メモリ・ユニ
ット１０及び１１）には、両面の夫々に１Ｍバイトのメ
モリ・モジュールが実装された２ＭバイトのＳＩＭＭが
実装され、メモリ・スロット２８Ａ−２及び２８Ａ−３
（メモリ・ユニット１２から１５）にはＳＩＭＭは実装
されていないことになる。
【０００７】図１にはメモリ・コントローラ１８の内部
構造が示されている。図１において、レジスタ４０はＳ
ＩＭＭの実装状態に関する情報を保持している。より詳
細には、図３に示されるように、メモリ・ユニット０か
ら１５にどのような容量（サイズ）のメモリ・モジュー
ルが実装されているかを示す情報を保持している。ＳＩ
ＭＭは自らの識別情報を保持しており、システム電源投
入時にＰＯＳＴ（パワー・オン・セルフ・テスト）プロ
グラムにより前記識別情報が読み出されるとともに読み
出され識別情報に基づいてレジスタ４０に、図３に示さ
れるような、メモリの実装状態（メモリ・ユニットの記
憶容量及び各バンク内における取付け位置に関するデー
タ）に関する情報が書き込まれる。
構造が示されている。図１において、レジスタ４０はＳ
ＩＭＭの実装状態に関する情報を保持している。より詳
細には、図３に示されるように、メモリ・ユニット０か
ら１５にどのような容量（サイズ）のメモリ・モジュー
ルが実装されているかを示す情報を保持している。ＳＩ
ＭＭは自らの識別情報を保持しており、システム電源投
入時にＰＯＳＴ（パワー・オン・セルフ・テスト）プロ
グラムにより前記識別情報が読み出されるとともに読み
出され識別情報に基づいてレジスタ４０に、図３に示さ
れるような、メモリの実装状態（メモリ・ユニットの記
憶容量及び各バンク内における取付け位置に関するデー
タ）に関する情報が書き込まれる。
【０００８】図１において、メモリ・マップ形成手段４
２はレジスタ４０内のデータに基づいて、メモリ・ユニ
ット０乃至１５を、前記バンクの数に相当する異なる種
類の順序で並べて成る複数のメモリ・マップを形成する
ための手段である。本実施例ではバンクは２つなので２
種類のメモリ・マップが形成される。メモリ・マップ形
成手段４２は、第１のメモリ・マップ形成手段４２Ａと
第２のメモリ・マップ形成手段４２Ｂとから成る。第１
のメモリ・マップ形成手段４２Ａは、レジスタ４０内の
データに基づいて、偶数バンク２８Ａ内のメモリ・ユニ
ットを、小さいメモリ・ユニット番号から大きいメモリ
・ユニット番号の順序で並べた後に、奇数バンク２８Ｂ
内のメモリ・ユニットを、小さいメモリ・ユニット番号
から大きいメモリ・ユニット番号の順序で並べて成る第
１のメモリ・マップ６０Ａ（図４参照）を形成するため
のものである。また、第２のメモリ・マップ形成手段４
２Ｂは、レジスタ４０のデータに基づいて、奇数バンク
２８Ｂ内のメモリ・ユニットを、大きいメモリ・コネク
タ番号から小さいメモリ・コネクタ番号の順序で並べた
後に、偶数バンク２８Ａ内のメモリ・ユニットを、大き
いメモリ・コネクタ番号から小さいメモリ・コネクタ番
号の順序で並べて成る第２のメモリ・マップ６０Ｂ（図
４参照）を形成するためのものである。
２はレジスタ４０内のデータに基づいて、メモリ・ユニ
ット０乃至１５を、前記バンクの数に相当する異なる種
類の順序で並べて成る複数のメモリ・マップを形成する
ための手段である。本実施例ではバンクは２つなので２
種類のメモリ・マップが形成される。メモリ・マップ形
成手段４２は、第１のメモリ・マップ形成手段４２Ａと
第２のメモリ・マップ形成手段４２Ｂとから成る。第１
のメモリ・マップ形成手段４２Ａは、レジスタ４０内の
データに基づいて、偶数バンク２８Ａ内のメモリ・ユニ
ットを、小さいメモリ・ユニット番号から大きいメモリ
・ユニット番号の順序で並べた後に、奇数バンク２８Ｂ
内のメモリ・ユニットを、小さいメモリ・ユニット番号
から大きいメモリ・ユニット番号の順序で並べて成る第
１のメモリ・マップ６０Ａ（図４参照）を形成するため
のものである。また、第２のメモリ・マップ形成手段４
２Ｂは、レジスタ４０のデータに基づいて、奇数バンク
２８Ｂ内のメモリ・ユニットを、大きいメモリ・コネク
タ番号から小さいメモリ・コネクタ番号の順序で並べた
後に、偶数バンク２８Ａ内のメモリ・ユニットを、大き
いメモリ・コネクタ番号から小さいメモリ・コネクタ番
号の順序で並べて成る第２のメモリ・マップ６０Ｂ（図
４参照）を形成するためのものである。
【０００９】メモリ・ユニット特定手段４４は、ＣＰＵ
１０からのＣＰＵアドレス或はＤＭＡコントローラ１２
からのＤＭＡアドレス（此等のアドレスをＣＰＵ等側か
らのアドレスと言う。）を含む所定の範囲のアドレス領
域が複数のメモリ・マップ６０Ａ及び６０Ｂ内の夫々に
おいて何れのメモリ・ユニットに属することになるかを
特定するための手段である。本実施例では前記所定の範
囲は１Ｍのアドレス範囲である。１Ｍのアドレス範囲を
取り扱うために、例えばＣＰＵアドレスがＡ０からＡ３
１の３２ビット幅であっても下位のＡ０からＡ１９の２
０ビットは無視されている。メモリ・ユニット特定手段
４４は、第１及び第２のメモリ・ユニット特定手段４４
Ａ及び４４Ｂから成り、第１のメモリ・ユニット特定手
段４４ＡはＣＰＵ等からの或るアドレスを含む１Ｍのア
ドレス範囲の領域が第１のメモリ・マップ６０Ａに従う
場合に帰属することになるメモリ・ユニットを特定す
る。また、第２のメモリ・ユニット特定手段４４Ｂは同
じアドレス範囲の領域が第２のメモリ・マップ６０Ｂに
従う場合に帰属することになるメモリ・ユニットを特定
する。
１０からのＣＰＵアドレス或はＤＭＡコントローラ１２
からのＤＭＡアドレス（此等のアドレスをＣＰＵ等側か
らのアドレスと言う。）を含む所定の範囲のアドレス領
域が複数のメモリ・マップ６０Ａ及び６０Ｂ内の夫々に
おいて何れのメモリ・ユニットに属することになるかを
特定するための手段である。本実施例では前記所定の範
囲は１Ｍのアドレス範囲である。１Ｍのアドレス範囲を
取り扱うために、例えばＣＰＵアドレスがＡ０からＡ３
１の３２ビット幅であっても下位のＡ０からＡ１９の２
０ビットは無視されている。メモリ・ユニット特定手段
４４は、第１及び第２のメモリ・ユニット特定手段４４
Ａ及び４４Ｂから成り、第１のメモリ・ユニット特定手
段４４ＡはＣＰＵ等からの或るアドレスを含む１Ｍのア
ドレス範囲の領域が第１のメモリ・マップ６０Ａに従う
場合に帰属することになるメモリ・ユニットを特定す
る。また、第２のメモリ・ユニット特定手段４４Ｂは同
じアドレス範囲の領域が第２のメモリ・マップ６０Ｂに
従う場合に帰属することになるメモリ・ユニットを特定
する。
【００１０】制御手段４６は、第１及び第２のメモリ・
ユニット特定手段４４Ａ及び４４Ｂの夫々により特定さ
れたメモリ・ユニットが異なるバンクに属するか否かを
検出する機能を有し、更に、異なるバンクに属すること
を検出した場合は両バンク２８Ａ及び２８Ｂに対してイ
ンタリーブ・アクセスを行う態様で物理アドレス信号を
発生し、同じバンクに属することを検出した場合は両バ
ンク２８Ａ及び２８Ｂの一方に対してだけ非インタリー
ブ・アクセスに従う物理アドレス信号を発生する。
ユニット特定手段４４Ａ及び４４Ｂの夫々により特定さ
れたメモリ・ユニットが異なるバンクに属するか否かを
検出する機能を有し、更に、異なるバンクに属すること
を検出した場合は両バンク２８Ａ及び２８Ｂに対してイ
ンタリーブ・アクセスを行う態様で物理アドレス信号を
発生し、同じバンクに属することを検出した場合は両バ
ンク２８Ａ及び２８Ｂの一方に対してだけ非インタリー
ブ・アクセスに従う物理アドレス信号を発生する。
【００１１】ここで、インタリーブ・アクセスを行う態
様とは、両バンクを通して合計１６個のメモリ・ユニッ
トの夫々に対して個別に設けられている合計１６本のＲ
ＡＳ信号線の内の２本を同時にアクティブにするととも
に、各バンクに対して１組（４本）づつ個別に設けられ
ている２組（合計８本）のＣＡＳ信号線を２組共アクテ
ィブにすることである。尚、１組（４本）のＣＡＳ信号
線の内の何本を同時にアクティブにするかは、ＣＰＵ等
側からのアドレスの最下位の２ビット（Ａ０及びＡ１に
対応するバイト・イネーブル線ＢＥ０、ＢＥ１、ＢＥ
２、及びＢＥ３）の値により定まり、１組の内の１本か
ら４本の何れかになる。また、非インタリーブ・アクセ
スを行う態様とは、１６本のＲＡＳ信号線の内の１本だ
けをアクティブにするとともに、アクティブにされたＲ
ＡＳ信号線が属する方のバンクに対する１組（４本）の
ＣＡＳ信号線だけをアクティブにすることである。尚、
１組（４本）のＣＡＳ信号線の内の何本を同時にアクテ
ィブにするかは、ＣＰＵ等側からのアドレスの最下位の
２ビット（Ａ０及びＡ１に対応するバイト・イネーブル
線ＢＥ０、ＢＥ１、ＢＥ２、及びＢＥ３）の値により定
まり、１組の内の１本から４本の何れかになる。制御手
段４６にはＣＰＵ等からのアドレス信号の内のＡ１１、
Ａ３、Ａ２だけと、Ａ０及びＡ１に対応するバイト・イ
ネーブル線ＢＥ０、ＢＥ１、ＢＥ２、及びＢＥ３が入力
し、此等の合計７ビットの信号に基づいて前述のＲＡＳ
／ＣＡＳ信号線の選択（デコード）が行われている。
様とは、両バンクを通して合計１６個のメモリ・ユニッ
トの夫々に対して個別に設けられている合計１６本のＲ
ＡＳ信号線の内の２本を同時にアクティブにするととも
に、各バンクに対して１組（４本）づつ個別に設けられ
ている２組（合計８本）のＣＡＳ信号線を２組共アクテ
ィブにすることである。尚、１組（４本）のＣＡＳ信号
線の内の何本を同時にアクティブにするかは、ＣＰＵ等
側からのアドレスの最下位の２ビット（Ａ０及びＡ１に
対応するバイト・イネーブル線ＢＥ０、ＢＥ１、ＢＥ
２、及びＢＥ３）の値により定まり、１組の内の１本か
ら４本の何れかになる。また、非インタリーブ・アクセ
スを行う態様とは、１６本のＲＡＳ信号線の内の１本だ
けをアクティブにするとともに、アクティブにされたＲ
ＡＳ信号線が属する方のバンクに対する１組（４本）の
ＣＡＳ信号線だけをアクティブにすることである。尚、
１組（４本）のＣＡＳ信号線の内の何本を同時にアクテ
ィブにするかは、ＣＰＵ等側からのアドレスの最下位の
２ビット（Ａ０及びＡ１に対応するバイト・イネーブル
線ＢＥ０、ＢＥ１、ＢＥ２、及びＢＥ３）の値により定
まり、１組の内の１本から４本の何れかになる。制御手
段４６にはＣＰＵ等からのアドレス信号の内のＡ１１、
Ａ３、Ａ２だけと、Ａ０及びＡ１に対応するバイト・イ
ネーブル線ＢＥ０、ＢＥ１、ＢＥ２、及びＢＥ３が入力
し、此等の合計７ビットの信号に基づいて前述のＲＡＳ
／ＣＡＳ信号線の選択（デコード）が行われている。
【００１２】ＲＡＳ／ＣＡＳ発生器４８は、ＣＰＵ１０
からの状態信号（制御信号線の一部）とクロック信号に
基づいて、制御手段４６からＲＡＳ／ＣＡＳ信号を出力
させるためのタイミング信号を発生する。また、アドレ
ス・マルチプレクス５０は、制御手段４６からのＲＡＳ
／ＣＡＳ信号の出力に合わせて１０ビットのアドレス信
号を発生するためのものである。即ち、ＲＡＳ信号に合
わせて出力される１０ビットのアドレス信号とＣＡＳ信
号の出力に合わせて出力される１０ビットのアドレス信
号の合計２０ビットにより１Ｍのアドレス範囲の内の特
定の記憶位置が特定されるのである。
からの状態信号（制御信号線の一部）とクロック信号に
基づいて、制御手段４６からＲＡＳ／ＣＡＳ信号を出力
させるためのタイミング信号を発生する。また、アドレ
ス・マルチプレクス５０は、制御手段４６からのＲＡＳ
／ＣＡＳ信号の出力に合わせて１０ビットのアドレス信
号を発生するためのものである。即ち、ＲＡＳ信号に合
わせて出力される１０ビットのアドレス信号とＣＡＳ信
号の出力に合わせて出力される１０ビットのアドレス信
号の合計２０ビットにより１Ｍのアドレス範囲の内の特
定の記憶位置が特定されるのである。
【００１３】図５には、第１のメモリ・マップ形成手段
４２Ａを構成する論理回路の一例が示されている。第１
のメモリ・マップ形成手段４２Ａは直列に並べられた加
算器４２Ａ−１乃至４２Ａ−１６を有している。加算器
４２Ａ−１は、第１のメモリ・マップ６０Ａのスタート
・アドレスである００００００００Ｈｅｘにメモリ・ユ
ニット０のアドレス・サイズ（容量あるいはアドレス範
囲）を加算することにより、第１のメモリ・マップ６０
Ａ上でのメモリ・ユニット１のスタート・アドレスを求
めている。また、加算器４２Ａ−２は、メモリ・ユニッ
ト１のスタート・アドレスにメモリ・ユニット１のアド
レス・サイズを加算することにより、第１のメモリ・マ
ップ６０Ａ上でのメモリ・ユニット２のスタート・アド
レスを求めている。以下同様であるが、加算器４２Ａ−
１６はメモリ・ユニット１５のスタート・アドレスにメ
モリ・ユニット１５のアドレス・サイズを加算すること
により、第１のメモリ・マップ６０Ａ上でのメモリ・ユ
ニット１５のエンド・アドレスを求めている。各メモリ
・ユニットのアドレス・サイズはレジスタ４０から与え
られる。
４２Ａを構成する論理回路の一例が示されている。第１
のメモリ・マップ形成手段４２Ａは直列に並べられた加
算器４２Ａ−１乃至４２Ａ−１６を有している。加算器
４２Ａ−１は、第１のメモリ・マップ６０Ａのスタート
・アドレスである００００００００Ｈｅｘにメモリ・ユ
ニット０のアドレス・サイズ（容量あるいはアドレス範
囲）を加算することにより、第１のメモリ・マップ６０
Ａ上でのメモリ・ユニット１のスタート・アドレスを求
めている。また、加算器４２Ａ−２は、メモリ・ユニッ
ト１のスタート・アドレスにメモリ・ユニット１のアド
レス・サイズを加算することにより、第１のメモリ・マ
ップ６０Ａ上でのメモリ・ユニット２のスタート・アド
レスを求めている。以下同様であるが、加算器４２Ａ−
１６はメモリ・ユニット１５のスタート・アドレスにメ
モリ・ユニット１５のアドレス・サイズを加算すること
により、第１のメモリ・マップ６０Ａ上でのメモリ・ユ
ニット１５のエンド・アドレスを求めている。各メモリ
・ユニットのアドレス・サイズはレジスタ４０から与え
られる。
【００１４】図６には、第２のメモリ・マップ形成手段
４２Ｂを構成する論理回路の一例が示されている。第２
のメモリ・マップ形成手段４２Ｂは直列に並べられた加
算器４２Ｂ−１乃至４２Ｂ−１６を有している。加算器
４２Ｂ−１は、第２のメモリ・マップ６０Ｂのスタート
・アドレスである００００００００Ｈｅｘにメモリ・ユ
ニット１５のアドレス・サイズを加算することにより、
第２のメモリ・マップ６０Ｂ上でのメモリ・ユニット１
４のスタート・アドレスを求めている。また、加算器４
２Ｂ−２は、メモリ・ユニット１４のスタート・アドレ
スにメモリ・ユニット１４のアドレス・サイズを加算す
ることにより、第２のメモリ・マップ６０Ｂ上でのメモ
リ・ユニット１３のスタート・アドレスを求めている。
以下同様であるが、加算器４２Ｂ−１６はメモリ・ユニ
ット０のスタート・アドレスにメモリ・ユニット０のア
ドレス・サイズを加算することにより、第２のメモリ・
マップ６０Ｂ上でのメモリ・ユニット０のエンド・アド
レスを求めている。各メモリ・ユニットのアドレス・サ
イズはレジスタ４０から与えられる。
４２Ｂを構成する論理回路の一例が示されている。第２
のメモリ・マップ形成手段４２Ｂは直列に並べられた加
算器４２Ｂ−１乃至４２Ｂ−１６を有している。加算器
４２Ｂ−１は、第２のメモリ・マップ６０Ｂのスタート
・アドレスである００００００００Ｈｅｘにメモリ・ユ
ニット１５のアドレス・サイズを加算することにより、
第２のメモリ・マップ６０Ｂ上でのメモリ・ユニット１
４のスタート・アドレスを求めている。また、加算器４
２Ｂ−２は、メモリ・ユニット１４のスタート・アドレ
スにメモリ・ユニット１４のアドレス・サイズを加算す
ることにより、第２のメモリ・マップ６０Ｂ上でのメモ
リ・ユニット１３のスタート・アドレスを求めている。
以下同様であるが、加算器４２Ｂ−１６はメモリ・ユニ
ット０のスタート・アドレスにメモリ・ユニット０のア
ドレス・サイズを加算することにより、第２のメモリ・
マップ６０Ｂ上でのメモリ・ユニット０のエンド・アド
レスを求めている。各メモリ・ユニットのアドレス・サ
イズはレジスタ４０から与えられる。
【００１５】図７には、第１のメモリ・ユニット特定手
段４４Ａを構成する論理回路の一例が示されている。第
１のメモリ・ユニット特定手段４４Ａは並列に並べられ
た比較器４４Ａ−０乃至４２Ａ−１６を有している。比
較器４４Ａ−ｎ（但し、ｎ＝０、１、・・・１５）のＸ
入力にはＣＰＵアドレスが入力し、Ｙ入力には第１のメ
モリ・マップ形成手段４２Ａのｎ番目の加算器即ち、加
算器４２Ａ−ｎの出力が入力する。前記加算器の出力
は、第１のメモリ・マップ６０Ａにおけるメモリ・ユニ
ットｎのスタート・アドレスを表している。従って、比
較器４４Ａ−ｎはＣＰＵ等からのアドレス（Ｘ）と第１
のメモリ・マップ６０Ａにおけるメモリ・ユニットｎの
スタート・アドレス（Ｙ）とを比較し、ＣＰＵ等からの
アドレス（Ｘ）が第１のメモリ・マップ６０Ａにおける
メモリ・ユニットｎのスタート・アドレス（Ｙ）に等し
いか大きい場合は（Ｘ＞＝Ｙ）の出力を真にし、ＣＰＵ
アドレス（Ｘ）が第１のメモリ・マップ６０Ａにおける
メモリ・ユニットｎのスタート・アドレス（Ｙ）より小
さい場合は（Ｘ＜Ｙ）の出力を真にする。
段４４Ａを構成する論理回路の一例が示されている。第
１のメモリ・ユニット特定手段４４Ａは並列に並べられ
た比較器４４Ａ−０乃至４２Ａ−１６を有している。比
較器４４Ａ−ｎ（但し、ｎ＝０、１、・・・１５）のＸ
入力にはＣＰＵアドレスが入力し、Ｙ入力には第１のメ
モリ・マップ形成手段４２Ａのｎ番目の加算器即ち、加
算器４２Ａ−ｎの出力が入力する。前記加算器の出力
は、第１のメモリ・マップ６０Ａにおけるメモリ・ユニ
ットｎのスタート・アドレスを表している。従って、比
較器４４Ａ−ｎはＣＰＵ等からのアドレス（Ｘ）と第１
のメモリ・マップ６０Ａにおけるメモリ・ユニットｎの
スタート・アドレス（Ｙ）とを比較し、ＣＰＵ等からの
アドレス（Ｘ）が第１のメモリ・マップ６０Ａにおける
メモリ・ユニットｎのスタート・アドレス（Ｙ）に等し
いか大きい場合は（Ｘ＞＝Ｙ）の出力を真にし、ＣＰＵ
アドレス（Ｘ）が第１のメモリ・マップ６０Ａにおける
メモリ・ユニットｎのスタート・アドレス（Ｙ）より小
さい場合は（Ｘ＜Ｙ）の出力を真にする。
【００１６】同様にして、比較器４４Ａ−（ｎ＋１）は
ＣＰＵ等からのアドレス（Ｘ）と第１のメモリ・マップ
６０Ａにおけるメモリ・ユニット（ｎ＋１）のスタート
・アドレス（Ｙ）とを比較し、ＣＰＵ等からのアドレス
（Ｘ）が第１のメモリ・マップ６０Ａにおけるメモリ・
ユニット（ｎ＋１）のスタート・アドレス（Ｙ）に等し
いか大きい場合は（Ｘ＞＝Ｙ）の出力を真にし、ＣＰＵ
等からのアドレス（Ｘ）が第１のメモリ・マップ６０Ａ
におけるメモリ・ユニット（ｎ＋１）のスタート・アド
レス（Ｙ）より小さい場合は（Ｘ＜Ｙ）の出力を真にす
る。ＡＮＤ回路５４Ａ−ｎは、比較器４４Ａ−ｎの（Ｘ
＞＝Ｙ）出力と比較器４４Ａ−（ｎ＋１）の（Ｘ＜Ｙ）
出力が共に真の場合にメモリ・ユニットｎを選択する信
号線をアクティブにする。他の比較器及びＡＮＤ回路も
同様にして各メモリ・ユニットを選択する信号線をアク
ティブにする。
ＣＰＵ等からのアドレス（Ｘ）と第１のメモリ・マップ
６０Ａにおけるメモリ・ユニット（ｎ＋１）のスタート
・アドレス（Ｙ）とを比較し、ＣＰＵ等からのアドレス
（Ｘ）が第１のメモリ・マップ６０Ａにおけるメモリ・
ユニット（ｎ＋１）のスタート・アドレス（Ｙ）に等し
いか大きい場合は（Ｘ＞＝Ｙ）の出力を真にし、ＣＰＵ
等からのアドレス（Ｘ）が第１のメモリ・マップ６０Ａ
におけるメモリ・ユニット（ｎ＋１）のスタート・アド
レス（Ｙ）より小さい場合は（Ｘ＜Ｙ）の出力を真にす
る。ＡＮＤ回路５４Ａ−ｎは、比較器４４Ａ−ｎの（Ｘ
＞＝Ｙ）出力と比較器４４Ａ−（ｎ＋１）の（Ｘ＜Ｙ）
出力が共に真の場合にメモリ・ユニットｎを選択する信
号線をアクティブにする。他の比較器及びＡＮＤ回路も
同様にして各メモリ・ユニットを選択する信号線をアク
ティブにする。
【００１７】図８には、第２のメモリ・ユニット特定手
段４４Ｂを構成する論理回路の一例が示されている。第
２のメモリ・ユニット特定手段４４Ｂは並列に並べられ
た比較器４４Ｂ−０乃至４２Ｂ−１６を有している。比
較器４４Ｂ−（ｎ＋１）（但し、ｎ＝１５、１４、・・
・０）のＸ入力にはＣＰＵ等からのアドレスが入力し、
Ｙ入力には第２のメモリ・マップ形成手段４２Ｂの（１
５−ｎ）番目の加算器即ち、加算器４２Ｂ−（１５−
ｎ）の出力が入力する。前記加算器の出力は、第２のメ
モリ・マップ６０Ｂにおけるメモリ・ユニットｎのスタ
ート・アドレスを表している。従って、比較器４４Ｂ−
（ｎ＋１）はＣＰＵ等からのアドレス（Ｘ）と第２のメ
モリ・マップ６０Ｂにおけるメモリ・ユニットｎのスタ
ート・アドレス（Ｙ）とを比較し、ＣＰＵ等からのアド
レス（Ｘ）が第２のメモリ・マップ６０Ｂにおけるメモ
リ・ユニットｎのスタート・アドレス（Ｙ）に等しいか
大きい場合は（Ｘ＞＝Ｙ）の出力を真にし、ＣＰＵ等か
らのアドレス（Ｘ）が第２のメモリ・マップ６０Ｂにお
けるメモリ・ユニットｎのスタート・アドレス（Ｙ）よ
り小さい場合は（Ｘ＜Ｙ）の出力を真にする。
段４４Ｂを構成する論理回路の一例が示されている。第
２のメモリ・ユニット特定手段４４Ｂは並列に並べられ
た比較器４４Ｂ−０乃至４２Ｂ−１６を有している。比
較器４４Ｂ−（ｎ＋１）（但し、ｎ＝１５、１４、・・
・０）のＸ入力にはＣＰＵ等からのアドレスが入力し、
Ｙ入力には第２のメモリ・マップ形成手段４２Ｂの（１
５−ｎ）番目の加算器即ち、加算器４２Ｂ−（１５−
ｎ）の出力が入力する。前記加算器の出力は、第２のメ
モリ・マップ６０Ｂにおけるメモリ・ユニットｎのスタ
ート・アドレスを表している。従って、比較器４４Ｂ−
（ｎ＋１）はＣＰＵ等からのアドレス（Ｘ）と第２のメ
モリ・マップ６０Ｂにおけるメモリ・ユニットｎのスタ
ート・アドレス（Ｙ）とを比較し、ＣＰＵ等からのアド
レス（Ｘ）が第２のメモリ・マップ６０Ｂにおけるメモ
リ・ユニットｎのスタート・アドレス（Ｙ）に等しいか
大きい場合は（Ｘ＞＝Ｙ）の出力を真にし、ＣＰＵ等か
らのアドレス（Ｘ）が第２のメモリ・マップ６０Ｂにお
けるメモリ・ユニットｎのスタート・アドレス（Ｙ）よ
り小さい場合は（Ｘ＜Ｙ）の出力を真にする。
【００１８】同様にして、比較器４４Ｂ−ｎはＣＰＵ等
からのアドレス（Ｘ）と第２のメモリ・マップ６０Ｂに
おけるメモリ・ユニット（ｎ−１）のスタート・アドレ
ス（Ｙ）とを比較し、ＣＰＵ等からのアドレス（Ｘ）が
第２のメモリ・マップ６０Ｂにおけるメモリ・ユニット
（ｎ−１）のスタート・アドレス（Ｙ）に等しいか大き
い場合は（Ｘ＞＝Ｙ）の出力を真にし、ＣＰＵ等からの
アドレス（Ｘ）が第２のメモリ・マップ６０Ｂにおける
メモリ・ユニット（ｎ−１）のスタート・アドレス
（Ｙ）より小さい場合は（Ｘ＜Ｙ）の出力を真にする。
ＡＮＤ回路５４Ｂ−ｎは、比較器４４Ｂ−ｎの（Ｘ＜
Ｙ）出力と比較器４４Ｂ−（ｎ＋１）の（Ｘ＞＝Ｙ）出
力が共に真の場合にメモリ・ユニットｎを選択する信号
線をアクティブにする。他の比較器及びＡＮＤ回路も同
様にして各メモリ・ユニットを選択する信号線をアクテ
ィブにする。
からのアドレス（Ｘ）と第２のメモリ・マップ６０Ｂに
おけるメモリ・ユニット（ｎ−１）のスタート・アドレ
ス（Ｙ）とを比較し、ＣＰＵ等からのアドレス（Ｘ）が
第２のメモリ・マップ６０Ｂにおけるメモリ・ユニット
（ｎ−１）のスタート・アドレス（Ｙ）に等しいか大き
い場合は（Ｘ＞＝Ｙ）の出力を真にし、ＣＰＵ等からの
アドレス（Ｘ）が第２のメモリ・マップ６０Ｂにおける
メモリ・ユニット（ｎ−１）のスタート・アドレス
（Ｙ）より小さい場合は（Ｘ＜Ｙ）の出力を真にする。
ＡＮＤ回路５４Ｂ−ｎは、比較器４４Ｂ−ｎの（Ｘ＜
Ｙ）出力と比較器４４Ｂ−（ｎ＋１）の（Ｘ＞＝Ｙ）出
力が共に真の場合にメモリ・ユニットｎを選択する信号
線をアクティブにする。他の比較器及びＡＮＤ回路も同
様にして各メモリ・ユニットを選択する信号線をアクテ
ィブにする。
【００１９】図９には、第１及び第２のメモリ・ユニッ
ト特定手段４４Ａ及び４４Ｂの夫々により特定されたメ
モリ・ユニットが異なるバンクに属するか否かを示す信
号線を出力するインタリーブ／非インタリーブ選択回路
８０が示され、この回路８０は制御手段４６内に含まれ
ている。図９において、８入力ＯＲ回路８０Ａ−１には
第１のメモリ・ユニット特定手段４４Ａからの１６本の
メモリ・ユニット選択線の内の偶数バンク２８Ａ内のメ
モリ・ユニット０乃至７についての８本の選択線が入力
し、８入力ＯＲ回路８０Ｂ−１には第２のメモリ・ユニ
ット特定手段４４Ｂからの１６本のメモリ・ユニット選
択線の内の奇数バンク２８Ｂ内のメモリ・ユニット８乃
至１５についての８本の選択線が入力している。ＯＲ回
路８０Ａ−１とＯＲ回路８０Ｂ−１の出力はＡＮＤ回路
８０Ｃの入力側に接続されている。従って、ＡＮＤ回路
８０Ｃの出力が真のときは、ＯＲ回路８０Ａ−１の出力
とＯＲ回路８０Ｂ−１の出力が共に真のときなので、あ
るＣＰＵアドレスを含む１Ｍのアドレス領域（アドレス
・サイズ）が第１のメモリ・マップ６０Ａに従う場合に
帰属することになるメモリ・ユニットと第２のメモリ・
マップ６０Ｂに従う場合に帰属することになるメモリ・
ユニットとが、図４の物理アドレス・マップ６０Ｃの物
理アドレスが００６０００００Ｈｅｘ未満のアドレス領
域に配置された場合であり、それら２つのメモリ・ユニ
ットは別々のバンクに帰属していることを示している。
ト特定手段４４Ａ及び４４Ｂの夫々により特定されたメ
モリ・ユニットが異なるバンクに属するか否かを示す信
号線を出力するインタリーブ／非インタリーブ選択回路
８０が示され、この回路８０は制御手段４６内に含まれ
ている。図９において、８入力ＯＲ回路８０Ａ−１には
第１のメモリ・ユニット特定手段４４Ａからの１６本の
メモリ・ユニット選択線の内の偶数バンク２８Ａ内のメ
モリ・ユニット０乃至７についての８本の選択線が入力
し、８入力ＯＲ回路８０Ｂ−１には第２のメモリ・ユニ
ット特定手段４４Ｂからの１６本のメモリ・ユニット選
択線の内の奇数バンク２８Ｂ内のメモリ・ユニット８乃
至１５についての８本の選択線が入力している。ＯＲ回
路８０Ａ−１とＯＲ回路８０Ｂ−１の出力はＡＮＤ回路
８０Ｃの入力側に接続されている。従って、ＡＮＤ回路
８０Ｃの出力が真のときは、ＯＲ回路８０Ａ−１の出力
とＯＲ回路８０Ｂ−１の出力が共に真のときなので、あ
るＣＰＵアドレスを含む１Ｍのアドレス領域（アドレス
・サイズ）が第１のメモリ・マップ６０Ａに従う場合に
帰属することになるメモリ・ユニットと第２のメモリ・
マップ６０Ｂに従う場合に帰属することになるメモリ・
ユニットとが、図４の物理アドレス・マップ６０Ｃの物
理アドレスが００６０００００Ｈｅｘ未満のアドレス領
域に配置された場合であり、それら２つのメモリ・ユニ
ットは別々のバンクに帰属していることを示している。
【００２０】８入力ＯＲ回路８０Ａ−２には第１のメモ
リ・ユニット特定手段４４Ａからの１６本のメモリ・ユ
ニット選択線の内の奇数バンク２８Ｂ内のメモリ・ユニ
ット８乃至１５についての８本の選択線が入力し、８入
力ＯＲ回路８０Ｂ−２には第２のメモリ・ユニット特定
手段４４Ｂからの１６本のメモリ・ユニット選択線の内
の偶数バンク２８Ａ内のメモリ・ユニット０乃至７につ
いての８本の選択線が入力している。ＯＲ回路８０Ａ−
２とＯＲ回路８０Ｂ−２の出力はＡＮＤ回路８０Ｄの入
力側に接続されている。従って、ＡＮＤ回路８０Ｄの出
力が真のときは、ＯＲ回路８０Ａ−２の出力とＯＲ回路
８０Ｂ−２の出力が共に真のときなので、あるＣＰＵア
ドレスを含む１Ｍバイトのアドレス領域（アドレス・サ
イズ）が第１のメモリ・マップ６０Ａに従う場合に帰属
することになるメモリ・ユニットと第２のメモリ・マッ
プ６０Ｂに従う場合に帰属することになるメモリ・ユニ
ットとが、図４の物理アドレス・マップ６０Ｃの下半分
の同じ物理アドレス領域に配置された場合に、それら２
つのメモリ・ユニットは別々のバンクに帰属しているこ
とを示している。従って、ＯＲ回路８０Ｅの出力は、イ
ンタリーブ可能であることを示している。
リ・ユニット特定手段４４Ａからの１６本のメモリ・ユ
ニット選択線の内の奇数バンク２８Ｂ内のメモリ・ユニ
ット８乃至１５についての８本の選択線が入力し、８入
力ＯＲ回路８０Ｂ−２には第２のメモリ・ユニット特定
手段４４Ｂからの１６本のメモリ・ユニット選択線の内
の偶数バンク２８Ａ内のメモリ・ユニット０乃至７につ
いての８本の選択線が入力している。ＯＲ回路８０Ａ−
２とＯＲ回路８０Ｂ−２の出力はＡＮＤ回路８０Ｄの入
力側に接続されている。従って、ＡＮＤ回路８０Ｄの出
力が真のときは、ＯＲ回路８０Ａ−２の出力とＯＲ回路
８０Ｂ−２の出力が共に真のときなので、あるＣＰＵア
ドレスを含む１Ｍバイトのアドレス領域（アドレス・サ
イズ）が第１のメモリ・マップ６０Ａに従う場合に帰属
することになるメモリ・ユニットと第２のメモリ・マッ
プ６０Ｂに従う場合に帰属することになるメモリ・ユニ
ットとが、図４の物理アドレス・マップ６０Ｃの下半分
の同じ物理アドレス領域に配置された場合に、それら２
つのメモリ・ユニットは別々のバンクに帰属しているこ
とを示している。従って、ＯＲ回路８０Ｅの出力は、イ
ンタリーブ可能であることを示している。
【００２１】図１０には、制御手段４６中のＲＡＳ発生
回路９０が示され、この回路９０はインタリーブ／非イ
ンタリーブ選択回路８０の出力に基づいて、インタリー
ブ可能な場合は異なるバンクに属する２つのメモリ・ユ
ニットの夫々に対して同時にＲＡＳ信号を出力し、イン
タリーブ不可能な場合は１つのメモリ・ユニットに対し
てだけＲＡＳ信号を出力する。
回路９０が示され、この回路９０はインタリーブ／非イ
ンタリーブ選択回路８０の出力に基づいて、インタリー
ブ可能な場合は異なるバンクに属する２つのメモリ・ユ
ニットの夫々に対して同時にＲＡＳ信号を出力し、イン
タリーブ不可能な場合は１つのメモリ・ユニットに対し
てだけＲＡＳ信号を出力する。
【００２２】図１１には、マルチプレクス・アドレス・
テーブルの一例が示されている。メモリ・ユニットの１
０本のアドレス・ピンＭＡ０乃至ＭＡ９に現れる信号が
ＲＡＳ信号の立ち下がりでラッチされるとロー・アドレ
スが得られ、ＣＡＳ信号の立ち下がりでラッチされると
カラム・アドレスが得られる。インタリーブ・アクセス
を行うときは、２つのバンク２８Ａ及び２８Ｂ中のメモ
リ・ユニットが同時に選択される。図１１のテーブル
は、インタリーブ・アクセスを行うときに、ＣＰＵ等か
らのアドレスを、偶数バンク２８Ａ中のメモリ・ユニッ
トと奇数バンク２８Ｂ中のメモリ・ユニットへ、どのよ
うにして振り分けるかを具体的に示している。即ち、Ｃ
ＰＵ等からのアドレスを第１のメモリ・マップ６０Ａ中
のメモリ・ユニットと第２のメモリ・マップ６０Ｂ中の
メモリ・ユニットへ、どのようにして振り分けるかを具
体的に示している。図１１のテーブルに従う場合、ＣＰ
Ｕ等からのアドレスのＡ２が０のときは第１のメモリ・
マップ６０Ａ中のメモリ・ユニットが選択され、Ａ２が
１のときは第２のメモリ・マップ６０Ｂ中のメモリ・ユ
ニットが選択される。
テーブルの一例が示されている。メモリ・ユニットの１
０本のアドレス・ピンＭＡ０乃至ＭＡ９に現れる信号が
ＲＡＳ信号の立ち下がりでラッチされるとロー・アドレ
スが得られ、ＣＡＳ信号の立ち下がりでラッチされると
カラム・アドレスが得られる。インタリーブ・アクセス
を行うときは、２つのバンク２８Ａ及び２８Ｂ中のメモ
リ・ユニットが同時に選択される。図１１のテーブル
は、インタリーブ・アクセスを行うときに、ＣＰＵ等か
らのアドレスを、偶数バンク２８Ａ中のメモリ・ユニッ
トと奇数バンク２８Ｂ中のメモリ・ユニットへ、どのよ
うにして振り分けるかを具体的に示している。即ち、Ｃ
ＰＵ等からのアドレスを第１のメモリ・マップ６０Ａ中
のメモリ・ユニットと第２のメモリ・マップ６０Ｂ中の
メモリ・ユニットへ、どのようにして振り分けるかを具
体的に示している。図１１のテーブルに従う場合、ＣＰ
Ｕ等からのアドレスのＡ２が０のときは第１のメモリ・
マップ６０Ａ中のメモリ・ユニットが選択され、Ａ２が
１のときは第２のメモリ・マップ６０Ｂ中のメモリ・ユ
ニットが選択される。
【００２３】また、図１１のテーブルは、非インタリー
ブ・アクセスを行うときに、ＣＰＵ等からのアドレスを
偶数バンク２８Ａ中のメモリ・ユニットと奇数バンク２
８Ｂ中のメモリ・ユニットへ、どのようにして振り分け
るか、即ち、ＣＰＵ等からのアドレスを第１のメモリ・
マップ６０Ａ中のメモリ・ユニットと第２のメモリ・マ
ップ６０Ｂ中のメモリ・ユニットへ、どのようにして振
り分けるかをも具体的に示している。非インタリーブ・
アクセスを行うときは、第１のメモリ・マップ６０Ａ中
の１つのメモリ・ユニットと第２のメモリ・マップ６０
Ｂ中の１つのメモリ・ユニットとの何れか一方だけがに
選択される。図１１のテーブルに従う場合、第１のメモ
リ・マップ６０Ａ中のメモリ・ユニットが選択されるか
第２のメモリ・マップ６０Ｂ中のメモリ・ユニットが選
択されるかはＣＰＵ等側からのアドレスのＡ１１の値に
よることになる。Ａ１１＝０のときは第１のメモリ・マ
ップ６０Ａ中のメモリ・ユニットが選択され、Ａ１１＝
１のときは第２のメモリ・マップ６０Ｂ中のメモリ・ユ
ニットが選択される。
ブ・アクセスを行うときに、ＣＰＵ等からのアドレスを
偶数バンク２８Ａ中のメモリ・ユニットと奇数バンク２
８Ｂ中のメモリ・ユニットへ、どのようにして振り分け
るか、即ち、ＣＰＵ等からのアドレスを第１のメモリ・
マップ６０Ａ中のメモリ・ユニットと第２のメモリ・マ
ップ６０Ｂ中のメモリ・ユニットへ、どのようにして振
り分けるかをも具体的に示している。非インタリーブ・
アクセスを行うときは、第１のメモリ・マップ６０Ａ中
の１つのメモリ・ユニットと第２のメモリ・マップ６０
Ｂ中の１つのメモリ・ユニットとの何れか一方だけがに
選択される。図１１のテーブルに従う場合、第１のメモ
リ・マップ６０Ａ中のメモリ・ユニットが選択されるか
第２のメモリ・マップ６０Ｂ中のメモリ・ユニットが選
択されるかはＣＰＵ等側からのアドレスのＡ１１の値に
よることになる。Ａ１１＝０のときは第１のメモリ・マ
ップ６０Ａ中のメモリ・ユニットが選択され、Ａ１１＝
１のときは第２のメモリ・マップ６０Ｂ中のメモリ・ユ
ニットが選択される。
【００２４】このような本実施例によれば、偶数バンク
２８Ａと奇数バンク２８Ｂのメモリ・スロットにどのよ
うな順序でＳＩＭＭが実装されていても、常に最大限の
範囲のメモリ・アドレスをインタリーブ・アクセスでき
る。つまり、ＳＩＭＭの実装状態にかかわらず、偶数バ
ンク２８Ａと奇数バンク２８Ｂのメモリ容量の内の少な
い方の容量の２倍の容量については必ずインタリーブ・
アクセスできるという効果がある。
２８Ａと奇数バンク２８Ｂのメモリ・スロットにどのよ
うな順序でＳＩＭＭが実装されていても、常に最大限の
範囲のメモリ・アドレスをインタリーブ・アクセスでき
る。つまり、ＳＩＭＭの実装状態にかかわらず、偶数バ
ンク２８Ａと奇数バンク２８Ｂのメモリ容量の内の少な
い方の容量の２倍の容量については必ずインタリーブ・
アクセスできるという効果がある。
【００２５】また、ＤＯＳはシステム・メモリの物理ア
ドレス内の下位に配置され、ＯＳ／２は上位に配置され
る等、一般にオペレーティング・システムはシステム・
メモリの物理アドレスの下位や上位に配置されるが、前
記実施例では、図４の物理アドレス・マップ６０Ｃにも
示されるように、全アドレス範囲の下上位置にインタリ
ーブ可能なアドレス範囲が配置されている。従って、オ
ペレーティング・システムのように頻繁に実行されるプ
ログラムが記憶されているアドレス範囲についてインタ
リーブできるので、プログラムの実行速度を向上させる
効果が高い。
ドレス内の下位に配置され、ＯＳ／２は上位に配置され
る等、一般にオペレーティング・システムはシステム・
メモリの物理アドレスの下位や上位に配置されるが、前
記実施例では、図４の物理アドレス・マップ６０Ｃにも
示されるように、全アドレス範囲の下上位置にインタリ
ーブ可能なアドレス範囲が配置されている。従って、オ
ペレーティング・システムのように頻繁に実行されるプ
ログラムが記憶されているアドレス範囲についてインタ
リーブできるので、プログラムの実行速度を向上させる
効果が高い。
【００２６】尚、前記実施例では、偶数バンク内のメモ
リ・ユニットを昇順で並べた後に奇数バンク内のメモリ
・ユニットを昇順で並べて成る第１のメモリ・マップ
と、前記第１のメモリ・マップとは逆の順序でメモリ・
ユニットを並べて成る第２のメモリ・マップを形成した
が、メモリ・マップの構成はこのような場合に限られ
ず、各メモリ・マップ内のメモリ・ユニットの配列が同
一でなければよい。但し、偶数バンク内のメモリ・ユニ
ットを昇順で並べた後に奇数バンク内のメモリ・ユニッ
トを昇順で並べて成る第１のメモリ・マップと、前記第
１のメモリ・マップとは逆の順序でメモリ・ユニットを
並べて成る第２のメモリ・マップを形成する場合は、前
述のように、全アドレス範囲の下上位置にインタリーブ
可能なアドレス範囲が配置されるので、オペレーティン
グ・システムのように頻繁に実行されるプログラムが記
憶されているアドレス範囲についてインタリーブできる
という効果がある。
リ・ユニットを昇順で並べた後に奇数バンク内のメモリ
・ユニットを昇順で並べて成る第１のメモリ・マップ
と、前記第１のメモリ・マップとは逆の順序でメモリ・
ユニットを並べて成る第２のメモリ・マップを形成した
が、メモリ・マップの構成はこのような場合に限られ
ず、各メモリ・マップ内のメモリ・ユニットの配列が同
一でなければよい。但し、偶数バンク内のメモリ・ユニ
ットを昇順で並べた後に奇数バンク内のメモリ・ユニッ
トを昇順で並べて成る第１のメモリ・マップと、前記第
１のメモリ・マップとは逆の順序でメモリ・ユニットを
並べて成る第２のメモリ・マップを形成する場合は、前
述のように、全アドレス範囲の下上位置にインタリーブ
可能なアドレス範囲が配置されるので、オペレーティン
グ・システムのように頻繁に実行されるプログラムが記
憶されているアドレス範囲についてインタリーブできる
という効果がある。
【００２７】また、本発明が適用されるのは２ウェイ・
インタリーブに限られず、インタリーブ可能なメモリ・
バンクが２個以外の数の場合にも適用され得る。
インタリーブに限られず、インタリーブ可能なメモリ・
バンクが２個以外の数の場合にも適用され得る。
【００２８】
【発明の効果】上述のように本発明によれば、システム
・メモリとして複数のメモリ・モジュールがどのような
状態でユーザにより実装或は増設されても、常に最適な
実装状態で実装或は増設された場合と同等の範囲でイン
タリーブ・アクセスすることを可能にするメモリ・コン
トローラ及びデータ処理システムを提供できる。
・メモリとして複数のメモリ・モジュールがどのような
状態でユーザにより実装或は増設されても、常に最適な
実装状態で実装或は増設された場合と同等の範囲でイン
タリーブ・アクセスすることを可能にするメモリ・コン
トローラ及びデータ処理システムを提供できる。
【図１】本発明に係るメモリ・コントローラの一実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明に係るデータ処理システムの一実施例の
全体構成を示すブロック図である。
全体構成を示すブロック図である。
【図３】前記実施例のメモリ・コントローラのレジスタ
内に保持されるデータの内容の一例を示すブロック図で
ある。
内に保持されるデータの内容の一例を示すブロック図で
ある。
【図４】前記実施例のメモリ・マップの一例を示すブロ
ック図である。
ック図である。
【図５】前記実施例のメモリ・コントローラの第１のメ
モリ・マップ形成手段の一例を示すブロック図である。
モリ・マップ形成手段の一例を示すブロック図である。
【図６】前記実施例のメモリ・コントローラの第２のメ
モリ・マップ形成手段の一例を示すブロック図である。
モリ・マップ形成手段の一例を示すブロック図である。
【図７】前記実施例のメモリ・コントローラの第１のメ
モリ・ユニット特定手段の一例を示すブロック図であ
る。
モリ・ユニット特定手段の一例を示すブロック図であ
る。
【図８】前記実施例のメモリ・コントローラの第２のメ
モリ・ユニット特定手段の一例を示すブロック図であ
る。
モリ・ユニット特定手段の一例を示すブロック図であ
る。
【図９】前記実施例のメモリ・コントローラの制御手段
のインタリーブ／非インタリーブ検出機能を有する部分
の一例を示すブロック図である。
のインタリーブ／非インタリーブ検出機能を有する部分
の一例を示すブロック図である。
【図１０】前記実施例のメモリ・コントローラの制御手
段のＲＡＳ信号線を選択する機能を有する部分の一例を
示すブロック図である。
段のＲＡＳ信号線を選択する機能を有する部分の一例を
示すブロック図である。
【図１１】前記実施例のメモリ・マルチプレクス・アド
レス・テーブルの一例である。
レス・テーブルの一例である。
１０ ＣＰＵ（マイクロプロセッサ） １２ ＤＭＡコントローラ １４ ＮＶＲＡＭ １６ ＲＯＭ １８ メモリ・コントローラ ２０ システム・クロック発振器 ２２ システム・バス ２４ 拡張スロット ２６ メモリ・バス ２８ メモリ ２８Ａ 偶数バンク ２８Ｂ 奇数バンク ３０ システム・コントローラ ３２ データ・バス・バッファ ４０ レジスタ ４２ メモリ・マップ形成手段 ４２Ａ 第１のメモリ・マップ形成手段 ４２Ｂ 第２のメモリ・マップ形成手段 ４４ メモリ・ユニット特定手段 ４４Ａ 第１のメモリ・ユニット特定手段 ４４Ｂ 第２のメモリ・ユニット特定手段 ４６ 制御手段 ４８ ＲＡＳ／ＣＡＳ信号発生器 ５０ アドレス信号発生器 ８０ インタリーブ／非インタリーブ選択回路 ９０ ＲＡＳ発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 合田 光宏 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (56)参考文献 特開 昭61−49249（ＪＰ，Ａ) 実開 昭３−116442（ＪＰ，Ｕ)
Claims (8)
- 【請求項１】インタリーブ可能な複数のバンクの少なく
とも一部に１つ或は複数のメモリ・ユニットが振り分け
られて配置されている場合に、ＣＰＵあるいはＤＭＡコ
ントローラ側から送られてくるアドレスに基づいて前記
メモリ・ユニット内の記憶位置を指定するための物理ア
ドレス信号を発生するためのメモリ・コントローラであ
って、各バンク内のメモリ・ユニットを、前記バンクの数に相
当する異なる種類の所定の順序に並べて成る複数のメモ
リ・マップを形成し、 前記ＣＰＵ等側からのアドレスを含む所定の範囲のアド
レス領域が前記複数のメモリ・マップ内の夫々において
何れのメモリ・ユニットに属するかを検出し、 前記メモリ・マップ毎に検出された各メモリ・ユニット
が互いに異なるバンクに属しているか否かを検出し、 互いに異なるバンクに属していれはインタリーブ・アク
セスに従う態様で、同じバンクに属していれば非インタ
リーブ・アクセスに従う態様で、前記物理アドレス信号
を発生する、 ことを特徴とする メモリ・コントローラ - 【請求項２】前記複数のバンクは２つのバンクであり、
前記複数のメモリ・マップは、前記２つのバンクの内の
一方のバンク内のメモリ・ユニットを所定の順序で並べ
た後に他方のバンク内のメモリ・ユニットを所定の順序
で並べて成る第１のメモリ・マップと、前記第１のメモ
リ・マップとは逆の順序でメモリ・ユニットを並べて成
る第２のメモリ・マップである、請求項１のメモリ・コ
ントローラ - 【請求項３】インタリーブ可能な複数のバンクにメモリ
・ユニットが振り分けて配置されている場合に、ＣＰＵ
或はＤＭＡコントローラ側から送られてくるアドレスに
基づいてメモリ・ユニット内の記憶位置を指定するため
の物理アドレスを発生するためのメモリ・コントローラ
であって、 前記メモリ・ユニットのアドレス・サイズ及び各バンク
内における配置に関するデータを保持するレジスタと、 前記レジスタ内のデータに基づいて、前記メモリ・ユニ
ットを、前記バンクの数に相当する異なる種類の順序で
並べて成る複数のメモリ・マップを形成するためのメモ
リ・マップ形成手段と、 前記ＣＰＵ等側からのアドレスを含む所定の範囲のアド
レス領域が前記複数のメモリ・マップ内の夫々において
何れのメモリ・ユニットに属するかを特定するメモリ・
ユニット特定手段と、前記メモリ・ユニット特定手段により特定された前記メ
モリ・マップ毎の各メモリ・ユニットが互いに異なるバ
ンクに振り分けられているか否かに応じて、前記バンク
に対してインタリーブ・アクセス或は非インタリーブ・
アクセスのいずれか一方に従う態様で前記物理アドレス
を発生する制御手段と、 を有するメモリ・コントローラ - 【請求項４】前記複数のバンクは２つのバンクであり、 前記メモリ・マップ形成手段は、前記レジスタ内のデー
タに基づいて、一方のバンク内のメモリ・ユニットを所
定の順序で並べた後に他方のバンク内のメモリ・ユニッ
トを所定の順序で並べて成る第１のメモリ・マップを形
成する第１のメモリ・マップ形成手段と、前記レジスタ
内のデータに基づいて、前記第１のメモリ・マップとは
逆の順序でメモリ・ユニットを並べてなる第２のメモリ
・マップを形成する第２のメモリ・マップ形成手段と、
から成り、 前記メモリ・ユニット特定手段は、前記ＣＰＵ等側から
のアドレスを含む所定の範囲のアドレス領域が第１のメ
モリ・マップ内で帰属することになるメモリ・ユニット
を特定する第１のメモリ・ユニット特定手段と、前記ア
ドレス領域が第２のメモリ・マップ内で帰属することに
なるメモリ・ユニットを特定する第２のメモリ・ユニッ
ト特定手段と、から成り、 前記第１及び第２のメモリ・ユニット特定手段の夫々に
より特定されたメモリ・ユニットが異なるバンクに属す
るか否かに応じて、前記バンクに対してインタリーブ・
アクセス或は非インタリーブ・アクセスに従う態様で前
記物理アドレス信号を発生する制御手段と、 を有する請求項３のメモリ・コントローラ - 【請求項５】ＣＰＵと、 ＤＭＡコントローラと、 少なくとも一部に１つ或は複数のメモリ・ユニットが振
り分けて配置されているインタリーブ可能な複数のメモ
リ・バンクを有するメモリと、 前記メモリへのアクセスを制御するためのメモリ・コン
トローラであって、各バンク内のメモリ・ユニットを、
前記バンクの数に相当する異なる種類の所定の順序で並
べて成る複数のメモリ・マップを形成し、前記ＣＰＵ或
は前記ＤＭＡコントローラ側からのアドレスを含む所定
の範囲のアドレス領域が前記複数のメモリ・マップ内の
夫々において何れのメモリ・ユニットに属するかを検出
し、検出された各メモリ・ユニットが互いに異なるバン
クに振り分けられているか否かに応じて、前記バンクに
対してインタリーブ・アクセス或は非インタリーブ・ア
クセスのいずれか一方に従う態様でメモリ・アクセスを
行う機能を有する、メモリ・コントローラと、 前記ＣＰＵと前記メモリ・コントローラとを接続するバ
スと、 を有するデータ処理システム - 【請求項６】前記複数のバンクは２つのバンクであり、
前記複数のメモリ・マップは、前記２つのバンクの内の
一方のバンク内のメモリ・ユニットを所定の順序で並べ
た後に他方のバンク内のメモリ・ユニットを所定の順序
で並べて成る第１のメモリ・マップと、前記第１のメモ
リ・マップとは逆の順序でメモリ・ユニットを並べて成
る第２のメモリ・マップである、請求項５のデータ処理
システム - 【請求項７】前記メモリ・コントローラは、 前記メモリ・ユニットのアドレス・サイズ及び各バンク
内における配置に関するデータを保持するレジスタと、 前記レジスタ内のデータに基づいて、前記メモリ・ユニ
ットを、前記バンクの数に相当する異なる種類の順序に
並べて成る複数のメモリ・マップを形成するためのメモ
リ・マップ形成手段と、 前記ＣＰＵ等側からのアドレスを含む所定の範囲のアド
レス領域が前記複数のメモリ・マップ内の夫々において
何れのメモリ・ユニットに属するかを特定するメモリ・
ユニット特定手段と、 前記メモリ・ユニット特定手段により特定された前記メ
モリ・マップ毎のメモリ・ユニットが互いに異なるバン
クに振り分けられているか否かに応じて、前記バンクに
対してインタリーブ・アクセス或は非インタリーブ・ア
クセスのいずれか一方に従う態様でメモリ・アクセスの
ための物理アドレス信号を発生する制御手段と、を有す
る、 請求項５のデータ処理システム - 【請求項８】前記複数のバンクは２つのバンクであり、 前記メモリ・マップ形成手段は、前記レジスタ内のデー
タに基づいて、一方のバンク内のメモリ・ユニットを所
定の順序で並べた後に他方のバンク内のメモリ・ユニッ
トを所定の順序で並べて成る第１のメモリ・マップを形
成する第１のメモリ・マップ形成手段と、前記レジスタ
内のデータに基づいて、前記第１のメモリ・マップとは
逆の順序でメモリ・ユニットを並べてなる第２のメモリ
・マップを形成する第２のメモリ・マップ形成手段と、
から成り、 前記メモリ・ユニット特定手段は、前記ＣＰＵ等側から
のアドレスを含む所定の範囲のアドレス領域が第１のメ
モリ・マップ内で帰属することになるメモリ・ユニット
を特定する第１のメモリ・ユニット特定手段と、前記ア
ドレス領域が第２のメモリ・マップ内で帰属することに
なるメモリ・ユニットを特定する第２のメモリ・ユニッ
ト特定手段と、から成り、 前記第１及び第２のメモリ・ユニット特定手段の夫々に
より特定されたメモリ・ユニットが異なるバンクに属す
るか否かに応じて、前記バンクに対してインタリーブ・
アクセス或は非インタリーブ・アクセスに従う態様で前
記物理アドレス信号を発生する制御手段と、 を有する請求項７のデータ処理システム
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290408A JPH0823843B2 (ja) | 1991-10-11 | 1991-10-11 | メモリ・コントローラ、及びデータ処理システム |
| TW080108172A TW200577B (ja) | 1991-10-11 | 1991-10-16 | |
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| CN92110513A CN1040159C (zh) | 1991-10-11 | 1992-09-11 | 存储控制器与数据处理系统 |
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|---|---|---|---|
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|---|---|
| JPH05134923A JPH05134923A (ja) | 1993-06-01 |
| JPH0823843B2 true JPH0823843B2 (ja) | 1996-03-06 |
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Family Applications (1)
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|---|---|---|---|
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Country Status (8)
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Family Cites Families (4)
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-
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- 1992-10-08 EP EP92309177A patent/EP0540198A1/en not_active Ceased
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