JPH06243028A - メモリアドレス制御方法 - Google Patents
メモリアドレス制御方法Info
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- JPH06243028A JPH06243028A JP5028158A JP2815893A JPH06243028A JP H06243028 A JPH06243028 A JP H06243028A JP 5028158 A JP5028158 A JP 5028158A JP 2815893 A JP2815893 A JP 2815893A JP H06243028 A JPH06243028 A JP H06243028A
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- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 5
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 101100086437 Drosophila melanogaster Rap1 gene Proteins 0.000 description 5
- 101100247326 Mucor circinelloides f. lusitanicus RAS3 gene Proteins 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 本発明は、メモリバンクのアドレスが連続的
に使用不可の場合、その使用不可のメモリ空間を使用し
ないようにする煩わしいメモリアドレスの管理を必要と
しない新規なメモリアドレス制御方法を提供する。 【構成】 本発明のアクセス指定デコード部は、電気的
接続部材に拡張用ＤＲＡＭモジュールが装着されている
か否かを判断すべく、メモリチェックを行ない、上記電
気的接続部材の一部に上記拡張用ＤＲＡＭモジュールが
装着されていないと判断した場合には、上記拡張用ＤＲ
ＡＭモジュールが装着されている電気的接続部材のアク
セス指定信号線を選択することによって、上記拡張用Ｄ
ＲＡＭモジュールがアクセスされるアドレス空間とアク
セス指定信号線との割付けを変更し、実際に装着されて
いる拡張用ＤＲＡＭモジュールに対してアクセスする機
能を有する。
に使用不可の場合、その使用不可のメモリ空間を使用し
ないようにする煩わしいメモリアドレスの管理を必要と
しない新規なメモリアドレス制御方法を提供する。 【構成】 本発明のアクセス指定デコード部は、電気的
接続部材に拡張用ＤＲＡＭモジュールが装着されている
か否かを判断すべく、メモリチェックを行ない、上記電
気的接続部材の一部に上記拡張用ＤＲＡＭモジュールが
装着されていないと判断した場合には、上記拡張用ＤＲ
ＡＭモジュールが装着されている電気的接続部材のアク
セス指定信号線を選択することによって、上記拡張用Ｄ
ＲＡＭモジュールがアクセスされるアドレス空間とアク
セス指定信号線との割付けを変更し、実際に装着されて
いる拡張用ＤＲＡＭモジュールに対してアクセスする機
能を有する。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション、又はワードプロセッサ等のデ
ータ処理装置におけるメモリ容量の拡張の際に使用され
るＤＲＡＭのメモリアドレス制御方法に関する。
タ、ワークステーション、又はワードプロセッサ等のデ
ータ処理装置におけるメモリ容量の拡張の際に使用され
るＤＲＡＭのメモリアドレス制御方法に関する。
【０００２】
【従来の技術】従来からデータ処理装置におけるＤＲＡ
Ｍは、種々のデータを記憶保持させるメモリとして用い
られており、そのメモリの容量を拡張するには、本体基
板に実装されたコネクタに、拡張用のＤＲＡＭモジュー
ルを装着した装着基板を後付けすることによって実現し
ていた。
Ｍは、種々のデータを記憶保持させるメモリとして用い
られており、そのメモリの容量を拡張するには、本体基
板に実装されたコネクタに、拡張用のＤＲＡＭモジュー
ルを装着した装着基板を後付けすることによって実現し
ていた。
【０００３】一般的なＤＲＡＭモジュールでは、１メガ
ワード×４ビットのＤＲＡＭ８個により１メガワード×
３２ビットＤＲＡＭモジュール（以下、１メガＤＲＡＭ
モジュールと称する。）が構成されており、また２メガ
ワード×３２ビットＤＲＡＭモジュール（以下、２メガ
ＤＲＡＭモジュールと称する。）は、装着基板の両面に
１メガＤＲＡＭモジュールが夫々１セットづつ実装さ
れ、その装着基板側面のコネクタが、本体基板のコネク
タに装着されるようになっている。
ワード×４ビットのＤＲＡＭ８個により１メガワード×
３２ビットＤＲＡＭモジュール（以下、１メガＤＲＡＭ
モジュールと称する。）が構成されており、また２メガ
ワード×３２ビットＤＲＡＭモジュール（以下、２メガ
ＤＲＡＭモジュールと称する。）は、装着基板の両面に
１メガＤＲＡＭモジュールが夫々１セットづつ実装さ
れ、その装着基板側面のコネクタが、本体基板のコネク
タに装着されるようになっている。
【０００４】ところで、そのＤＲＡＭモジュールにデー
タを書き込んだり、また読み出したりするには、ＲＡＳ
（Row Address Strobe）信号（以下、ＲＡＳと称す
る。）、及びＣＡＳ（Column Address Strobe）信号
（以下、ＣＡＳと称する。）のアクセス指定信号線をＤ
ＲＡＭモジュールに印加することによって、そのＤＲＡ
Ｍモジュールの特定のアドレスを指定し、これによって
指定されたアドレスに対してデータを書き込んだり、ま
た読み出したりすることができるようになっている。
タを書き込んだり、また読み出したりするには、ＲＡＳ
（Row Address Strobe）信号（以下、ＲＡＳと称す
る。）、及びＣＡＳ（Column Address Strobe）信号
（以下、ＣＡＳと称する。）のアクセス指定信号線をＤ
ＲＡＭモジュールに印加することによって、そのＤＲＡ
Ｍモジュールの特定のアドレスを指定し、これによって
指定されたアドレスに対してデータを書き込んだり、ま
た読み出したりすることができるようになっている。
【０００５】図５は、１メガＤＲＡＭモジュールが装着
基板の両面に夫々１セットづつ配された２メガＤＲＡＭ
モジュールを、本体基板のコネクタ０乃至コネクタ３の
４個のコネクタに夫々装着した際のＤＲＡＭモジュール
へのＲＡＳの割付けを示した概念図である。
基板の両面に夫々１セットづつ配された２メガＤＲＡＭ
モジュールを、本体基板のコネクタ０乃至コネクタ３の
４個のコネクタに夫々装着した際のＤＲＡＭモジュール
へのＲＡＳの割付けを示した概念図である。
【０００６】ここで、ＤＲＡＭモジュールへのデータの
書き込み、並びに読み出しには一般にＲＡＳ、及びＣＡ
Ｓ双方のアクセス指定信号線が必要となるが、以下では
ＲＡＳのみを用いて説明する。
書き込み、並びに読み出しには一般にＲＡＳ、及びＣＡ
Ｓ双方のアクセス指定信号線が必要となるが、以下では
ＲＡＳのみを用いて説明する。
【０００７】図５中のＭ０乃至Ｍ３は、１メガＤＲＡＭ
モジュールを２セット組み合わせた２メガＤＲＡＭモジ
ュールを示したものであり、同図中の番号３３、３４、
４４及び４５は、ＲＡＳが接続される接続ピンを示す番
号である。接続ピン３４、４４は装着基板の一方の面に
配された１メガＤＲＡＭモジュールＭ０Ａ乃至Ｍ３Ａに
接続され、また接続ピン３３、４５は装着基板の他方の
面に配された１メガＤＲＡＭモジュールＭ０Ｂ乃至Ｍ３
Ｂに接続されている。
モジュールを２セット組み合わせた２メガＤＲＡＭモジ
ュールを示したものであり、同図中の番号３３、３４、
４４及び４５は、ＲＡＳが接続される接続ピンを示す番
号である。接続ピン３４、４４は装着基板の一方の面に
配された１メガＤＲＡＭモジュールＭ０Ａ乃至Ｍ３Ａに
接続され、また接続ピン３３、４５は装着基板の他方の
面に配された１メガＤＲＡＭモジュールＭ０Ｂ乃至Ｍ３
Ｂに接続されている。
【０００８】ＲＡＳデコード部は、ＣＰＵのアドレス信
号線Ａ２２乃至Ａ２４をデコードし、そのデコード結果
により、１メガＤＲＡＭモジュールＭ０Ａ乃至１メガＤ
ＲＡＭモジュールＭ３Ｂに対して接続される信号線ＲＡ
Ｓ０乃至信号線ＲＡＳ７のうち１つをＨｉｇｈにする。
これにより、１つのＤＲＡＭモジュールが選択されてデ
ータがアクセスされるようになっている。
号線Ａ２２乃至Ａ２４をデコードし、そのデコード結果
により、１メガＤＲＡＭモジュールＭ０Ａ乃至１メガＤ
ＲＡＭモジュールＭ３Ｂに対して接続される信号線ＲＡ
Ｓ０乃至信号線ＲＡＳ７のうち１つをＨｉｇｈにする。
これにより、１つのＤＲＡＭモジュールが選択されてデ
ータがアクセスされるようになっている。
【０００９】一方、ＤＲＡＭ制御部は、ＣＰＵ及びＲＡ
Ｓデコード部を統括制御する。
Ｓデコード部を統括制御する。
【００１０】更に、図６は、図５に示した１メガＤＲＡ
ＭモジュールＭ０Ａ乃至１メガＤＲＡＭモジュールＭ３
Ｂの物理アドレス空間とＲＡＳとの割付けを示した概略
構成図である。
ＭモジュールＭ０Ａ乃至１メガＤＲＡＭモジュールＭ３
Ｂの物理アドレス空間とＲＡＳとの割付けを示した概略
構成図である。
【００１１】この構成図を見れば分かるように、全ての
コネクタには１メガＤＲＡＭモジュールが２セットづつ
装着されており、これによって１メガＤＲＡＭモジュー
ルＭ０Ａ乃至１メガＤＲＡＭモジュールＭ３Ｂの物理ア
ドレス空間は途切れることなく連続することとなり、Ｄ
ＲＡＭを制御する際にそのメモリ空間の全てを使用する
ことができるようになっている。
コネクタには１メガＤＲＡＭモジュールが２セットづつ
装着されており、これによって１メガＤＲＡＭモジュー
ルＭ０Ａ乃至１メガＤＲＡＭモジュールＭ３Ｂの物理ア
ドレス空間は途切れることなく連続することとなり、Ｄ
ＲＡＭを制御する際にそのメモリ空間の全てを使用する
ことができるようになっている。
【００１２】
【発明が解決しようとする課題】しかし乍ら、図７に示
すように、例えばコネクタ０、コネクタ２及びコネクタ
３に１メガＤＲＡＭモジュールが２セットづつ装着され
るが、コネクタ１には１メガＤＲＡＭモジュールが１セ
ットのみしか装着されていない場合を想定すると、１メ
ガＤＲＡＭモジュールＭ１Ｂに対応するＢＡＮＫ３の領
域は欠落してしまうことになる。従って、ＢＡＮＫ３の
領域のアドレスを指定したとしても、そのＢＡＮＫ３に
対応してＤＲＡＭモジュールが装着されていないため
に、データの書き込み、並びに読み出しが行えなかっ
た。
すように、例えばコネクタ０、コネクタ２及びコネクタ
３に１メガＤＲＡＭモジュールが２セットづつ装着され
るが、コネクタ１には１メガＤＲＡＭモジュールが１セ
ットのみしか装着されていない場合を想定すると、１メ
ガＤＲＡＭモジュールＭ１Ｂに対応するＢＡＮＫ３の領
域は欠落してしまうことになる。従って、ＢＡＮＫ３の
領域のアドレスを指定したとしても、そのＢＡＮＫ３に
対応してＤＲＡＭモジュールが装着されていないため
に、データの書き込み、並びに読み出しが行えなかっ
た。
【００１３】この問題を解決するべく、従来に於ては２
メガＤＲＡＭモジュールのみを使用して、メモリ空間を
物理的に連続させるか、若しくはＤＲＡＭモジュールの
メモリバンクが欠落しているメモリ空間を使用しないよ
うにソフトウエアで監視する煩わしいメモリアドレスの
管理を必要としていた。
メガＤＲＡＭモジュールのみを使用して、メモリ空間を
物理的に連続させるか、若しくはＤＲＡＭモジュールの
メモリバンクが欠落しているメモリ空間を使用しないよ
うにソフトウエアで監視する煩わしいメモリアドレスの
管理を必要としていた。
【００１４】そこで、本発明は上述の問題に鑑み成され
たものであり、メモリバンクが欠落している場合でもＤ
ＲＡＭモジュールを使用して、強制的にメモリ空間を物
理的に連続させることなく、またその欠落したメモリバ
ンクのメモリ空間を使用しないようにする煩わしいメモ
リアドレスの管理を必要としない新規なメモリアドレス
制御方法を提供することを目的とする。
たものであり、メモリバンクが欠落している場合でもＤ
ＲＡＭモジュールを使用して、強制的にメモリ空間を物
理的に連続させることなく、またその欠落したメモリバ
ンクのメモリ空間を使用しないようにする煩わしいメモ
リアドレスの管理を必要としない新規なメモリアドレス
制御方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、本体基板の電
気的接続部材にＤＲＡＭ（ダイナミック・ランダムアク
セスメモリ）モジュールを複数個装着することによっ
て、メモリ容量を拡張することが可能なデータ処理装置
のメモリアドレス制御方法において、上記データ処理装
置は、拡張用ＤＲＡＭモジュールへのデータの書き込
み、並びに読み出しを行う際に上記拡張用ＤＲＡＭモジ
ュールのうちアクセスすべきモジュールを指定するアク
セス指定デコード部を具備し、該アクセス指定デコード
部は上記拡張用ＤＲＡＭモジュール群の各モジュールに
対して、予め上記電気的接続部材とのアクセス指定信号
線による割付けが施されており、上記アクセス指定デコ
ード部は、上記電気的接続部材に上記拡張用ＤＲＡＭモ
ジュールが装着されているか否かを判断すべく、上記拡
張用ＤＲＡＭモジュールの同一アドレスに対して書き込
んだデータと読み出したデータとを比較し、その比較結
果が不一致の場合には、上記電気的接続部材に上記拡張
用ＤＲＡＭモジュールが装着されていないと判断し、上
記拡張用ＤＲＡＭモジュールが装着されている電気的接
続部材のアクセス指定信号線を選択することによって、
上記拡張用ＤＲＡＭモジュールがアクセスされるアドレ
ス空間とアドレス指定信号線との割付けを変更し、上記
拡張用ＤＲＡＭモジュールに対してアクセスすることを
特徴とする。
気的接続部材にＤＲＡＭ（ダイナミック・ランダムアク
セスメモリ）モジュールを複数個装着することによっ
て、メモリ容量を拡張することが可能なデータ処理装置
のメモリアドレス制御方法において、上記データ処理装
置は、拡張用ＤＲＡＭモジュールへのデータの書き込
み、並びに読み出しを行う際に上記拡張用ＤＲＡＭモジ
ュールのうちアクセスすべきモジュールを指定するアク
セス指定デコード部を具備し、該アクセス指定デコード
部は上記拡張用ＤＲＡＭモジュール群の各モジュールに
対して、予め上記電気的接続部材とのアクセス指定信号
線による割付けが施されており、上記アクセス指定デコ
ード部は、上記電気的接続部材に上記拡張用ＤＲＡＭモ
ジュールが装着されているか否かを判断すべく、上記拡
張用ＤＲＡＭモジュールの同一アドレスに対して書き込
んだデータと読み出したデータとを比較し、その比較結
果が不一致の場合には、上記電気的接続部材に上記拡張
用ＤＲＡＭモジュールが装着されていないと判断し、上
記拡張用ＤＲＡＭモジュールが装着されている電気的接
続部材のアクセス指定信号線を選択することによって、
上記拡張用ＤＲＡＭモジュールがアクセスされるアドレ
ス空間とアドレス指定信号線との割付けを変更し、上記
拡張用ＤＲＡＭモジュールに対してアクセスすることを
特徴とする。
【００１６】
【作用】上述の如き構成によって、アクセス指定デコー
ド部は、メモリバンクに対応するＤＲＡＭモジュールが
存在するか否かをリセット時に確認し、メモリバンクに
対応してＤＲＡＭモジュールが存在しない場合には、欠
落したメモリバンクに対応して発生するＲＡＳの割付け
を変更することによって、実際に存在するＤＲＡＭモジ
ュールに対してＲＡＳが発生するよう、そのメモリバン
クの物理アドレス空間を連続的に設定し直す。
ド部は、メモリバンクに対応するＤＲＡＭモジュールが
存在するか否かをリセット時に確認し、メモリバンクに
対応してＤＲＡＭモジュールが存在しない場合には、欠
落したメモリバンクに対応して発生するＲＡＳの割付け
を変更することによって、実際に存在するＤＲＡＭモジ
ュールに対してＲＡＳが発生するよう、そのメモリバン
クの物理アドレス空間を連続的に設定し直す。
【００１７】
【実施例】本発明の実施例を図１乃至図４に基づいて説
明する。
明する。
【００１８】初期状態におけるＤＲＡＭモジュールの物
理アドレス空間とＲＡＳとの割付けは、従来と同様であ
り、本発明が従来と異なる点は、本体基板のコネクタに
装着された装着基板のＤＲＡＭモジュールのメモリバン
クに欠落が生じている場合に、そのＤＲＡＭモジュール
の物理アドレス空間に対応して発生するＲＡＳの割付け
を変更し、メモリバンクの物理アドレス空間が常に連続
的となるよう設定し直す機能を有するアクセス指定デコ
ード部を、従来のＲＡＳデコード部の代わりに設けたこ
と、並びにそのアクセス指定デコード部が物理アドレス
空間に対応して発生するＲＡＳの割付けを変更完了した
ことをＣＰＵに報知するＤＡＴＡ信号線を設けたことで
ある。
理アドレス空間とＲＡＳとの割付けは、従来と同様であ
り、本発明が従来と異なる点は、本体基板のコネクタに
装着された装着基板のＤＲＡＭモジュールのメモリバン
クに欠落が生じている場合に、そのＤＲＡＭモジュール
の物理アドレス空間に対応して発生するＲＡＳの割付け
を変更し、メモリバンクの物理アドレス空間が常に連続
的となるよう設定し直す機能を有するアクセス指定デコ
ード部を、従来のＲＡＳデコード部の代わりに設けたこ
と、並びにそのアクセス指定デコード部が物理アドレス
空間に対応して発生するＲＡＳの割付けを変更完了した
ことをＣＰＵに報知するＤＡＴＡ信号線を設けたことで
ある。
【００１９】図１は、図５と比較してみると、ＢＡＮＫ
３、ＢＡＮＫ４及びＢＡＮＫ５に対応する１メガＤＲＡ
ＭモジュールＭ１Ｂ、Ｍ２Ａ、及びＭ２Ｂが欠落してい
る場合のＲＡＳ信号線の割付けを示す概念図であり、更
に図２は、図１に示した１メガＤＲＡＭモジュールＭ０
Ａ、Ｍ０Ｂ、Ｍ１Ａ、Ｍ３Ａ、及びＭ３Ｂの物理アドレ
ス空間とＲＡＳ信号線との割付けを示した図である。
３、ＢＡＮＫ４及びＢＡＮＫ５に対応する１メガＤＲＡ
ＭモジュールＭ１Ｂ、Ｍ２Ａ、及びＭ２Ｂが欠落してい
る場合のＲＡＳ信号線の割付けを示す概念図であり、更
に図２は、図１に示した１メガＤＲＡＭモジュールＭ０
Ａ、Ｍ０Ｂ、Ｍ１Ａ、Ｍ３Ａ、及びＭ３Ｂの物理アドレ
ス空間とＲＡＳ信号線との割付けを示した図である。
【００２０】図２に示すようにコネクタ１、及びコネク
タ２に対応するＢＡＮＫ３、ＢＡＮＫ４、及びＢＡＮＫ
５のＤＲＡＭモジュールは本体基板上に装着されていな
いので、それらのＢＡＮＫ３、ＢＡＮＫ４、及びＢＡＮ
Ｋ５の領域は欠落してしまう。
タ２に対応するＢＡＮＫ３、ＢＡＮＫ４、及びＢＡＮＫ
５のＤＲＡＭモジュールは本体基板上に装着されていな
いので、それらのＢＡＮＫ３、ＢＡＮＫ４、及びＢＡＮ
Ｋ５の領域は欠落してしまう。
【００２１】そこで、本発明に於ては、図３のフローチ
ャートに基づいてＤＲＡＭモジュールにおけるメモリバ
ンクのアドレス指定に対応して発生するＲＡＳ信号線の
割付けを変更し、メモリバンクの物理アドレス空間が常
に連続的となるよう設定し直す処理を以下に説明する。
ャートに基づいてＤＲＡＭモジュールにおけるメモリバ
ンクのアドレス指定に対応して発生するＲＡＳ信号線の
割付けを変更し、メモリバンクの物理アドレス空間が常
に連続的となるよう設定し直す処理を以下に説明する。
【００２２】ステップＳ１において、アクセス指定デコ
ード部は本体基板の全てのコネクタに１メガＤＲＡＭモ
ジュールが、２セット装着されているか否かをメモリチ
ェックする。具体的には、ＤＲＡＭモジュールの任意の
アドレスにアクセスし、書き込んだデータと読み込んだ
データとを比較し、その比較結果が一致すれば、そのコ
ネクタにＤＲＡＭモジュールが装着されていることとな
り、メモリアクセス可能であると判断し、もしその比較
結果が一致しなければ、そのコネクタにＤＲＡＭモジュ
ールが装着されていないこととなり、メモリアクセス不
可能であると判断する。
ード部は本体基板の全てのコネクタに１メガＤＲＡＭモ
ジュールが、２セット装着されているか否かをメモリチ
ェックする。具体的には、ＤＲＡＭモジュールの任意の
アドレスにアクセスし、書き込んだデータと読み込んだ
データとを比較し、その比較結果が一致すれば、そのコ
ネクタにＤＲＡＭモジュールが装着されていることとな
り、メモリアクセス可能であると判断し、もしその比較
結果が一致しなければ、そのコネクタにＤＲＡＭモジュ
ールが装着されていないこととなり、メモリアクセス不
可能であると判断する。
【００２３】ステップＳ２に於ては、ステップＳ１での
判断に基づいて、全てのコネクタにＤＲＡＭモジュール
が装着されていれば、初期設定のまま終了し、一方任意
のコネクタにＤＲＡＭモジュールが装着されていなけれ
ば、ステップＳ３に進む。
判断に基づいて、全てのコネクタにＤＲＡＭモジュール
が装着されていれば、初期設定のまま終了し、一方任意
のコネクタにＤＲＡＭモジュールが装着されていなけれ
ば、ステップＳ３に進む。
【００２４】次に、ステップＳ３では、欠落したＢＡＮ
Ｋ３乃至ＢＡＮＫ５の領域のアドレス指定を行っても、
それに対応してＲＡＳ３乃至ＲＡＳ５の信号が発生しな
いように、物理アドレス空間とＲＡＳ信号線との対応付
けを修正変更する処理を施す。
Ｋ３乃至ＢＡＮＫ５の領域のアドレス指定を行っても、
それに対応してＲＡＳ３乃至ＲＡＳ５の信号が発生しな
いように、物理アドレス空間とＲＡＳ信号線との対応付
けを修正変更する処理を施す。
【００２５】図２に基づいてその修正変更の処理を具体
的に説明すると、初期設定ではＢＡＮＫ３にＲＡＳ３
が、ＢＡＮＫ４にＲＡＳ４が、更にＢＡＮＫ５にＲＡＳ
５が夫々対応付けられており、このままではＲＡＳ３乃
至ＲＡＳ５を介してＤＲＡＭモジュールに対してアクセ
スしても、ＤＲＡＭモジュールが装着されていないため
に、データを記憶させることは不可能である。
的に説明すると、初期設定ではＢＡＮＫ３にＲＡＳ３
が、ＢＡＮＫ４にＲＡＳ４が、更にＢＡＮＫ５にＲＡＳ
５が夫々対応付けられており、このままではＲＡＳ３乃
至ＲＡＳ５を介してＤＲＡＭモジュールに対してアクセ
スしても、ＤＲＡＭモジュールが装着されていないため
に、データを記憶させることは不可能である。
【００２６】そこで、アクセス指定デコード部は、図４
に示すようにＢＡＮＫ３の領域のアドレスを指定するこ
とによってＲＡＳ６の信号が、またＢＡＮＫ４の領域の
アドレスを指定することによってＲＡＳ７の信号が夫々
発生するようその対応付けを修正変更する。
に示すようにＢＡＮＫ３の領域のアドレスを指定するこ
とによってＲＡＳ６の信号が、またＢＡＮＫ４の領域の
アドレスを指定することによってＲＡＳ７の信号が夫々
発生するようその対応付けを修正変更する。
【００２７】これと同時に、ＢＡＮＫ５乃至ＢＡＮＫ７
の領域には、夫々ＲＡＳ３乃至ＲＡＳ５が対応するよう
に修正変更が加えられる。
の領域には、夫々ＲＡＳ３乃至ＲＡＳ５が対応するよう
に修正変更が加えられる。
【００２８】このように、メモリバンクに対応してＤＲ
ＡＭモジュールが装着されていない場合であっても、ア
クセス指定デコード部がその接続状態を判断し、ＤＲＡ
Ｍモジュールにアクセスする際のＲＡＳ信号線の割付け
を適宜変更する結果、物理アドレス空間を常に連続的に
設定することができる。
ＡＭモジュールが装着されていない場合であっても、ア
クセス指定デコード部がその接続状態を判断し、ＤＲＡ
Ｍモジュールにアクセスする際のＲＡＳ信号線の割付け
を適宜変更する結果、物理アドレス空間を常に連続的に
設定することができる。
【００２９】尚、上述の実施例では、ＤＲＡＭモジュー
ルに対するアクセスに際して、ＲＡＳ信号線のみについ
て説明したが、これに限られずＣＡＳ信号線によっても
同様な処理が行えることは云うまでもない。
ルに対するアクセスに際して、ＲＡＳ信号線のみについ
て説明したが、これに限られずＣＡＳ信号線によっても
同様な処理が行えることは云うまでもない。
【００３０】
【発明の効果】このように、本発明によれば、リセット
時に拡張用ＤＲＡＭモジュールのメモリチェックを行な
うことによって、欠落している拡張用ＤＲＡＭモジュー
ルをアクセスする際に用いられるアドレスが該当するメ
モリバンクを検知し、そのメモリバンクの領域のアドレ
スを指定すれば、実際に装着されている拡張用ＤＲＡＭ
モジュールに対してアクセスできるよう物理アドレス空
間とアドレス指定信号との対応付けを修正変更する処理
を施す。
時に拡張用ＤＲＡＭモジュールのメモリチェックを行な
うことによって、欠落している拡張用ＤＲＡＭモジュー
ルをアクセスする際に用いられるアドレスが該当するメ
モリバンクを検知し、そのメモリバンクの領域のアドレ
スを指定すれば、実際に装着されている拡張用ＤＲＡＭ
モジュールに対してアクセスできるよう物理アドレス空
間とアドレス指定信号との対応付けを修正変更する処理
を施す。
【００３１】この結果、メモリバンクが欠落している場
合であっても、同一タイプのＤＲＡＭモジュールを使用
して、強制的にメモリ空間を物理的に連続させることな
く、またその欠落したメモリバンクのメモリ空間を使用
しないようにする煩わしいメモリアドレスの管理を必要
としないことができる。
合であっても、同一タイプのＤＲＡＭモジュールを使用
して、強制的にメモリ空間を物理的に連続させることな
く、またその欠落したメモリバンクのメモリ空間を使用
しないようにする煩わしいメモリアドレスの管理を必要
としないことができる。
【図１】ＢＡＮＫ３、ＢＡＮＫ４及びＢＡＮＫ５に対応
する１メガＤＲＡＭモジュールＭ１Ｂ、Ｍ２Ａ、及びＭ
２Ｂが欠落している場合のＲＡＳ信号線の割付けを示す
概念図
する１メガＤＲＡＭモジュールＭ１Ｂ、Ｍ２Ａ、及びＭ
２Ｂが欠落している場合のＲＡＳ信号線の割付けを示す
概念図
【図２】図１に示した１メガＤＲＡＭモジュールＭ０
Ａ、Ｍ０Ｂ、Ｍ１Ａ、Ｍ３Ａ、及びＭ３Ｂの物理アドレ
ス空間とＲＡＳ信号線との割付けを示した概略構成図
Ａ、Ｍ０Ｂ、Ｍ１Ａ、Ｍ３Ａ、及びＭ３Ｂの物理アドレ
ス空間とＲＡＳ信号線との割付けを示した概略構成図
【図３】ＤＲＡＭモジュールにおけるメモリバンクのア
ドレス指定に対応して発生するＲＡＳ信号線の割付けを
変更処理のフローチャート
ドレス指定に対応して発生するＲＡＳ信号線の割付けを
変更処理のフローチャート
【図４】図３のフローチャートに基づいてＲＡＳ信号線
の割付け変更後の物理アドレス空間とＲＡＳ信号線との
割付けを示した概略構成図
の割付け変更後の物理アドレス空間とＲＡＳ信号線との
割付けを示した概略構成図
【図５】１メガＤＲＡＭモジュールが２セット配された
２メガＤＲＡＭモジュールの装着基板のコネクタを、本
体基板のコネクタ０乃至コネクタ３の４個のコネクタに
夫々装着した際のＤＲＡＭモジュールのＲＡＳ信号線の
割付けを示した概念図
２メガＤＲＡＭモジュールの装着基板のコネクタを、本
体基板のコネクタ０乃至コネクタ３の４個のコネクタに
夫々装着した際のＤＲＡＭモジュールのＲＡＳ信号線の
割付けを示した概念図
【図６】図５に示した１メガＤＲＡＭモジュールＭ０Ａ
乃至１メガＤＲＡＭモジュールＭ３Ｂの物理アドレス空
間とＲＡＳ信号線との割付けを示した概略構成図
乃至１メガＤＲＡＭモジュールＭ３Ｂの物理アドレス空
間とＲＡＳ信号線との割付けを示した概略構成図
【図７】コネクタ１に１メガＤＲＡＭモジュールが１セ
ットのみしか装着されていない場合の物理アドレス空間
とＲＡＳ信号線との割付けを示した概略構成図
ットのみしか装着されていない場合の物理アドレス空間
とＲＡＳ信号線との割付けを示した概略構成図
Ｍ０Ａ乃至Ｍ３Ｂ １メガＤＲＡＭモジュール ＲＡＳ０乃至ＲＡＳ７ アクセス指定信号線
Claims (2)
- 【請求項１】 本体基板の電気的接続部材にＤＲＡＭ
（ダイナミック・ランダムアクセスメモリ）モジュール
を複数個装着することによって、メモリ容量を拡張する
ことが可能なデータ処理装置のメモリアドレス制御方法
において、 上記データ処理装置は、拡張用ＤＲＡＭモジュールへの
データの書き込み、並びに読み出しを行う際に上記拡張
用ＤＲＡＭモジュールのうちアクセスすべきモジュール
を指定するアクセス指定デコード部を具備し、該アクセ
ス指定デコード部は上記拡張用ＤＲＡＭモジュール群の
各モジュールに対して、予め上記電気的接続部材とのア
クセス指定信号線による割付けが施されており、上記ア
クセス指定デコード部は、上記電気的接続部材に上記拡
張用ＤＲＡＭモジュールが装着されているか否かを判断
すべく、上記拡張用ＤＲＡＭモジュールの同一アドレス
に対して書き込んだデータと読み出したデータとを比較
し、その比較結果が不一致の場合には、上記電気的接続
部材に上記拡張用ＤＲＡＭモジュールが装着されていな
いと判断し、上記拡張用ＤＲＡＭモジュールが装着され
ている電気的接続部材のアクセス指定信号線を選択する
ことによって、上記拡張用ＤＲＡＭモジュールがアクセ
スされるアドレス空間とアドレス指定信号線との割付け
を変更し、上記拡張用ＤＲＡＭモジュールに対してアク
セスすることを特徴とするメモリアドレス制御方法。 - 【請求項２】 上記ＤＲＡＭモジュールは、アドレスワ
ード数が同一であることを特徴とする請求項１記載のメ
モリアドレス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028158A JPH06243028A (ja) | 1993-02-17 | 1993-02-17 | メモリアドレス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028158A JPH06243028A (ja) | 1993-02-17 | 1993-02-17 | メモリアドレス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243028A true JPH06243028A (ja) | 1994-09-02 |
Family
ID=12240952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5028158A Pending JPH06243028A (ja) | 1993-02-17 | 1993-02-17 | メモリアドレス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06243028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501633B1 (en) | 1999-02-02 | 2002-12-31 | Fujitsu Limited | Wiring board and electronic device having circuit board |
-
1993
- 1993-02-17 JP JP5028158A patent/JPH06243028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501633B1 (en) | 1999-02-02 | 2002-12-31 | Fujitsu Limited | Wiring board and electronic device having circuit board |
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