JPH0823845B2 - キャッシュ・メモリ・アクセス装置 - Google Patents
キャッシュ・メモリ・アクセス装置Info
- Publication number
- JPH0823845B2 JPH0823845B2 JP63090749A JP9074988A JPH0823845B2 JP H0823845 B2 JPH0823845 B2 JP H0823845B2 JP 63090749 A JP63090749 A JP 63090749A JP 9074988 A JP9074988 A JP 9074988A JP H0823845 B2 JPH0823845 B2 JP H0823845B2
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- physical address
- address
- value
- access
- Prior art date
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- Expired - Lifetime
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 『産業上の利用分野』 本発明は、与えられた論理アドレスを物理アドレスに
変換してキャッシュ・メモリにアクセスするキャッシュ
・メモリ・アクセス装置に関するものであり、特にアク
セス速度の向上を図るものである。
変換してキャッシュ・メモリにアクセスするキャッシュ
・メモリ・アクセス装置に関するものであり、特にアク
セス速度の向上を図るものである。
『従来の技術』 一般に、直接マッピング方式を採用するキャッシュ・
メモリ・アクセス装置においては、与えられた論理アド
レスをメモリ管理機能MMU（Memory Management Unit）
によりタグ部とインデックス部からなる物理アドレスに
変換し、このタグ部よりヒット／ミスを判定してキャッ
シュ・メモリにアクセスしている。
メモリ・アクセス装置においては、与えられた論理アド
レスをメモリ管理機能MMU（Memory Management Unit）
によりタグ部とインデックス部からなる物理アドレスに
変換し、このタグ部よりヒット／ミスを判定してキャッ
シュ・メモリにアクセスしている。
即ち第４図に示すように、メモリ管理機能MMUは、中
央処理装置CPUから与えられた論理アドレスLAを物理ア
ドレスPAに変換する際、論理アドレスLAの論理ページ部
を物理ページ部に交換し、キャッシュ・メモリに与え
る、尚、オフセット部は変換されない。
央処理装置CPUから与えられた論理アドレスLAを物理ア
ドレスPAに変換する際、論理アドレスLAの論理ページ部
を物理ページ部に交換し、キャッシュ・メモリに与え
る、尚、オフセット部は変換されない。
このとき、メモリ管理機能MMUは、物理アドレスPA1を
出力するが、キャッシュ・メモリ側ではこの物理アドレ
スPA1を同一の物理アドレスPA2のように認識する。つま
り、キャッシュ・メモリ側は、物理ページ部とオフセッ
ト部よりなる物理アドレスPA1を、タグとインデックス
よりなる物理アドレスPA2として認識する。
出力するが、キャッシュ・メモリ側ではこの物理アドレ
スPA1を同一の物理アドレスPA2のように認識する。つま
り、キャッシュ・メモリ側は、物理ページ部とオフセッ
ト部よりなる物理アドレスPA1を、タグとインデックス
よりなる物理アドレスPA2として認識する。
そして、キャッシュ・メモリ側では、この物理アドレ
スPA2におけるインデックスでアクセスされ、タグ値を
前回アクセス時のタグ値と比較することによりヒット／
ミスを判定する。
スPA2におけるインデックスでアクセスされ、タグ値を
前回アクセス時のタグ値と比較することによりヒット／
ミスを判定する。
『発明が解決しようとする問題点』 以上のようなキャッシュ・メモリ・アクセス装置にお
いては、与えられた論理アドレスをメモリ管理機能MMU
で物理アドレスに変換してからキャッシュ・メモリにア
クセスを開始するため、時間がかかり、高速動作を実現
する上で障害であった。
いては、与えられた論理アドレスをメモリ管理機能MMU
で物理アドレスに変換してからキャッシュ・メモリにア
クセスを開始するため、時間がかかり、高速動作を実現
する上で障害であった。
本発明はこの問題を解決するものであり、ヒット／ミ
スを高速に判定できるキャッシュ・メモリ・アクセス装
置を実現することを目的とする。
スを高速に判定できるキャッシュ・メモリ・アクセス装
置を実現することを目的とする。
『問題点を解決するための手段』 以上の問題を解決した本発明は、前回アクセスの物理
アドレスを用いてアクセスを開始するようにしたもので
あり、本発明装置の具体的な構成は次の通りである。
アドレスを用いてアクセスを開始するようにしたもので
あり、本発明装置の具体的な構成は次の通りである。
即ち、直接マッピング方式で、与えられた論理アドレ
スをメモリ管理機能によりタグとインデックスからなる
物理アドレスに変換してキャッシュ・メモリにアクセス
するキャッシュ・メモリ・アクセス装置において、前記
論理アドレスにおける前記物理アドレス内のインデック
スに対応するアドレス・ビットの一部について前回値と
今回値とを比較する比較手段と、前記物理アドレス内の
インデックスに対応するアドレス・ビットの一部につい
て前回値と今回値とを選択または比較する選択比較手段
とを設け、この物理アドレス内のインデックスに対応す
るアドレス・ビットの一部の前回値を用いてアクセスを
開始し、前記比較手段が不一致の際、前記選択比較手段
は前記メモリ管理機能で変換される物理アドレスを出力
してアクセスすることを特徴とするキャッシュ・メモリ
・アクセス装置である。
スをメモリ管理機能によりタグとインデックスからなる
物理アドレスに変換してキャッシュ・メモリにアクセス
するキャッシュ・メモリ・アクセス装置において、前記
論理アドレスにおける前記物理アドレス内のインデック
スに対応するアドレス・ビットの一部について前回値と
今回値とを比較する比較手段と、前記物理アドレス内の
インデックスに対応するアドレス・ビットの一部につい
て前回値と今回値とを選択または比較する選択比較手段
とを設け、この物理アドレス内のインデックスに対応す
るアドレス・ビットの一部の前回値を用いてアクセスを
開始し、前記比較手段が不一致の際、前記選択比較手段
は前記メモリ管理機能で変換される物理アドレスを出力
してアクセスすることを特徴とするキャッシュ・メモリ
・アクセス装置である。
『作用』 本発明のキャッシュ・メモリ・アクセス装置の作用を
次に説明する。
次に説明する。
アクセスが開始すると、キャッシュ・メモリに物理ア
ドレス内のインデックスに対応するアドレス・ビットの
一部の前回値と今回オフセット部がインデックスとして
直ちに与えられる。
ドレス内のインデックスに対応するアドレス・ビットの
一部の前回値と今回オフセット部がインデックスとして
直ちに与えられる。
比較手段の比較結果が一致、選択比較手段の比較結果
が一致、タグが前回と同一の場合はヒットである。ま
た、比較手段結果が不一致、タグ部が前回と同一の場合
はメモリ管理機能の物理アドレス出力を直接与え、ヒッ
ト／ミスを判別する。
が一致、タグが前回と同一の場合はヒットである。ま
た、比較手段結果が不一致、タグ部が前回と同一の場合
はメモリ管理機能の物理アドレス出力を直接与え、ヒッ
ト／ミスを判別する。
その他の場合はミスとする。
『実施例』 第１図に本発明を実施したキャッシュ・メモリ・アク
セス装置の構成をブロック図として表わす。
セス装置の構成をブロック図として表わす。
この図において、１はアクセスの主体となる中央処理
装置CPU、２はCPU1から論理アドレスLAが与えられこれ
を物理アドレスPAに変換するメモリ管理機能MMU、３は
タグ部31とデータ部32よりなるキャッシュ・メモリ部、
４は物理アドレスPA内のタグ部とタグ部31内の値（前回
アクセスのタグ値）とを比較するタグ比較器であり、こ
こまでの構成は従来の直接マッピング方式のキャッシュ
・メモリ・アクセス装置と同様である。
装置CPU、２はCPU1から論理アドレスLAが与えられこれ
を物理アドレスPAに変換するメモリ管理機能MMU、３は
タグ部31とデータ部32よりなるキャッシュ・メモリ部、
４は物理アドレスPA内のタグ部とタグ部31内の値（前回
アクセスのタグ値）とを比較するタグ比較器であり、こ
こまでの構成は従来の直接マッピング方式のキャッシュ
・メモリ・アクセス装置と同様である。
ここで、第４図に示すように、物理アドレスPA2はタ
グとインデックスよりなり、このインデックスは論理ア
ドレスLA内の変換されないオフセット部と、論理ページ
部のアドレス・ビットの一部Ｌを変換した物理ページ部
のアドレス・ビットの一部Ｐとよりなる。尚、物理アド
レスPA1はMMU2で変換されたものであり、物理アドレスP
A2の内容は物理アドレスPA1と同一である。
グとインデックスよりなり、このインデックスは論理ア
ドレスLA内の変換されないオフセット部と、論理ページ
部のアドレス・ビットの一部Ｌを変換した物理ページ部
のアドレス・ビットの一部Ｐとよりなる。尚、物理アド
レスPA1はMMU2で変換されたものであり、物理アドレスP
A2の内容は物理アドレスPA1と同一である。
本発明は、これらの値、即ち論理アドレスLAの一部Ｌ
を格納する第１のレジスタ５、物理アドレスPAの一部Ｐ
を格納する第２のレジスタ６を有する。
を格納する第１のレジスタ５、物理アドレスPAの一部Ｐ
を格納する第２のレジスタ６を有する。
更に、この第１のレジスタ５に格納されている値Ｌと
今回の値Ｌとを比較する第１の比較器７を有するととも
に、第２のレジスタ６内の値Ｐと今回の値Ｐとを比較す
る第２の比較器８、比較器８の結果により前回の値Ｐと
今回の値Ｐ（MMU2より出力される値）とを切替えるマル
チプレクサ９を有する。
今回の値Ｌとを比較する第１の比較器７を有するととも
に、第２のレジスタ６内の値Ｐと今回の値Ｐとを比較す
る第２の比較器８、比較器８の結果により前回の値Ｐと
今回の値Ｐ（MMU2より出力される値）とを切替えるマル
チプレクサ９を有する。
制御部10は以上の構成要素のタイミング制御をするも
のである。
のである。
さて、このように構成された本発明のキャッシュ・メ
モリ・アクセス装置の動作を次に説明する。
モリ・アクセス装置の動作を次に説明する。
本発明装置は、アクセスが開始されると、初回アクセ
スは従来と同様であり、第２回目以降のアクセスについ
て、第１図のブロック図及び第２図の動作概略フローチ
ャートを用いて述べる。
スは従来と同様であり、第２回目以降のアクセスについ
て、第１図のブロック図及び第２図の動作概略フローチ
ャートを用いて述べる。
読み出しサイクルについて、CPU1から論理アドレスLA
が送出されると、変換されないオフセット部分OFFSETが
直ちにキャッシュ・メモリ３に与えられる。同時にマル
チプレクサ９は第２のレジスタ６に格納されている前回
値Ｐをキャッシュ・メモリ３に与える。この値Ｐとオフ
セット部OFFSETは物理アドレスPA2におけるインデック
スを構成する。
が送出されると、変換されないオフセット部分OFFSETが
直ちにキャッシュ・メモリ３に与えられる。同時にマル
チプレクサ９は第２のレジスタ６に格納されている前回
値Ｐをキャッシュ・メモリ３に与える。この値Ｐとオフ
セット部OFFSETは物理アドレスPA2におけるインデック
スを構成する。
一方、第１の比較器７は今回のＬ値と第１のレジスタ
５内の前回のＬ値を比較する。MMU2は論理アドレスLA/
物理アドレスPA変換し、得られた値Ｐは第２の比較器８
に与えられて第２のレジスタ６内の値と比較され、タグ
はタグ比較器４に与えられる。
５内の前回のＬ値を比較する。MMU2は論理アドレスLA/
物理アドレスPA変換し、得られた値Ｐは第２の比較器８
に与えられて第２のレジスタ６内の値と比較され、タグ
はタグ比較器４に与えられる。
第１の比較器７が一致、第２の比較器８が一致タグ比
較器４が一致の場合は、ヒットであり、このキャッシュ
・メモリ３内のデータをデータ・バスDBに出力し、CPU1
にアクノリッジ信号を送信する。
較器４が一致の場合は、ヒットであり、このキャッシュ
・メモリ３内のデータをデータ・バスDBに出力し、CPU1
にアクノリッジ信号を送信する。
第１の比較器７が不一致の場合は、マルチプレクサ９
はMMU2で変換した値Ｐを選択してキャッシュ・メモリ部
３に与える。
はMMU2で変換した値Ｐを選択してキャッシュ・メモリ部
３に与える。
そして、第２の比較器８が一致、タグ比較器４が一致
の場合はヒットである。
の場合はヒットである。
第１の比較器７の一致不一致にかかわらず、第２の比
較器８、タグ比較器４がともに一致しない場合はミスで
あり、主記憶等の外部へのアクセスを行ない、データを
キャッシュ・メモリ３のデータ部32にロードし、外部か
らCPU1にアクノリッジ信号を返信する。
較器８、タグ比較器４がともに一致しない場合はミスで
あり、主記憶等の外部へのアクセスを行ない、データを
キャッシュ・メモリ３のデータ部32にロードし、外部か
らCPU1にアクノリッジ信号を返信する。
書き込みサイクルの場合は、はじめに、外部の主記憶
等へアクセスし、データをロードし、CPU1へアクノリッ
ジ信号を返信する。
等へアクセスし、データをロードし、CPU1へアクノリッ
ジ信号を返信する。
そして、CPU1はアクノリッジ信号が返送された時点で
第１のレジスタ５と第２のレジスタ６に所定の値を書き
込む。
第１のレジスタ５と第２のレジスタ６に所定の値を書き
込む。
以上の動作結果をまとめたのが第３図の表である。
“don't care"はその一致不一致を問わない。
“don't care"はその一致不一致を問わない。
即ち、第１の比較器７、第２の比較器８、タグ比較器
４の一致、不一致によるヒット／ミスを示す。
４の一致、不一致によるヒット／ミスを示す。
第１の比較器７、第２の比較器８、タグ比較器４が全
て一致の場合は、ヒットであり、MMU2の論理／物理アド
レス変換期間中にアクセスが開始され、アドレス変換後
の比較動作によってのみヒットと判定され、高速アクセ
スが可能である。
て一致の場合は、ヒットであり、MMU2の論理／物理アド
レス変換期間中にアクセスが開始され、アドレス変換後
の比較動作によってのみヒットと判定され、高速アクセ
スが可能である。
第１の比較器７が不一致の場合は、MMU2が変換した物
理アドレスPA2の一部Ｐがキャッシュ・メモリ３に与え
られ、ヒット／ミスを判定し、この場合、アクセス速度
は従来の通常の方式と同様である。
理アドレスPA2の一部Ｐがキャッシュ・メモリ３に与え
られ、ヒット／ミスを判定し、この場合、アクセス速度
は従来の通常の方式と同様である。
上記以外の場合は全てミスである。
このように、本発明の装置は、ヒット／ミスを判定す
る。
る。
『発明の効果』 以上述べたように、メモリ管理機能MMUにて論理／物
理アドレス変換している間に前回の物理アドレス値の一
部を用いてアクセスを開始するため、変換後の物理アド
レス値の一部と前回値が一致した場合は高速にキャッシ
ュ・メモリ・アクセスを行なうことができ、また、今回
の論理アドレスが前回の論理アドレスと異なった場合で
もミスと判断することなく、物理アドレスの前回値と今
回値とでヒット／ミスを判定することができ、効率良い
アクセスが行なえる。
理アドレス変換している間に前回の物理アドレス値の一
部を用いてアクセスを開始するため、変換後の物理アド
レス値の一部と前回値が一致した場合は高速にキャッシ
ュ・メモリ・アクセスを行なうことができ、また、今回
の論理アドレスが前回の論理アドレスと異なった場合で
もミスと判断することなく、物理アドレスの前回値と今
回値とでヒット／ミスを判定することができ、効率良い
アクセスが行なえる。
第１図は本発明を実施したキャッシュ・メモリ・アクセ
ス装置の構成を表わすブロック図、第２図は本発明装置
の動作概略を表わすフローチャート、第３図は本発明装
置によるヒット／ミスを判定する条件を表わす表、第４
図は論理アドレスLAと物理アドレスPAの関係を表わす図
である。 １……中央処理装置CPU、２……メモリ管理機能MMU、３
……キャッシュ・メモリ、31……タグ部、32……データ
部、４……タグ比較器、５……第１のレジスタ、６……
第２のレジスタ、７……第１の比較器、８……第２の比
較器、９……マルチプレクサ、10……制御部。
ス装置の構成を表わすブロック図、第２図は本発明装置
の動作概略を表わすフローチャート、第３図は本発明装
置によるヒット／ミスを判定する条件を表わす表、第４
図は論理アドレスLAと物理アドレスPAの関係を表わす図
である。 １……中央処理装置CPU、２……メモリ管理機能MMU、３
……キャッシュ・メモリ、31……タグ部、32……データ
部、４……タグ比較器、５……第１のレジスタ、６……
第２のレジスタ、７……第１の比較器、８……第２の比
較器、９……マルチプレクサ、10……制御部。
Claims (1)
- 【請求項１】直接マッピング方式で、与えられた論理ア
ドレスをメモリ管理機能によりタグとインデックスから
なる物理アドレスに変換してキャッシュ・メモリにアク
セスするキャッシュ・メモリ・アクセス装置において、
前記論理アドレスにおける前記物理アドレス内のインデ
ックスに対応するアドレス・ビットの一部について前回
値と今回値とを比較する比較手段と、前記物理アドレス
内のインデックスに対応するアドレス・ビットの一部に
ついて前回値と今回値とを選択または比較する選択比較
手段とを設け、この物理アドレス内のインデックスに対
応するアドレス・ビットの一部の前回値を用いてアクセ
スを開始し、前記比較手段が不一致の際、前記選択比較
手段は前記メモリ管理機能で変換される物理アドレスを
出力してアクセスすることを特徴とするキャッシュ・メ
モリ・アクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090749A JPH0823845B2 (ja) | 1988-04-13 | 1988-04-13 | キャッシュ・メモリ・アクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090749A JPH0823845B2 (ja) | 1988-04-13 | 1988-04-13 | キャッシュ・メモリ・アクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261749A JPH01261749A (ja) | 1989-10-18 |
| JPH0823845B2 true JPH0823845B2 (ja) | 1996-03-06 |
Family
ID=14007247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090749A Expired - Lifetime JPH0823845B2 (ja) | 1988-04-13 | 1988-04-13 | キャッシュ・メモリ・アクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823845B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6122710A (en) * | 1998-02-17 | 2000-09-19 | International Business Machines Corporation | Dynamic word line driver for cache |
-
1988
- 1988-04-13 JP JP63090749A patent/JPH0823845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01261749A (ja) | 1989-10-18 |
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