JPH0823858B2 - データ処理システム - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ処理システムに関し、特にバス指向
の多重プロセッサーシステムにおいて、複数のサブシス
テムが互いに協力してデータ処理を行うための機構に関
するものである。

［従来の技術］ ジー・ジェー・バーロウ（G.J.Barlow）の米国特許第
4,030,075号「分散された優先順位回路網を備えたデー
タ処理システム」は、多数のサブシステムが１つのシス
テムバスに共通に接続されるデータ処理システムについ
て記述している。

これらのサブシステムは、指令をシステムバス上に送
出することによって互いに通信する。この指令には、そ
の指令を受け取る装置を識別するためのチャネル番号
と、その指令を送出したサブシステムを識別するための
チャネル番号と、前記受け取り側の装置によって実行さ
れるべき動作を指定する機能コードとを含んでいる。こ
の機能コードには、前記受け取り側の装置が応答指令が
発生することを要求するコードを含ませることが出来
る。その場合、受け取り側の装置が発生した応答指令、
即ち第２の半バス・サイクル指令は、前記送出側のサブ
システムを識別するチャネル番号を含んでいる。送出側
のサブシステムは、そのチャネル番号を認識して第２の
半バス・サイクルを受け入れ、肯定応答を返す。

この従来のシステムにおいては、送出側のサブシステ
ムが受け取り側の装置を使って自分の必要とする動作を
実行させることが出来る。しかしながら、このシステム
では３つ以上のサブシステム間で協力してデータ処理を
実行することは困難である。

［発明の目的］ 本発明の目的は、バス指向の多重プロセッサデータ処
理システムにおいて、第１のサブシステムが第２のサブ
システムにコマンドの処理を実行させ、その結果を第３
のサブシステムに転送することを可能にする装置を提供
することにある。

［発明の要約］ バス指向のシステムにおいて、第１のサブシステムが
ユニークなコマンドを発生し、それをバス上に転送する
ことによって、そのバスに接続された第２のサブシステ
ムにそのコマンドを実行させ、更に応答コマンドを発生
させてそのバス上に放送させる。この応答コマンドは、
前記コマンドの実行の結果のデータと、該応答コマンド
に応答して前記結果のデータを受け取るべきサブシステ
ムを識別する識別子を含む。この識別子は、最初のコマ
ンドの内容から得られ、（第２のサブシステムを除く）
第１のサブシステムを含む任意のサブシステムを指定で
きる。

第１のサブシステムは、第２の（目標）サブシステム
に指向され、それによって実行されるべきコマンドを発
生して、そのコマンドをバスを介して転送する。該コマ
ンドは、目標サブシステムを識別するフィールドと、目
標サブシステムが実行すべき操作を識別するフィールド
と、目標サブシステムによって実行された操作の結果を
該目標サブシステムから受け取るもう一つのサブシステ
ム（元のサブシステムでもよい）を識別するフィールド
を含む。目標サブシステムは、バスに接続された全ての
サブシステムによってバス上に置かれる情報を連続的に
監視し、自分に特有の識別子を認識するとそのときバス
上にある情報、この時点では上記のコマンドである、を
受け入れる。コマンドを受け入れると同時に、目標サブ
システムはそのコマンドを実行し、応答コマンドを発生
してバス上に放送する。該応答コマンドは、実行された
操作の結果のデータと、前記応答コマンドを受け取るべ
きサブシステムの識別子を含む。このサブシステムの識
別子は、元のコマンドの一部として形成されたサブシス
テム識別子から得られる。バスに接続された全てのサブ
システムは、バス上に置かれた情報を連続的に監視して
いるので、前記応答コマンドにおいて識別されたサブシ
ステムがそのユニークな識別子を、該応答コマンドにお
いて認識すると、その時のバス上の応答コマンドを受け
入れて処理する。

特定の実施例においては、「第１のサブシステム」は
「管理装置」であり、目標サブシステムは「記憶装置」
であり、管理装置によって発生されたコマンドは記憶装
置に向けられて、該装置にその特定された記憶場所から
内容を読み出させ、「応答コマンド」は記憶装置から読
み出されたデータと受け取るサブシステムの識別子
（「チャンネル番号」）を含み、この識別子は前記管理
装置によって発生されたコマンドから得られる。

主記憶装置、中央サブシステム（CSS）およびシステ
ム管理機構（SMF）が全て共通の１つのシステムバスに
接続されている。このSMFは、メモリー参照読み出し指
令を主記憶装置に対して送出し、かつこの指令により指
定された記憶場所の記憶内容を受け取ることが出来る。
この指令は、主記憶装置におけるアドレスおよびSMFの
チャネル番号を含んでいる。このため、主記憶装置は、
SMFへデータを送出するための第２の半バス・サイクル
指令にSMFのチャネル番号を含ませることが出来る。

しかし、SMFは、受取り側の装置としてCSSの１つのポ
ートのチャネル番号を含むメモリー参照読み出し指令を
送出することもできる。この場合、主記憶装置は、アド
レス指定されたデータ・ワードを含む第２の半バス・サ
イクル指令をCSSに対して送出することになる。SMFは、
指令が受け取られたことを表示する主記憶装置からの肯
定応答を受け取った時、その読み出し指令をリセットす
るための装置も含む。通常は、送出側の装置は、第２の
半バス・サイクル指令が送出側の装置により受け取られ
るまで、読み出し指令ロジックをアクティブに保持して
いる。

［実施例］ 第１図は、密結合の多重プロセッサ・データ処理装置
（DPU）１を示し、この装置は、それぞれシステム・バ
ス・インターフェース２−10Aおよび２−10Bと接続され
た複数の中央サブシステム（CSS）３乃至５と、複数の
主記憶装置10乃至12、複数の周辺コントローラ14乃至16
と、システム管理機構（SMF）20とを含み、これらの全
てはその各々のシステム・バス・インターフェース２−
10を介して１つのシステム・バス２と共通に接続されて
いる。

複数の装置1 18が周辺コントローラ1 14と接続され、
複数の装置N 17が周辺コントローラN 16と接続されてい
る。この複数の周辺コントローラ14乃至16は、ディスク
・コントローラ、テープ・コントローラ、通信コントロ
ーラ、およびその各々のディスク・ドライブ、テープ・
ドライブ、通信回路およびユニット・レコード装置が接
続されるユニット・レコード・コントローラを含むこと
ができる。

複数のCSS3乃至CSS5の各々の構成は同じものである。
CSS3は、システム・バス２に接続されたキャッシュ1 8
を備え共に相互に独立的に作動する中央プロセッサ装置
（CPU1A 4およびCPU1B 6）を含んでいる。CSS5は、シス
テム・バス２と接続されたキャッシュN28を備えた共に
相互に独立的に作動するCPUNA 24とCPUNB 26を含む。CP
UNA 24およびCPUNB 26は、キャッシュN28を介して主記
憶装置12乃至主記憶装置10をアクセスする。CSS 3乃至C
SS 5は密結合の多重プロセッサとして作動するが、これ
らはこれらが１つの共通のオペレーティング・システム
を実行しかつ１つの共通の主記憶装置を共有するためで
ある。

CPU1A 4およびCPU1B 6は、以下本文においてCPU4およ
びCPU6として識別されることを留意されたい。同様に、
CPUNA 24およびCPUNB 26はCPU24およびCPU26として識
別される。ポート０およびポート１はそれぞれCPU4およ
びCPU6をインターフェース２−10Aに接続し、ポート
２およびポート ３はCPU24およびCPU26をそれぞれCPU4
およびCPU6をインターフェース２−10Bに接続する。

SMF20は、DPU1の集中制御を行なう。

第２図は、システム・バス２と接続されたSMF20を示
すブロック図である。システム・バス２は、システム・
バス（制御）２−２、システム・バス（データ）２−４
およびシステム・バス（アドレス）２−６として示され
ている。システム・バス・インターフェース２−10は、
一般に、G.J.Barlowの米国特許第3,995,258号「データ
保全法を備えたデータ処理システム」に開示されるよう
に作動する。

マイクロプロセッサ20−２は、マイクロプロセッサの
ランダム・アクセス・メモリー（RAM）20-44に格納され
たソフトフェア・ルーチンを介してSMF20/システム・バ
ス２のインターフェースを制御する。マイクロプロセッ
サ20−２は、Zilog Gold book 1983/1984 Components D
ata Book第３巻、第10版に記載されたZilog社のZ80CPU
である。このマイクロプロセッサ20−２はそれ自体、マ
イクロプロセッサのプログラム可能読出し専用メモリー
（PROM）20-38に格納されたソフトウェアにより制御さ
れる。RAM20-44およびPROM20-38の双方は、駆動回路20-
24を介して16ビットのマイクロプロセッサ・アドレス・
バス20-54上でマイクロプロセッサ20−２からアドレス
信号A0乃至A15を受取る。データ信号D0乃至D7は、RAM20
-44およびマイクロプロセッサ20−２間で、またPROM20-
38から、８ビットのマイクロプロセッサ・データ・バス
20-56およびトランシーバ20-26を介して転送される。

SMF20がシステム・バス２をアクセスする時、32のデ
ータ信号BSDT00-31がシステム・データ・バス２−４か
らレシーバ20-68により受取られ、入力データ・レジス
タ20-16に格納される。マイクロプロセッサ20−２の制
御下で、データはレジスタ20-16から読出され、マルチ
プレクサ（MUX）20-17、データ・バス20-52、トランシ
ーバ20-22、トランシーバ20-26およびデータ・バス20-5
6を介してRAM20-44内の場所に一時に８ビットずつ格納
される。32のアドレス信号BSAD A−Ｈ、00-32がレシー
バ20-70および入力アドレス・レジスタ20-36によりシス
テム・アドレス・バス２−６から受取られ、マイクロプ
ロセッサ20−２の制御下でRAM20-44内の場所に一時に８
ビットずつ格納され、32の制御信号BSXXXXがレシーバ20
-64および入力制御レジスタ20-12によりシステム制御バ
ス２−２から受取られ、データ信号と同様に一時に８ビ
ットずつRAM20-44内の場所に格納される。制御信号BSXX
XXとは、例えば第５図に指令バス２−２上の信号として
示され、後述する制御信号BSYELOやBSMREF等を一括して
表す名称であり、XXXXの部分には４つの文字が当てはめ
られる。マイクロプロセッサ20−２は、RAM20-44におけ
る場所として入力レジスタ20-36、20-16および20-12を
識別し、駆動回路20-24およびアドレス・バス20-54を介
して適当なアドレスをRAM20-44に対して送出する。

マイクロプロセッサ20−２は、RAM20-44における対応
する場所をアドレス指定してデータを一時に８ビットず
つ読出すことにより、32ビットの出力データ・レジスタ
20-14に対するデータ信号BSDT00-31のローディングを開
始する。32ビットの出力アドレス・カウンタ20-34は、R
AM20-44の対応する場所をアドレス指定してアドレス信
号を一時に８ビットずつ読出すマイクロプロセッサ20−
２によりアドレス信号BSAD00-31でロードされる。同様
に、32ビットの出力制御レジスタ20-10は、RAM20-44に
おける対応する場所をアドレス指定して制御情報を一時
に８ビットずつ読出すマイクロプロセッサ20−２により
バス制御情報でロードされる。

RAM20-39は、マイクロプロセッサ20−２の制御下で出
力データ・レジスタ20-14に対して直接ロードされる。S
MF20がシステム・バス２に対するアクセスを要求してア
クセス権を獲得した時、出力データ・レジスタ20-14、
出力制御レジスタ20-10および出力アドレス・カウンタ2
0-34に格納された情報が、マイ・データ・サイクル・ナ
ウ信号MYDCNNによって付勢される駆動回路20-66、20-62
および20-72によりシステム・バス２へ転送される。

システム・タイマー20-32は、全てのアブ・システム
の集中タイミング制御を行ない、実時間クロック、ウォ
ッチ・ドッグ・タイマーおよび時刻クロックおよび複数
の経過時間を含む。

ウォッチ・ドッグ・タイマーは、プロセスが「あまり
にも長く」実行していることにより明らかになる。ソフ
トウェアの誤動作からDPU 1を保護するため用いられ
る。CPU4乃至CPU26からの指令が減算中のウォッチ・ド
ッグ・タイマーを予め定めた時間でロードする。もしウ
ォッチ・ドッグ・タイマーが零まで減算する前に再ロー
ドされなければ、割込み信号が生成されてSMF20をしてC
PU4乃至CPU26に対する指令を生じて、オペレーティング
・システムに対しあるプロセスが無限ループに入ってい
るおそれがあることを警告する。最大時間巾は約8.95分
である。

SMF20は、システム・バス２上の動作においてマスタ
ーまたはスレーブとして作動し得る。SMF20は、自分が
指令を生成してシステム・バス２と接続される多のサブ
・システムに対して送出する時はマスターとして作動す
る。SMFはマスターとして、全ての任意のサブ・システ
ムに対してシステム・バス２上に一般的な普通の指令を
送出するが、特にCPU4乃至CPU26に対しては、特別な指
令を送出することができる。

SMF20は、CPU4乃至CPU26からそれらが自発的に生成し
た指令を受取る時、またシステム・バス２と接続された
他の任意のサブ・システムから予め期待された応答を受
取る時はスレーブとして作動する。

SMF20は、偽であるバス制御信号BSYELOと共に、シス
テム・バス２と接続された他のサブ・システムに対する
一般的な普通の指令としての指令を生成する。一方、SM
F20は、真であるバス制御信号BSYELOおよびアドレス信
号がCPUチャネル番号および機能コードを表すものであ
り、メモリー10乃至12のアドレスを表すものでないこと
を表示する、偽である制御信号BSMREFと共に、CPU1A
４乃至CPUNB26に対して特別の指令を生成する。

システム・バス要求および応答制御装置20-18は、３
つのタイム・アウト回路を含む。もしマスターとしての
SMF20がシステム・バス２に対するアクセスを要求し、
スレーブである要求されたサブシステムから何の応答も
なく３μ秒が経過すれば、システム・バス２サイクルは
終了される。

もしマスターとしての他のサブシステムの１つがシス
テム・バス２に対するアクセスを要求しかつ５μ秒内に
スレーブから何の応答もなければ、システム・バス２サ
イクルは終了させられる。

もし、SMF20の読出しサイクルが開始され予期された
システム・バス２の応答サイクル（２番目の半バス・サ
イクル）が１ミリ秒内で受取られなければ、システム・
バス２の動作は終了させられる。

SMF20の出力レジスタ、出力データ・レジスタ20-14、
出力制御レジスタ20-10および出力アドレス・カウンタ2
0-34は、それぞれ反転駆動回路20-66、20-62および20-7
2を介してシステム・バス２（２−４、２−２、２−
６）に対して接続される。

データは、データ・バス20-52から一時に１バイトず
つこれらの出力レジスタに入れられる。これらの出力レ
ジスタは、RAM20-44の場所としてマイクロプロセッサ20
−２によってアドレス指定される。出力データ・レジス
タ20-14はまた、システム・タイマー20-32またはブート
およびQLTテストROM20-39からロードすることができ
る。また、出力アドレス・レジスタ20-41は、主記憶装
置10乃至12に対するデータのブロック転送のためマイク
ロプロセッサ20−２により連続アドレスでロードされ
る。

出力レジスタのロードのための信号は、適当なアドレ
ス回線の復号およびこれら回線をマイクロプロセッサ20
−２からの制御信号と組合せることにより生成される。
本発明と関連しないためパリティの生成および検査を示
すロジックは本明細書には含まれていないが、当業者が
パリティがバイト転送後に検査されることが明瞭であろ
う。

下記の制御信号は、SMF20によりシステム・バス２上
に送出され、またシステム・バス２上から受取られる指
令の一部として使用される。

BSYELO（黄色） この信号は、第２の半バス・サイクルの間真である
時、付随して転送された情報のエラーが訂正されたこと
を示す。このように、この信号は軽微な障害の発生を表
わし、またおそらくは障害がひどい状態になる前に保守
作業を考慮する必要が有ることを意味する。この信号
は、主記憶装置10乃至12によって読出し応答と同時に使
用されて、エラーが発見され訂正されたことを表示す
る。

この信号は、メモリー読出し要求の間真である時はそ
の読出し要求を認証する。BSYELOが真である読出し要求
に対する応答は、関与するメモリーおよびアドレスに依
存している。

信号BSYELOは、CSS3乃至５に対するSMF20の指令の間
真である時、もしBSMREFが偽であるならば、そのSMF20
の指令におけるアドレスのリード線がチャネル・アドレ
スおよび機能コードを含むことを示す。

BSBYTE（バイト） この信号は、真である時、その時の転送がワード転送
でなくバイト転送であることを示す。

BSDBWD（ダブルワード） この信号およびBSDBPLは、読出し要求の間に使用され
て、どれだけの数のデータ・ワードがどんなフォーマッ
トで主記憶装置10乃至12から読み出されるかを示す。
（メモリーから要求側への）読出し応答サイクルの間、
BSDBWDは１つまたは２つのデータ・ワードがシステム・
バス２上に存在することを示す。

書込み要求の際は、この信号はBSAD23、BSBYTEおよび
BSDBPLと組合せて用いられ、32ビットのオペランドにお
けるバイトのどんな組合せがメモリーに書込まれるべき
かを識別する。

BSDBPL（ダブルプル） この信号は、BSDBWDと関連して用いられる。読出し応
答サイクルの間、BSDBPLは応答が最後ではないかあるい
は最後のデータ要素が要求されたかを表示する。

BSSHBC（第２の半バス・サイクル） この信号は、第２のバス・サイクルが読出し要求に対
する応答であるか、通知情報であるかを識別して、BSLO
CKと連係してロック・フリップフロップをセットあるい
はリセットするよう作用する。

BSLOCK（ロック） この信号は、真であるとき、通常主記憶装置10乃至12
であるスレーブにおけるロック・フリップフロップの状
態を条件として、このサイクルがシステムのプロセスを
同期させるためBSSHBCと連係してロック・フリップフロ
ップをテスト・アンド・セットするか、あるいはリセッ
トすることを表示する。

BSMREF（メモリーの照合） この信号は、真である時、アドレス・リード線がメモ
リー・アドレスを含むことを示す。偽である時は、この
信号はアドレス・リード線がチャネル番号および機能コ
ードを含むことを示す。

BSACKP（肯定応答） スレーブは、この信号を真にすることによりこの転送
を受入れつつあることをマスターに対して信号する。

BSNAKR（否定応答） スレーブは、マスターに対してこの信号を真にするこ
とによりこの転送を拒否する状態にあることを信号す
る。

BSWAIT（待機） スレーブは、マスターに対してこの信号を真にするこ
とにより転送を一時的に拒否する状態にあることを信号
する。

BSDCNN（現在データ・サイクル） 真である時、この信号は特定のマスターがシステム・
バス２転送を行ないつつあり、かつシステム・バス２上
にある特定のスレーブにより使用される情報を置いたこ
とを示す。偽の時、システム・バス２は遊休状態かある
いはバス・サイクルの間にある。

ロジック20-18は、主記憶装置10乃至12、CSS3乃至５
あるいは周辺コントローラ14乃至16に対してSMF20によ
り送出された読出し指令に応答する。第２の半バス・サ
イクルの存在するべき時に付勢されるスレーブ制御信号
ロジックを含む。あるバスサイクルがSMF20のチャネル
番号である16進数0Fを含む時も、スレーブ制御ロジック
は付勢される。もしエラー条件が存在しなければ第２の
半バス・サイクルがSMF20により認識され、肯定応答BSA
CKRがSMF20によりシステム・バス２上をマスターに対し
て送出される。

第２の半バス・サイクルが認識されるとモード・レジ
スタからの信号が、バス制御信号BSDBWDにより示される
転送されつつあるデータワードの数に従って、出力アド
レス・カウンター20-34の増分または減分を制御する。

もしチャネル番号が16進数0Fで、パリティ・エラーが
存在せず、これが第２の半バス・サイクルではなく（BS
SHBC偽）、バス・アドレス信号が機能コードおよびチャ
ネル番号を含み（BSMREF偽）、機能コードがSMF20に対
して適法となるならばSMF20はそのときのマスターから
の自発的な指令を受入れる。SMF20はシステム・バス２
上で肯定応答信号BSACKR、および否定応答信号BSNAKRで
応答し、あるいはもし不良パリティまたは違法の機能コ
ードが存在するならば指令を無視する。

SMF20は主記憶装置10乃至12内の場所を読出す指令を
送出し、かつこの場所の内容を別のサブシステム、典型
的にはCSS3乃至５に対して送出することができる。この
場合には、第２の半バス・サイクルはSMF20に対してア
ドレス指定されない。主記憶装置10乃至12は、システム
・バス２上に肯定応答信号BSACKRを送出し、また宛先の
サブシステムのチャネル番号を有する第２の半バス・サ
イクル指令をシステム・バス２上に送出する。SMF20は
第２の半バス・サイクルを受取らないため、SMFはこの
指令を終了しなければならない。

肯定応答信号BSACKRは、サイクル制御ロジック20-19
のシステム・バス接続端子により受取られる。マイクロ
プロセッサ20−２は、アドレス・デコーダ20−４により
復号されて信号CKMD02を生じるアドレス信号を生成す
る。また、マイクロプロセッサ20−２は、データ・バス
20-52上にデータ信号D00を生成する。信号BSACKR、CKMD
02およびD00は、システム・タイマー20-32に対して与え
られる信号SMFCLYと同時にSMF20のサイクルをリセット
してタイムアウトをリセットし、これによりこの指令を
終了する。通常の動作中は、タイムアウトは予期される
第２の半バス・サイクル指令がある予め定めた時間内に
SMF20により受取られることを検査する。もしこの指令
が予め定めた時間内に受取られなければ、タイムアウト
信号がSMF20をして読出しメモリー指令を反復させる。

ロード・モード 第３図は、システム・バス・インターフェース２−10
Aのブロック図を示す。システム・バス２からの指令
は、レシーバ２−30を介して先入れ先出し（FIFO）レジ
スタ２−34に与えられる。種々の指令のフォーマット
は、第5A図乃至第5C図に示されている。これらの指令に
は、指令の宛先の装置を指定するチャネル番号および受
取り側の装置が行なうべき操作を指定する機能コードを
含む。

FIFO制御装置２−33は、レシーバ２−30を介してシス
テム・バス２から指定された指令信号を受取る。指定さ
れた指令信号は、FIFO制御装置２−33がFIFO2-34に対し
特定の指令をロードさせることを可能にする。

もし第5C図のSMFから主記憶装置への指令が16進数00
のチャネル番号を持つならば、FIFO制御装置２−33はデ
ータ信号０〜９に応答して指令をFIFOに対しロードする
信号を生じる。FIFO制御装置２−33はまた、第２の半バ
ス・サイクルを受取るように条件付けられる。

FIFO制御装置２−33は、アドレス信号８−17により指
定されるSHBCからCPUへの指令のチャネル番号である16
進数00に応答して、主記憶装置の内容を第４図の制御ス
トア３−２において後に格納するためFIFO2-34に対しロ
ードする。

マスター・クリア信号BSMCLRは制御ロジックCNTL0 2
−15およびCNTL12-25に与えられ、それぞれマスター同
期信号P0MSYNおよびP1MSYNを生成してCSS3の通常の動作
を制御する。ロード・モードは、チャネル番号および機
能コードを含むロード指令を送出するSMF20によって生
成される。制御ロジックCNTL0 2−15は、チャネル番号
の16進数00により可能状態にされる。制御ロジックCNTL
1 2−25はチャネル番号の16進数01により可能状態にさ
れる。システム・バス・インターフェース２−10Bにお
ける同様な制御ロジックはそれぞれチャネル番号の16進
数02および03に応答する。

もしチャネル番号の16進数00が指定されるならば、CN
TL0 2−15がロード指令機能コードの16進数0Dに応答し
て信号P0CSLDを生じる。もしチャネル番号の16進数01が
指定されるならば、CNTL1 2−25が機能コードの0Dに応
答して信号P1CSLDを生じる。

同様に、CNTL0垂直−15およびCNTL1 2−25はその各々
のチャネル番号およびロード制御ストアのアドレス・カ
ウンタ動作を指定する16進数11の機能コードに応答し
て、信号P0LADDおよびP0LSYN、あるいはP1LADDおよびP1
LSYNを生成する。

ロード制御ストアのデータ転送動作中、もしロード指
令がチャネル番号の16進数00を指定するならば、主記憶
装置10乃至12からのデータはSMFデータ割込みP0レジス
タ２−12に格納される。同様に、もしロード指令がチャ
ネル番号の16進数01を指定するならば、主記憶装置10乃
至12からのロード制御ストアの作動データはSMFデータ
割込みP1レジスタ２−22に格納される。レジスタ２−12
およびレジスタ２−22は、レシーバ２−30およびFIFO2-
34を介してシステム・バス２からロードされる。

症状レジスタ２−13はポート０から受取った情報を格
納し、症状レジスタ２−23はポート１から受取る情報を
格納する。症状レジスタ２−13に格納された信号P0PRES
は、CPU0 4がシステム内に存在することを示し、信号P0
LERRは制御ストアのロード・エラーが存在することを示
し、信号P0CSBYはロード動作が完了しなかったことを示
す。症状レジスタ２−23に格納される信号P1PRES、P1LE
RRおよびP1CSBYは、CPU1 6に対する同様の条件を示して
いる。

16進数00の機能コードを有する読出し症状レジスタ指
令はCNTL0 2−15に16進数00のチャネル番号に対する信
号P0SSYEを生じさせ、CNTL1 ２−15に16進数01のチャ
ネル番号に対する信号P1SSYEを生じさせる。症状レジス
タ２−13の内容は、信号P0SSYEにより使用可能状態にさ
れる時、レジスタ２−14、データ・アウト・レジスタ２
−11およびドライバ２−32を介してシステム・バス２上
に現われる。同様に、症状レジスタ２−23の内容は、レ
ジスタ２−24、データ・アウト・レジスタ２−21および
ドライバ２−32を介してシステム・バス２上に現れる。

症状レジスタ２−13は、CSS3が有する特性を表示する
ハードウェアの改訂番号を格納する。このハードウェア
の改訂番号は、第４図の制御ストア３−２にロードされ
たファームウェアを選択するためにロード操作の間に用
いられる。ポート０の症状レジスタ２−13のみがハード
ウェアの改訂番号を格納する。もしハードウェアの改訂
番号がポート０から読出されなければ、ポート１は使用
されずCSS3に対するファームウェアのロードは打切られ
る。

SMFデータ割込みレジスタ２−12および２−22は、制
御ロジックCNTL2-15が16進数00のチャネル番号および16
進数06の機能コードを有する指令を受取って信号CN0を
生じた時と、CNTL1 2−25が16進数01のチャネル番号お
よび16進数06の機能コードを受取って信号CN1を生じた
時に出力を送出する。信号CN0はレジスタ２−12を使用
可能状態にし、信号CN1はレジスタ２−22を使用可能状
態にする。ロード・モードの間、SMF20が16進数00の機
能コードを送出しなければ、規定値は信号CN0またはCN1
が使用可能状態となる。制御ストアのロード・モードに
おいては、データは４バス・サイクルにおいて32ビット
・レジスタ２−12または２−22に対してロードされ、10
4データ・ビットを第４図の制御ストア３−２に対し転
送する。各サイクルは、P0LSYNまたはP1LSYN信号を生じ
る。

SMF20は、活動状態のポート０またはポート１に対し1
6進数00の機能コードを有する読出し指令を送出して、
それぞれ症状レジスタ２−13または２−23の内容を読出
す。

信号P0SSYEまたはP1SSYEは選択された症状レジスタ２
−13または２−23の出力を使用可能状態にして、レジス
タ２−14または２−24、データアウト・レジスタ２−11
あるいは２−21およびドライバ２−32を介してシステム
・バス２上にこの内容を置く。

第４図は、ポート０およびポート１によりシステム・
バス・インターフェース２−10Aと接続されたCSS3のブ
ロック図である。ポート０は第１図のCPU1A 4のCPU0 4
−２およびVMMU0 4−４と共に作動する。ポート１はCPU
1B 6のVMMU1 6−４およびCPU1 6−２と共に動作する。C
SS5はポート２および３を介して同様に作動する。

制御ストア３−２は、CPU0 4−２およびVMMU0 4−
４、およびそれらの関連したレジスタおよびロジックの
動作、およびCPU1 6−２およびVMMU1 6−４およびその
関連したレジスタおよびロジックを制御するファームウ
ェアを格納する。制御ストア３−２は、ワード当たり10
4ビットの16Kワードを格納する。

アドレス・カウンター３−４は、制御ストア・データ
が書込まれる制御ストア３−２の場所を選択するアドレ
ス信号を提供する。ロード・レジスタ0 4−14は第３図
のポート０のレジスタP0 2−14と接続され、ロード指令
がチャネル番号の16進数00を含む時、カウンタ３−４に
より指定された制御ストア３−２内の場所に書込まれる
制御ストア開始アドレスおよび制御ストア・データ・ワ
ードを受取る。同様に、ロード・レジスタ1 6−14は第
３図のポート１のレジスタP1 2−24と接続され、10進化
16進数01を含むロード指令によりカウンタ３−４により
指定される制御ストア３−２内の場所に対して書込まれ
る制御ストア開始アドレスおよび制御ストアのデータワ
ードを受取る。

タイミング・ゼネレータ３−８はタイミング信号を与
え、制御ストア・ロード制御装置３−６は、タイミング
信号と関連してロード動作を制御する制御信号を与え
る。タイミング・ゼネレータ３−８はまた、信号P0MSYN
およびP1MSYNに応答して通常の動作を制御するタイミン
グ信号を生じる。

もしレジスタ0 4−14またはレジスタ1 6−14から出力
された制御ストアのワードがパリティ・エラーを示すな
らば、パリティL 3−18はロード操作中ロード・エラー
信号PXLDERを生じる。

制御ストアのロード及び検査動作の間に、それぞれ信
号Ｇ、Ｍ、Ａ、C0、V0あるいは信号Ｇ、Ｍ、Ａ、C1およ
びV1を生じることにより、１つ以上のパリティ検査回路
３−12、３−14、３−16、CPU0 4−２、VMMU0 4−４、C
PU1 6−２およびVMMU1 6−４がパリティ・エラーを示す
時、パリティ・エラー・ロジック３−20はそれらの信号
を受け取ってパリティ・エラー信号PXVFERを発生する。

通常の動作中、制御ストア３−２は、アドレス・レジ
スタ0 4−６の内容により、あるいはアドレス・レジス
タ1 6−６の内容によってアドレス指定される。レジス
タ４−６および６−６は、それぞれCPU0 4−２またはCP
U1 6−２からロードされる。ロードおよび検査動作の
間、制御ストア３−２は、カウンタ３−４の内容によっ
てアドレス指定される。通常動作および検査動作の両方
において、制御ストア３−２のアドレス指定された場所
がレジスタC 3−10、およびレジスタP0 4−12またはレ
ジスタP1 6−12のいずれか一方に対してロードされる。

CPU0 4−２、VMMU0 4−４、CPU1 6−２およびVMMU1 6
−４はレジスタC 3−10から制御ストア信号を受取る。C
PU0 4−２はレジスタ４−12から制御ストア信号を受取
り、CPU1 6−２はレジスタ６−12から制御ストア信号を
受取る。

CPU0 4−２は信号C0を生じ、またVMMU0 4−４は信号V
0を生じる。信号C0およびV0はパリティ・エラー・ロジ
ック３−20に対して与えられる。信号C0およびV0は、各
装置により受取られた制御ストアのビットの結果として
得られるパリティである。

同様に、CPU1 6−２は信号C1を生じ、VMMU1 6−４は
信号V1を生じる。信号C1およびV1は、各装置により受取
られた制御ストアのビットの結果として得られるパリテ
ィである。

レジスタ３−10、４−12および６−12は、クロック信
号PXADLAによってロードされる。レジスタ４−12および
６−12の出力は、それぞれ時間P0TMC4および時間P1TMC4
において得られる。レジスタ３−10の出力はロードされ
た時得られる。

通常の動作中、データ出力レジスタF0 4−８およびデ
ータ入力レジスタT0 4−10はCPU0 4−２およびVMMU0 4
−４をポート０を介してシステム・バス・インターフェ
ース２−10Aに対して接続する。同様に、データ出力レ
ジスタF1 6−８およびデータ入力レジスタT1 6−10は、
CPU1 6−２およびVMMU1 6−４をポート１を介してシス
テム・バス・インターフェース２−10Aに対して接続す
る。

もしロード信号が16進数00のチャネル番号を含むなら
ば、信号P0LSYNが第３図のCNTL0 2−15により生成され
てタイミング・ゼネレータ３−８に与えられ、このゼネ
レータは自走クロック信号CLKに応答する状態となっ
て、クロック信号CST1乃至CST5を含む一連の信号を生じ
る。

信号P0CSLDまたはP1CSLDがロジック３−６に与えられ
て生じるPXCSLDを生じる。信号PXCSLDはレジスタ４−14
及び６−14の両方を使用可能状態にする。また信号P0CS
LDは信号P0TOCSを生じてレジスタ４−14の出力を使用可
能にする。信号P1CSLDは信号P1TOCSを生じて、レジスタ
６−14の出力を使用可能にする。クロック信号CST1は始
動アドレスまたは制御ストアのデータワードをレジスタ
４−14及び６−14に対してクロックする。PXCSLDもまた
時刻CST5においてクロック信号CSACLKを生じる。

信号P0LADD及びP1LADDはロード制御装置３−６に対し
て与えられて、もし信号P0CSLDまたは信号PXCSLDのいず
れか一方がセットされるならば、ロード・アドレス信号
PXLADDを時刻CST1において生じる。カウンタ３−４は信
号PXLADDによりロードされ、またクロック信号CSACLKに
より増分される。書き込み可能信号CSW1乃至CSW4は、主
記憶装置10乃至12からの連続する２倍長語のデータの転
送と同時に各CST4毎に順次生成される。これらの信号は
クロック信号CSACLKにより時刻CST5において増分される
内部カウンタにより条件付けられる。

ロード動作は下記の方法で実現される。最初に、SMF2
0がシステム・クリア信号BSMCLRを生じ、この信号がシ
ステムのクリア動作中にマスター同期信号P0MSYNおよび
P1MSYNを生じ、システム・クリア動作が完了した時これ
らの信号を禁止する。これは、CPU0 4−２およびVMMU0
4−４、およびCPU1 6−２およびVMMU1 6−４の動作を阻
止する。そこで、ポート０が利用可能とすれば、SMF20
は16進数00のチャネル番号および16進数0Dの機能コード
を有する制御ストア・ロード指令を生じる。システム・
バス・インターフェース２−10Aは16進数のチャネル番
号および機能コードの信号に応答して、ポート０のロジ
ック条件付けるロード制御ストア信号P0CSLDを生じる。
ロード信号PXCSLDおよびロード及び検査信号PXCSLVが次
にロード制御装置３−６により生成される。

この時、SMF20は16進数00のチャネル番号、16進数11
の機能コードおよび通常16進数0000である始動制御スト
ア・アドレスを有する指令を送出する。機能コード信号
はCNTL0 2−15に対して与えられ、信号P0LADDおよびP0L
SYNを生じる。このアドレスは、レジスタ４−14、レジ
スタ２−14、レジスタ２−12、FIFO2-34、レシーバ２−
30およびシステム・バス２を介してカウンタ３−４に格
納される。

次いで、SMF20はサブシステム始動としてポート０の1
6進数00のチャネル番号を有する一連の読出し指令を主
記憶装置10乃至12に対して送出する。読出し指令は、制
御ストア３−２の２倍長語のデータが格納されている主
記憶装置10乃至12のアドレス場所を含む。

主記憶装置10乃至12は、アドレス・フィールドに16進
数00のチャネル番号を、またデータ・フィールドに32ビ
ットを有する第２の半バス・サイクル指令を送出する。
このデータは、レジス２−14、レジスタ２−12、FIFO2-
34、レシーバ２−30およびシステム・バス２を介してレ
ジスタ４−14により受取られる。カウンタ３−４は、２
倍長語のデータを格納する制御ストア３−２における場
所のアドレスを与える。カウンタ３−４はレジスタ４−
14で２倍長語のデータを受取る毎に１回増進される。カ
ウンタ３−４は最初の２倍長語のデータに対して書込み
可能信号CSWE1を、第２の２倍長語のデータに対して書
込み可能信号CSWE2を、第３の２倍長語のデータに対し
て書込み可能信号CSWE3を、また第４の２倍長語のデー
タに対して書込み可能信号CSWE4を生成する。

第１の２倍長語のデータは制御ストア３−２のビット
位置00-31に格納され、第２の２倍長語のデータはビッ
ト位置32-63に格納され、第３の２倍長語のデータはビ
ット位置64乃至95に格納され、第４の２倍長語のデータ
の部分はビット位置96乃至103に格納される。各104ビッ
トのワードは制御ストア３−２に格納されるパリティ・
ビットを含む。SMF20は充分な数の主記憶装置10乃至12
の読出し指令を送出して、制御ストア３−２を所要の制
御ストア・ワードでロードする。

検査モード マスター・クリア信号BSMCLRは、以前に信号P0MSYNお
よびP1MSYNのサイクル動作を禁止し、これによりCPU0 4
−２、VMMU0 4−４およびCPU1 6−２、VMMU1 6−４の動
作を不能にした。しかし、制御ロジック３−６に与えら
れた信号P0LSYN及びP1LSYNは、ロード・モード・タイミ
ング信号CST1およびCST4およびCST5を付勢する。

SMF20のメモリー読出し指令の制御下で所要数の２倍
長語のデータが主記憶装置10乃至12から送出された後、
SMF20は16進数0Fの機能コードを指定するリセット・ロ
ード指令を生じる。これは、信号P0CSLDが制御装置0 2
−15においてリセットされるため、信号PXCSLDをリセッ
トする。しかし、ロードおよび検査信号PXCSLVはセット
状態を維持する。信号PXCSLVは、制御装置0 2−15また
は制御装置1 2−25からの信号P0CSLDまたはP1CSLDのい
ずれか一方がセットされた時、ロード制御装置３−６に
よりロード動作の初めにおいてセットされた。

ロード信号PXCSLDがリセットされ検査信号PXCSLVがセ
ット状態を維持する時、SMF20はポート・オンライン指
令の機能コードの16進数0Bを生成し、それぞれ信号P0MS
YCまたはP1MSYNをCNTL0 2−15またはCNTL1 2−25に生じ
る。タンミング・ゼネレータ３−８に与えられるこれら
の信号は、タイミング信号P0TM4およびP1TM4を含むCPU
タイミング・チェーンを始動させ、この時アドレス・カ
ウンタ３−14が信号P0MSYNまたはP1MSYNの最初の発生と
同時にロード制御装置３−６からのカウンタ・クリア信
号PXACLRにより16進数0000にリセットされる。このた
め、信号PXACLRがリセットされかつクロック信号CSACLK
がサイクル動作を開始する時、信号P0CSVFまたは信号P1
CSVFを生じてアドレス・カウンタ３−４のリセット動作
を終了する。検査動作の間、クロック信号CSACLKが各ク
ロック信号毎に付勢され、ロード信号PXCSLDがリセット
された後に検査信号PXCSLVにより時刻P0TM4においてカ
ウンタ３−４を増進する。

検査モードは、アドレス・カウンタ３−４が制御スト
ア３−２の各場所の内容を読出して各ワードのパリティ
を検査したことを示す信号CSDONEを生じるまで継続す
る。もしパリティ・エラーが検出されるならば、エラー
信号PXVFERが生成される。このため、ビジー信号P0CSBY
およびP1CSBYを生ジテ、ポートが使用中であること、お
よび各症状レジスタ２−13または２−23に格納された状
態を維持すること表示し続けさせる。

SMFは検査動作が完了するのを10ミリ秒待機し、次い
で指令を送出して症状レジスタ２−13または２−23を読
出す。この指令は、機能コードの16進数00を含む。もし
パリティ・エラーがなければ、アドレス指定された症状
レジスタにおけるビジー・ビットはリセットされ、通常
の動作が継続する。

検査動作は、ポート０およびポート１のいずれが選択
されたかに従って、クロック信号P0TM4において信号CSD
PNEが制御ストア・リセット信号P0CSRTまたはP1CSRTを
生じる時完了する。リセット信号P0CSRTまたはP1CSRTは
審査信号PXCSLVおよび信号P0CSVFまたはP1CSVFおよびP0
CSBYおよびP1CSBYをリセットする。

症状レジスタが読出される時、SMF20がもしビジー・
ビットが依然としてセットされていることを見出すなら
ば、ポートの再試行を行なうか、あるいはCSSに対する
他のポートを試行する。

指令フォーマット 第5A図乃至第5C図は、望ましい実施態様において用い
られる種々の指令のフォーマットを示す。

第5A図は、ポート読出し指令を示す。宛先のCPUチャ
ネル番号は、アドレス・バス２−６のビット位置８−17
において指定される。機能コードは、アドレス・バス２
−６のビット位置18-23において指定される。SMF20のチ
ャネル番号、即ち要求側のサブシステムはデータ・バス
２−４のビット位置０−９により指定される。指令（制
御）バス２−２上のそれぞれ「１」および「０」である
信号BSYELOおよびBSMREFは、これがSMF20が生じた指令
であることを示す。信号BSDBWDは、２倍長語のデータ即
ち32ビットのデータがデータ・バス２−４上に現われる
ことを示す。信号BSDBPLは、その２倍長語のデータがの
指令の最後のデータ・ワードであること示す。この指令
の症状レジスタ読出し指令としての使用は、第６図に右
上部に示されている。CPUのチャネル番号は、ポート０
をアドレス指定する16進数00である。機能コードは、症
状レジスタ読出し動作を開始する16進数00である。SMF
チャネル番号16進数0F（16進数03C0として位置指定され
る）は、SMF20への第２の半バス・サイクル（SHBC）指
令として送出される症状レジスタの内容の宛先である。
SMFのチャネル番号である16進数0Fはアドレス・バス２
−６のビット位置８−17に含まれ、ポート０の症状レジ
スタの内容はデータ・バス２−４の位置０−31に現われ
る。指令（制御）バス２−２の信号BSWRITはバス書込み
操作を指示し、BSSHBCはこれが要求（第２の半バス・サ
イクル）に対する応答であることを指示する。

第5B図は、書込みポート指令を示す。

第5C図は、SFMから主記憶装置に対する指令のフォー
マットと、この指令に対する第２の半バス・サイクル応
答とを示している。32ビットのアドレス・バス２−６の
フィールド０−23、Ａ−Ｈは主記憶装置10乃至12のアド
レス場所を格納する。データ・バス２−４のビット０乃
至９は、宛先サブシステムのチャネル番号、望ましい実
施態様においてはCPUのチャネル番号を格納する。指令
（制御）バス２−２上の信号BSMREFは、メモリー照合指
令を示す。第２の半バス・サイクル指令は、主記憶装置
10乃至12において開始される。データ・バス２−４のビ
ット０−31は、アドレス指定された場所の内容を保有す
る。アドレス・バス２−６のビット８−17は、宛先CPU
のチャネル番号を保有する。指令（制御）バス２−２上
の論理値「０」および「１」である信号BSMREFおよびBS
SHBCはそれぞれ、この指令がメモリー要求指令に応答し
て主記憶装置10乃至14によって生成されたことを示して
いる。

タイミング図 第６図は、システム・バス・インターフェース２−10
Aのチャネル番号の16進数00のポート０を用いる制御ス
トア３−２のロード及び検査動作のタイミング図を示し
ている。ポート１を用いる場合のロード及び検査動作の
タイミング図も類似している。唯一の相違は、第６図の
タイミング図における信号P0XXXXを信号P1XXXXが置換す
ることである。

SMF20は、全てのサブシステムを初期化するバス・ク
リア信号BSMCLRをシステム・バス２上に生じる。特に、
信号BSMCLRの後縁部は信号P0MSYNを禁止し、これによっ
てタイミング・ゼネレータ３−８におけるクロック・リ
ング・カウンタ（図示せず）を停止させることにより、
CPU0 4−２およびCPU1 6−２は機能停止される。CPU0 4
−２はロード動作については動作を禁止されるが、受取
った制御ストアの信号のパリティを検査するため、検査
動作では付勢される。

SMF20は、16進数00のチャネル番号および16進数0Dの
機能コードを含む第5B図の書込みポート指令をシステム
・バス２上に送出する。このチャネル番号の16進数00は
第３図のCNTL 0のロジック２−15を付勢する。機能コー
ドの16進数0Dは、制御ストアのロード信号P0CSLDを生成
する。信号P0CSLDは制御ストア・ロード制御装置３−６
に対して与えられ、この装置が制御ストアのロード動作
を制御する信号PXCSLDおよびロード及び検査動作を制御
する信号PXCSLVを生じる。もしチャネル番号がポート０
またはポート１のいずれかをアドレス指定するならば、
信号PXCSLDおよびPXCSLVが生成されることに注意された
い。

SMF20は次に、チャネル番号の16進数00および機能コ
ードの16進数11を含む第5B図の形式のロード・アドレス
・カウンタ指令を送出する。CNTL 0 2−15は機能コード
信号に応答して、ロード・アドレス信号P0LADDおよびロ
ード同期信号P0LSYNを生成する。

ロード同期信号P0LSYNは制御ストアのタイミング・リ
ングを開始するためタイミング・ゼネレータ３−８へ与
えられ、カウント信号CST1乃至SCT5を生じる。信号PXCS
LDおよびCST5は、カウンタ３−４に与えられるクロック
信号CSACLKを生じる。信号PXLADDがロード制御装置３−
６に与えられる信号P0LADDにより生成される。信号PXLA
DDはカウンタ３−４に与えられてカウンタをロード・ア
ドレス指令のデータ・フィールドの値、本例では16進数
0000にセットする。SMF20はその時、主記憶装置10乃至1
2に対し第5C図に示される如き形態の一連の指令を送出
する。アドレス・フィールドは制御ストア３−２の各２
倍長語のデータ（32ビット）の主記憶装置10乃至12にお
ける場所を保有する。データ・フィールドは、受取り側
のCPUポートのチャネル番号、本例では16進数00を保有
する。即ち、SMF20はメモリー読出し指令を生成し、主
記憶装置から読出されたデータはCPU0 4−２へ送られ
る。

第２の半バス・サイクル指令は、アドレス・フィール
ドにCPU0 4−２のチャネル番号である16進数00を含むデ
ータ・フィールドにアドレス指定された主記憶装置の場
所の内容を含んでいる。

信号P0LSYNは、各第２半バス・サイクルに対するタイ
ミング・リングを始動する。主記憶装置10乃至12からレ
シーバ２−30、FIFO2-34、レジスタ２−12、レジスタ２
−14を介して受取った２倍長語のデータは、時刻CST1に
おいてロード・レジスタ0 4−14に格納される。書込み
可能信号CSWE1乃至CSWE4は、カウンタ３−４により指定
される制御ストア３−２内のアドレスにレジスタ４−14
の内容を書込むため時刻CST4に生成される。信号CSACLK
が時刻CST5に生成されカウンタ３−４を増分する。制御
ストア３−２は、第１の２倍長語のデータの書込みのた
め信号CSWE1により使用可能状態にされ、第２の２倍長
語のデータの書込みのため信号CSWE2により、第３の２
倍長語のデータの書込みのため信号CSWE3により、また
第２の２倍長語のデータの書込みのため信号CSWE4によ
り使用可能状態にされる。カウンタ３−４は、指定され
た制御ストア３−２の場所に次の４つの２倍長語のデー
タを書込むため、第２の半バス・サイクル指令毎に増分
される。

SMF20は、制御ストア３−２が完全にロードされた後
に、機能コードの16進数0Fおよびチャネル番号の16進数
00を含む第5B図のロード・モードリセット指令を送出す
る。その結果、CNTL 0 2−15において信号P0CSLDがリセ
ットされる。これは、信号PXCSLDをリセットし、カウン
タ３−４のクリア信号PXACLRをロード制御装置３−６で
生成する。

SMF20は、第5B図に示された如き形態のポート・オン
ライン指令を送出するが、この指令は16進数00のチャネ
ル番号および16進数0Bの機能コードを含む。この指令
は、マスター同期制御信号P0MSYNを再始動し、またクロ
ック信号CSACLKを生じ、この信号は信号PXACLRと連係し
てアドレス・カウンタ３−４を16進数0000にリセットす
る。

信号P0MSYNハ、リング・カウンタを始動してサイクル
信号P0TME4を生成し、この信号は更に信号CSACLKを生成
してカウンタ３−４を増分する。制御ストア３−２のア
ドレス指定された各場所の内容は、信号CSDONEが生成さ
れて制御ストア３−２全体が検査されたことを示すま
で、レジスタ４−12および３−10に対してロードされ
る。

SMF20は、症状レジスタ読出し指令を送出するためポ
ート・オンライン指令を送出した後10ミリ秒間待機す
る。この時間は検査動作を成功裡に完了するために充分
な時間でなければならない。症状レジスタ読出し指令
は。16進数00のチャネル番号および16進数00の機能コー
ドを含む。症状レジスタ２−13の内容は、レジスタ２−
14、２−11およびドライバ２−32を介してシステム・バ
ス２上に送出される。SMF20は、信号P0CSBYによりセッ
トされるビジー・ビットを調べる。もしビジー・ビット
がセットされていれば、制御ストアのロードは成功裡に
完了されなかった。この場合、SMF20は同じポート０を
介するロードおよび検査動作を反復するかあるいは16進
数01のチャネル番号を有するロード指令を送出すること
によりポート１を介してロードするように試みる。

【図面の簡単な説明】

第１図はデータ・処理システムのブロック図、第２図は
システム管理機構のブロック図、第３図はシステム・バ
ス・インターフェースのブロック図、第４図は中央サブ
システムのブロック図、第5A図乃至第5C図はシステム・
バスに対して与えられる色々な指令のフォーマットを示
す図、第６図は制御ストアのロードおよび検査を制御す
る中央サブシステム信号のタイミング図である。 １……多重プロセッサ・データ処理装置（DPU）、２…
…システム・バス、３、５……中央サブシステム（CS
S）、４、６……中央プロセッサ装置（CPU1A、CPU1
B）、８……キャッシュ、10……主記憶装置、12……主
記憶装置、14、16……周辺コントローラ、19……QLTロ
ジック、20……システム管理機構（SMF）、21……電源
制御インターフェース（PCI）、22……電源システム、2
4……CPUNA、26……CPUNB、29……ディスプレイ・ター
ミナル・インターフェース（DTI）、30……コンソール
・アダプタ、31……コンソール・アダプタ・インターフ
ェース（CAI）、32……予備装置、33……予備装置イン
ターフェース（ADI）、34……ディスプレイ・コンソー
ル、36、38……MODEM、37……遠隔保守インターフェー
ス（RMO）、40……通信回路、42……遠隔コンソール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・シー・ゼレー アメリカ合衆国マサチューセッツ州01863, ノース・チェルムスフォード，スコッテ イ・ホロー・ドライブ イー８ (72)発明者 エルマー・ダブリュー・カーロール アメリカ合衆国マサチューセッツ州01866, ビレリカ，パインハースト・アベニュー 11 (72)発明者 ジョージ・ジェイ・バーロー アメリカ合衆国マサチューセッツ州01876, テュークスバリー，イーズメント・ロード 19 (72)発明者 チェスター・エム・ニビー・ジュニアー アメリカ合衆国マサチューセッツ州01915, ビヴァリー，ブリッジ・ストリート 183 (72)発明者 ジェームス・ダブリュー・キーリー アメリカ合衆国ニューハンプシャー州 03063，ナシュア，パーリッシュ・ヒル・ ドライブ 41

Claims (3)

【特許請求の範囲】
1. 【請求項１】システム・バス（２）と、 該システム・バスと接続され、応答指令を要求する指令
   を生じて前記バス上に転送する第１のサブシステム（2
   0）と、 前記システム・バスと接続され、前記指令を受取りかつ
   前記応答指令を生じて前記バス上に放送する第２のサブ
   システム（10、・・・12）とを設け、 前記指令は、複数の第３のサブシステムの内の１つを識
   別する第１のフィールドと、前記第２のサブシステムを
   識別する第２のフィールドと、前記第２のサブシステム
   が行うべき動作を指定する第３のフィールドとを含み、 前記応答指令は、前記第１のフィールドで識別された第
   ３のサブシステムを識別するフィールドを含み、 前記システム・バスと接続された前記第３のサブシステ
   ムの各々が、前記バス上に放送された通信を監視し、該
   通信を受け入れさせるように前記第３のサブシステムを
   識別するフィールドに応答して前記応答指令を受取るこ
   とを特徴とするデータ処理システム。
2. 【請求項２】前記第１のサブシステムは、前記第２のサ
   ブシステムが前記指令を受取る時、前記第２のサブシス
   テムから肯定応答を受取ることを特徴とする特許請求の
   範囲第１項記載のシステム。
3. 【請求項３】前記第１のサブシステムは、前記第１のフ
   ィールドが前記第１のサブシステムを識別するならば予
   め定めた時間内で前記応答指令が前記第１のサブシステ
   ムにより受取られることを検査するタイミング手段を含
   み、前記第１のフィールドが前記第３のサブシステムを
   識別する時、該タイミング手段は前記肯定応答信号に応
   答して前記タイミング手段を使用不能状態することを特
   徴とする特許請求の範囲第２項記載のシステム。