JPH0823995B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0823995B2 JPH0823995B2 JP60288750A JP28875085A JPH0823995B2 JP H0823995 B2 JPH0823995 B2 JP H0823995B2 JP 60288750 A JP60288750 A JP 60288750A JP 28875085 A JP28875085 A JP 28875085A JP H0823995 B2 JPH0823995 B2 JP H0823995B2
- Authority
- JP
- Japan
- Prior art keywords
- column line
- transfer gates
- transfer
- differential amplifier
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体記憶装置、特にランダムアクセス型の
半導体記憶装置に関する。
半導体記憶装置に関する。
〈従来の技術〉 第２図は従来のランダムアクセス型半導体記憶装置を
示している。図中、１は１つの記憶セルを示しており、
これら記憶セル１は行列状に配列され記憶セルの配列体
２を構成している。各記憶セル１は互に交叉接続されフ
リップフロップを構成する１対の相補型MOSインバータ
3,4と、フリップフロップの１対の記憶ノードと１対の
列線対Y1,Y′1，Y2,Y′2，…との間に介在するアクセス
用Ｎチャンネル型MOSトランジスタ（以下、NMOS）5,6と
で構成されており、列線対Y1,Y′1，Y2,Y′2には、プリ
チャージ手段７が接続されており、プリチャージ手段７
は電源と列線対との間に設けられ、プリチャージ指令信
号φPRに応答してオン状態になるＰチャンネル型MOSト
ランジスタ（以下、PMOS）と、列線対間の電圧を均衡さ
せるためのPMOSとで構成されている。各列線対Y1,Y1,
Y2,Y2には、PMOSで構成されるトランスファゲート8,9,1
0,11と、トランスファゲート8,9,10,11をバイパスしNMO
Sで構成されるトランスファゲート12,13,14,15とが設け
られており、各トランスファゲート８〜15のゲートは選
択線を介して列デコーダ16に接続されている。各列線対
Y1,Y′1，Y2,Y′2は、差動増幅器17とデータ書き込み手
段18とにそれぞれ並列接続されており、差動増幅器17
は、互に交叉接続された１対の相補型MOSインバータ
と、該１対の相補型MOSインバータの共通ノードと接地
ノードとの間に介在し活性化信号φATに応答してオン状
態となり交叉接続点、すなわち１対の検知ノードの電圧
差を増幅させるNMOSとで構成されている。一方、データ
書き込み手段18は、外部から供給されるデータ信号に応
答して反転し列線対の一方と接地点とおよび他方と接地
点との間に介在する１対のトランスファゲートを相補的
に開閉させる相補型MOSインバータと、書き込みモード
信号φWRに応答して相補的に開閉する１対のトランスフ
ァゲートと列線対とを接続，遮断する１対のNMOSとで構
成されている。
示している。図中、１は１つの記憶セルを示しており、
これら記憶セル１は行列状に配列され記憶セルの配列体
２を構成している。各記憶セル１は互に交叉接続されフ
リップフロップを構成する１対の相補型MOSインバータ
3,4と、フリップフロップの１対の記憶ノードと１対の
列線対Y1,Y′1，Y2,Y′2，…との間に介在するアクセス
用Ｎチャンネル型MOSトランジスタ（以下、NMOS）5,6と
で構成されており、列線対Y1,Y′1，Y2,Y′2には、プリ
チャージ手段７が接続されており、プリチャージ手段７
は電源と列線対との間に設けられ、プリチャージ指令信
号φPRに応答してオン状態になるＰチャンネル型MOSト
ランジスタ（以下、PMOS）と、列線対間の電圧を均衡さ
せるためのPMOSとで構成されている。各列線対Y1,Y1,
Y2,Y2には、PMOSで構成されるトランスファゲート8,9,1
0,11と、トランスファゲート8,9,10,11をバイパスしNMO
Sで構成されるトランスファゲート12,13,14,15とが設け
られており、各トランスファゲート８〜15のゲートは選
択線を介して列デコーダ16に接続されている。各列線対
Y1,Y′1，Y2,Y′2は、差動増幅器17とデータ書き込み手
段18とにそれぞれ並列接続されており、差動増幅器17
は、互に交叉接続された１対の相補型MOSインバータ
と、該１対の相補型MOSインバータの共通ノードと接地
ノードとの間に介在し活性化信号φATに応答してオン状
態となり交叉接続点、すなわち１対の検知ノードの電圧
差を増幅させるNMOSとで構成されている。一方、データ
書き込み手段18は、外部から供給されるデータ信号に応
答して反転し列線対の一方と接地点とおよび他方と接地
点との間に介在する１対のトランスファゲートを相補的
に開閉させる相補型MOSインバータと、書き込みモード
信号φWRに応答して相補的に開閉する１対のトランスフ
ァゲートと列線対とを接続，遮断する１対のNMOSとで構
成されている。
一方、各記憶セル１のアクセス用NMOS5,6のゲートは
行線X1,X2，…に接続されており、行線X1,X2は行デコー
ダ19に接続されている。かかる従来の半導体記憶装置の
作用をトランスファゲート８〜15の機能に着目して説明
すれば以下の通りである。
行線X1,X2，…に接続されており、行線X1,X2は行デコー
ダ19に接続されている。かかる従来の半導体記憶装置の
作用をトランスファゲート８〜15の機能に着目して説明
すれば以下の通りである。
まず、第２図中左上端の記憶セル１にアクセスし、情
報を読み出す動作を説明すると、全ての列線対Y1,
Y′1，Y2,Y′2をロウレベルに保った状態で、プリチャ
ーシ指令信号φPRをローレベルに移行し、プリチャージ
手段７により全列線対Y1,Y′1，Y2,Y′2を略電源電圧に
プリチャージし、しかる後、外部から印加されるアドレ
ス信号に応答して行デコーダ19が行線X1をハイレベルに
移行させると、アクセス用NMOS5,6にオン状態になり、
記憶セル１の記憶しているデータに応じて各列線対Y1,
Y′1，Y2,Y′2の一方は略電源電圧を維持するが、他方
は接地電圧に移行する。一方、列デコーダ16はPMOSから
成るトランスファゲート8,9のゲートに接続されている
選択線をローレベルに移行させ、トランスファゲート8,
9をオン状態に移行させているので、列線対Y1,Y1に読み
出されたデータのみ差動増幅器17に印加れ、記憶セル１
により生じた電圧差を急速に増幅する。このとき、PMOS
のトランスファゲート8,9は、列線対Y,Y′の他方の電位
が選択されたメモリセル１により,PMOSトランジスタの
ゲート・ソース間の電圧、すなわちゲート電圧がPMOSト
ランジスタのしきい値電圧よりも引き下げられた時点で
オンとなり、これによって、上記他方の電位の低下を差
動増幅器17に転送する。
報を読み出す動作を説明すると、全ての列線対Y1,
Y′1，Y2,Y′2をロウレベルに保った状態で、プリチャ
ーシ指令信号φPRをローレベルに移行し、プリチャージ
手段７により全列線対Y1,Y′1，Y2,Y′2を略電源電圧に
プリチャージし、しかる後、外部から印加されるアドレ
ス信号に応答して行デコーダ19が行線X1をハイレベルに
移行させると、アクセス用NMOS5,6にオン状態になり、
記憶セル１の記憶しているデータに応じて各列線対Y1,
Y′1，Y2,Y′2の一方は略電源電圧を維持するが、他方
は接地電圧に移行する。一方、列デコーダ16はPMOSから
成るトランスファゲート8,9のゲートに接続されている
選択線をローレベルに移行させ、トランスファゲート8,
9をオン状態に移行させているので、列線対Y1,Y1に読み
出されたデータのみ差動増幅器17に印加れ、記憶セル１
により生じた電圧差を急速に増幅する。このとき、PMOS
のトランスファゲート8,9は、列線対Y,Y′の他方の電位
が選択されたメモリセル１により,PMOSトランジスタの
ゲート・ソース間の電圧、すなわちゲート電圧がPMOSト
ランジスタのしきい値電圧よりも引き下げられた時点で
オンとなり、これによって、上記他方の電位の低下を差
動増幅器17に転送する。
一方、書き込みモード時には、書き込み手段18が外部
から印加されるデータ信号に基き、プリチャージされた
列線対Y1,Y′1のいずれかを接地し、こうして生じた電
圧差を、主としてオン状態に移行したトランスファゲー
ト12,13およびアクセス用NMOS5,6を介して記憶セル１に
印加し、フリップフロップの状態を決定する。
から印加されるデータ信号に基き、プリチャージされた
列線対Y1,Y′1のいずれかを接地し、こうして生じた電
圧差を、主としてオン状態に移行したトランスファゲー
ト12,13およびアクセス用NMOS5,6を介して記憶セル１に
印加し、フリップフロップの状態を決定する。
一方、ゲートが接地に接続されるPMOSでなるトランス
ファゲートについては、PMOSトランジスタのソースに接
続された列線対Y1,Y′1の一方がPMOSトランジスタの閾
値電圧よりも引き下げられた時点でオフとなってしま
う。すなわち、ゲートが接地電圧に接続されているた
め、ソースの電圧が閾値電圧よりも低くなることによっ
てゲート・ソース間電圧が小さくなり閾値電圧よりも低
下してしまうからである。このとき、NMOSトランスファ
ゲート12,13は列線対Y,Y′の他方の電位が選択されたメ
モリセル１により、電源電圧よりNMOSトランジスタのソ
ースの電圧がしきい値分下がった時点で初めてオンとな
り、これによって、上記他方の電位の電位低下を差動増
幅器17に転送する。
ファゲートについては、PMOSトランジスタのソースに接
続された列線対Y1,Y′1の一方がPMOSトランジスタの閾
値電圧よりも引き下げられた時点でオフとなってしま
う。すなわち、ゲートが接地電圧に接続されているた
め、ソースの電圧が閾値電圧よりも低くなることによっ
てゲート・ソース間電圧が小さくなり閾値電圧よりも低
下してしまうからである。このとき、NMOSトランスファ
ゲート12,13は列線対Y,Y′の他方の電位が選択されたメ
モリセル１により、電源電圧よりNMOSトランジスタのソ
ースの電圧がしきい値分下がった時点で初めてオンとな
り、これによって、上記他方の電位の電位低下を差動増
幅器17に転送する。
このように読み出しモード時には差動増幅器17にはPM
OSトランスファゲート8,9により列線対Y,Y′の電位変化
がほぼ同時に転送され、書き込みモード時にはNMOSトラ
ンスファゲート12,13により列線対Y,Y′の一方が接地電
位まで駆動低下される。したがって、PMOSおよびNMOSト
ランスファゲートを組み合わせることで、電源電圧が低
くなった場合における読み出しおよび書き込み動作を保
障しているのである。
OSトランスファゲート8,9により列線対Y,Y′の電位変化
がほぼ同時に転送され、書き込みモード時にはNMOSトラ
ンスファゲート12,13により列線対Y,Y′の一方が接地電
位まで駆動低下される。したがって、PMOSおよびNMOSト
ランスファゲートを組み合わせることで、電源電圧が低
くなった場合における読み出しおよび書き込み動作を保
障しているのである。
〈発明の解決しようとする問題点〉 上記従来例においては、読み出し時にトランスファゲ
ート8,9を使用し、書き込み時にはトランスファゲート1
2,13を使用しているものの、トランスファゲート12,13
はトランスファゲート8,9をバイパスする構成になって
いるので、差動増幅器17の検知ノードには、トランスフ
ァゲート8,9,12,13の浮遊容量が付加され、かかる浮遊
容量が差動増幅器17の動作を遅延させていたという問題
点を有していた。
ート8,9を使用し、書き込み時にはトランスファゲート1
2,13を使用しているものの、トランスファゲート12,13
はトランスファゲート8,9をバイパスする構成になって
いるので、差動増幅器17の検知ノードには、トランスフ
ァゲート8,9,12,13の浮遊容量が付加され、かかる浮遊
容量が差動増幅器17の動作を遅延させていたという問題
点を有していた。
〈問題点を解決するための手段〉 本発明は、列線対を出力手段と書込手段とに並列接続
し、列線対と判別手段との間に第１トランスファ手段
を、列線対と書込手段との間に第２トランスファ手段と
をそれぞれ介在させ、出力手段に付加される浮遊容量を
減少させたことを要旨とする。
し、列線対と判別手段との間に第１トランスファ手段
を、列線対と書込手段との間に第２トランスファ手段と
をそれぞれ介在させ、出力手段に付加される浮遊容量を
減少させたことを要旨とする。
〈実施例〉 第１図は本発明の一実施例を示しており、従来例と同
一構成部分には同一符号のみ付して説明は省略する。各
列線対Y1,Y′1，Y2,Y′2には、PMOSで構成されるトラン
スファゲート21,22,23,24が介在しており、トランスフ
ァゲート21,22と差動増幅器17との間で列線対Y2,Y′2は
列線対Y1,Y′1に接続されている。列線対Y1,Y′1，Y2,
Y′2は、配列体２とトランスファゲート21〜24との間に
おいて分岐しており、分岐した列線対Y1,Y′1，Y2,Y′2
はNMOSで構成されたトランスファゲート25,26,27,28を
介して書き込み手段18に接続されている。トランスファ
ゲート21〜24のゲートは第１列デコーダ29に接続されて
おり、トランスファゲート25〜28のゲートは第２列デコ
ーダ30に接続されている。
一構成部分には同一符号のみ付して説明は省略する。各
列線対Y1,Y′1，Y2,Y′2には、PMOSで構成されるトラン
スファゲート21,22,23,24が介在しており、トランスフ
ァゲート21,22と差動増幅器17との間で列線対Y2,Y′2は
列線対Y1,Y′1に接続されている。列線対Y1,Y′1，Y2,
Y′2は、配列体２とトランスファゲート21〜24との間に
おいて分岐しており、分岐した列線対Y1,Y′1，Y2,Y′2
はNMOSで構成されたトランスファゲート25,26,27,28を
介して書き込み手段18に接続されている。トランスファ
ゲート21〜24のゲートは第１列デコーダ29に接続されて
おり、トランスファゲート25〜28のゲートは第２列デコ
ーダ30に接続されている。
かかる構成において、読み出し時および書き込み時の
基本的な動作は従来例と変わらないものの、差動増幅器
17の検知ノードに付加されるトランスファゲートの浮遊
容量は減少し、その増幅作用の速度は増加する。
基本的な動作は従来例と変わらないものの、差動増幅器
17の検知ノードに付加されるトランスファゲートの浮遊
容量は減少し、その増幅作用の速度は増加する。
〈効果〉 以上説明してきたように本発明によれば、各列線対を
第１トランスファ手段を介して出力手段に、第２トラン
スファ手段を介して書込手段にそれぞれ接続するように
したので、出力手段に付加される浮遊容量が減少し、出
力手段の動作速度が向上するという効果が得られる。
第１トランスファ手段を介して出力手段に、第２トラン
スファ手段を介して書込手段にそれぞれ接続するように
したので、出力手段に付加される浮遊容量が減少し、出
力手段の動作速度が向上するという効果が得られる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来例のブロック図である。２……配列体、17……出力
手段、18……書込手段、19……行選択手段、21〜24,29
……第１トランスファ手段、25〜28,30……第２トラン
スファ手段、X1,X2……行線、Y1,Y′1，Y2,Y′2……列
線対。
従来例のブロック図である。２……配列体、17……出力
手段、18……書込手段、19……行選択手段、21〜24,29
……第１トランスファ手段、25〜28,30……第２トラン
スファ手段、X1,X2……行線、Y1,Y′1，Y2,Y′2……列
線対。
Claims (1)
- 【請求項１】複数の行線と、複数の列線対と、それぞれ
が一つの行線と一つの列線対に接続された複数の記憶セ
ルと、読み出しデータを発生する差動増幅器と、書き込
むべきデータの真補のレベルを発生する書き込み手段
と、各々の一端が前記複数の列線対にそれぞれ接続され
た各々の他端が前記差動増幅器に共通に接続された複数
の第１トランスファゲートであって、各々が一導電型の
トランジスタであって読み出しモード時に選択的に導通
せしめられる第１のトランスファゲートと、各々の一端
が前記複数の列線対にそれぞれ接続され各々の他端が前
記差動増幅器から分離されて前記書き込み手段に共通に
接続された複数の第２トランスファゲートであって、各
々が違導電型のトランジスタでなり書き込みモード時に
選択的に導通せしめられる第２のトランスファゲートと
を備えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288750A JPH0823995B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288750A JPH0823995B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146484A JPS62146484A (ja) | 1987-06-30 |
| JPH0823995B2 true JPH0823995B2 (ja) | 1996-03-06 |
Family
ID=17734216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288750A Expired - Lifetime JPH0823995B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823995B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140491A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | メモリ装置 |
| JPH0772992B2 (ja) * | 1988-09-16 | 1995-08-02 | 日本電信電話株式会社 | 半導体メモリ |
| US7536787B2 (en) | 2004-03-30 | 2009-05-26 | Ridgewood Industries Llc | Wet razor and electric trimmer assembly |
-
1985
- 1985-12-20 JP JP60288750A patent/JPH0823995B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62146484A (ja) | 1987-06-30 |
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