JPH0772992B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0772992B2 JPH0772992B2 JP63229761A JP22976188A JPH0772992B2 JP H0772992 B2 JPH0772992 B2 JP H0772992B2 JP 63229761 A JP63229761 A JP 63229761A JP 22976188 A JP22976188 A JP 22976188A JP H0772992 B2 JPH0772992 B2 JP H0772992B2
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- cell
- circuit
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Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、指定アドレスへの書き込みを禁止するプロテ
クト機能の実現可能な半導体メモリに関するものであ
る。
クト機能の実現可能な半導体メモリに関するものであ
る。
第５図は、従来の半導体メモリの一例図であり、半導体
メモリ内の各ブロックの配置および接続関係を示す図で
ある。また、第６図は第５図内のプルアップ回路12の基
本セルのレイアウトを示す図、第７図はマルチプレクサ
回路16の基本セルのレイアウトを示す図である。なお、
上記のごとき従来の半導体メモリは、例えば、アイ エ
ス エス シー シー ダイジェスト オブ テクニカ
ル ペイパーズ（1985 ISSCC DIGEST OF TECHNICAL PAP
ERS pp58〜59“A 256K CMOS SRAM with Variable−Impe
dance Loads"）または特開昭60−258791号公報、または
電子通信学会誌1984,NO.11,Vol67,pp1136〜1137等に記
載されている。
メモリ内の各ブロックの配置および接続関係を示す図で
ある。また、第６図は第５図内のプルアップ回路12の基
本セルのレイアウトを示す図、第７図はマルチプレクサ
回路16の基本セルのレイアウトを示す図である。なお、
上記のごとき従来の半導体メモリは、例えば、アイ エ
ス エス シー シー ダイジェスト オブ テクニカ
ル ペイパーズ（1985 ISSCC DIGEST OF TECHNICAL PAP
ERS pp58〜59“A 256K CMOS SRAM with Variable−Impe
dance Loads"）または特開昭60−258791号公報、または
電子通信学会誌1984,NO.11,Vol67,pp1136〜1137等に記
載されている。
図示のごとく、従来の半導体メモリ２は、ライトイネー
ブル信号WE（またはその反転信号WEN）のバッファ７、
データ入力バッファ８、データ出力バッファ９、アドレ
スバッファ10、ビット線プルアップ回路12、デコーダ回
路13、メモリセルアレイ14、マルチプレクサ16、センス
アンプ・データ入出力回路17等から構成されている。
ブル信号WE（またはその反転信号WEN）のバッファ７、
データ入力バッファ８、データ出力バッファ９、アドレ
スバッファ10、ビット線プルアップ回路12、デコーダ回
路13、メモリセルアレイ14、マルチプレクサ16、センス
アンプ・データ入出力回路17等から構成されている。
その他、ADはアドレス信号、DOはデータ出力、DIはデー
タ入力、WEはライトイネーブル信号（WEの反転信号はWE
Nで示すが、両者はインバータ１段の追加又は削除で同
じとみなせるので、以下、WEで示す）、11および15はメ
モリセルアレイ14内の端処理用セルであり、符号18はそ
の部分の結線が複数であることを示す。なお、上記11、
12、13、14、15、16間の接続は図示を省略しているが、
それらは隣合う同志が相互に接続されている。また後述
する本発明の実施例との比較に不用なチップセレクト回
路等は省略している。
タ入力、WEはライトイネーブル信号（WEの反転信号はWE
Nで示すが、両者はインバータ１段の追加又は削除で同
じとみなせるので、以下、WEで示す）、11および15はメ
モリセルアレイ14内の端処理用セルであり、符号18はそ
の部分の結線が複数であることを示す。なお、上記11、
12、13、14、15、16間の接続は図示を省略しているが、
それらは隣合う同志が相互に接続されている。また後述
する本発明の実施例との比較に不用なチップセレクト回
路等は省略している。
第５図の回路において、データの書き込み時にWE信号に
より動作を制御されるものは、データ入力バッファ８、
データ出力バッファ９、プルアップ回路12、マルチプレ
クサ16に含まれるデータ線イコライズ回路およびセンス
アンプ・データ入出力回路17、であり、従来の半導体メ
モリではこれらの回路のWE制御系は、一系統になってい
る。
より動作を制御されるものは、データ入力バッファ８、
データ出力バッファ９、プルアップ回路12、マルチプレ
クサ16に含まれるデータ線イコライズ回路およびセンス
アンプ・データ入出力回路17、であり、従来の半導体メ
モリではこれらの回路のWE制御系は、一系統になってい
る。
ところで、データベース、アドレス管理等に使用するメ
モリに必要とされる機能としてプロテクト機能がある。
これは、データイニシャライズを行う時のように、順
次、アドレスをインクリメントして内容を書き換える際
に、常時読み出しの状態としておくデータやイニシャラ
イズを行いたくないデータの書き換えを禁止する機能で
ある。
モリに必要とされる機能としてプロテクト機能がある。
これは、データイニシャライズを行う時のように、順
次、アドレスをインクリメントして内容を書き換える際
に、常時読み出しの状態としておくデータやイニシャラ
イズを行いたくないデータの書き換えを禁止する機能で
ある。
上記のプロテクト機能を前記のごとき従来の半導体メモ
リで実現しようとすると次のような問題が生ずる。すな
わち、記憶したデータを書き込みからプロテクトするに
は、まず、プロテクトを判定するビットを従来のデータ
に加えて蓄積する必要がある。ここで、或るアドレスＡ
のデータのプロテクト判定を行うビットはアドレスＡに
蓄積する。
リで実現しようとすると次のような問題が生ずる。すな
わち、記憶したデータを書き込みからプロテクトするに
は、まず、プロテクトを判定するビットを従来のデータ
に加えて蓄積する必要がある。ここで、或るアドレスＡ
のデータのプロテクト判定を行うビットはアドレスＡに
蓄積する。
プロテクトの基本動作は、読み出したプロテクト判定ビ
ットとWE信号とのAND論理出力をWE信号と置き換えるこ
とであり、プロテクト機能の実行に必要なメモリ動作
は、以下の４つの動作である。
ットとWE信号とのAND論理出力をWE信号と置き換えるこ
とであり、プロテクト機能の実行に必要なメモリ動作
は、以下の４つの動作である。
すなわち、 判定ビットを読み出した後、データビットの書き込み
を行う（非プロテクト時）。
を行う（非プロテクト時）。
データビットの読み出し中に判定ビットの書き込みを
行う。
行う。
判定ビットを読み出し、データビットを読み出す（プ
ロテクト時）。
ロテクト時）。
データビット、判定ビット共に書き込む。
上記の〜のうち、およびは、従来の半導体メモ
リの動作と同じであり、問題はない。しかし、従来の半
導体メモリでは同一ワードを構成するビットの一部を読
み出し、他を書き込みとすることが出来ないため、お
よびの動作を実行しようとすると、読み出しビットへ
の書き込みも同時に行われて、記憶データが破壊されて
しまう。
リの動作と同じであり、問題はない。しかし、従来の半
導体メモリでは同一ワードを構成するビットの一部を読
み出し、他を書き込みとすることが出来ないため、お
よびの動作を実行しようとすると、読み出しビットへ
の書き込みも同時に行われて、記憶データが破壊されて
しまう。
次に、従来の半導体メモリのWE制御系および該制御系を
複数の系統に構成しにくい点について説明する。
複数の系統に構成しにくい点について説明する。
第５図のライトイネーブル信号WE（またはその反転信号
WEN）のバッファ７からの出力信号で制御する基本セル
は、ビット線プルアップ回路部12の基本セル、データ線
イコライズ回路を含むマルチプレクサ部16の基本セル、
センスアンプ・データ入出力回路部17の基本セル、デー
タ入力バッファ８、データ出力バッファ９である。な
お、基本セルとは図形入力装置におけるストラクチャあ
るいは自動配置配線時のエンドレベルセルである。
WEN）のバッファ７からの出力信号で制御する基本セル
は、ビット線プルアップ回路部12の基本セル、データ線
イコライズ回路を含むマルチプレクサ部16の基本セル、
センスアンプ・データ入出力回路部17の基本セル、デー
タ入力バッファ８、データ出力バッファ９である。な
お、基本セルとは図形入力装置におけるストラクチャあ
るいは自動配置配線時のエンドレベルセルである。
上記の各部のうち、センスアンプ・データ入出力回路部
17の基本セル、データ入力バッファ８、データ出力バッ
ファ９は、通常はビット毎に用いるので、ビット毎に分
離しているWE端子をそれぞれ異なるWE信号に接続するこ
とが可能である。しかし、プルアップ回路12の基本セル
は第６図に、マルチプレクサ回路16の基本セルは第７図
にそれぞれに示すように、WEまたはWENが一系統である
ことを前提として作るため、WEN信号線（またはWE信号
線）103あるいは215は、基本セル102あるいは201を横列
に並べた場合に、メモリアレイ全体でビット毎に切れる
ことなく接続するようにセルを通過する様な基本セルパ
ターンとなっており、別種のセルパターンを用意しなけ
れば複数のWE制御系を持つことが困難である。
17の基本セル、データ入力バッファ８、データ出力バッ
ファ９は、通常はビット毎に用いるので、ビット毎に分
離しているWE端子をそれぞれ異なるWE信号に接続するこ
とが可能である。しかし、プルアップ回路12の基本セル
は第６図に、マルチプレクサ回路16の基本セルは第７図
にそれぞれに示すように、WEまたはWENが一系統である
ことを前提として作るため、WEN信号線（またはWE信号
線）103あるいは215は、基本セル102あるいは201を横列
に並べた場合に、メモリアレイ全体でビット毎に切れる
ことなく接続するようにセルを通過する様な基本セルパ
ターンとなっており、別種のセルパターンを用意しなけ
れば複数のWE制御系を持つことが困難である。
従って、従来の半導体メモリでは、WE制御系が一系統し
かなく、読み出しワードの一部のビットへの書き込み、
および書き込みワードの一部のビットからの読み出しが
できないため、プロテクト機能を実現することが出来な
いという欠点があった。
かなく、読み出しワードの一部のビットへの書き込み、
および書き込みワードの一部のビットからの読み出しが
できないため、プロテクト機能を実現することが出来な
いという欠点があった。
本発明は、上記のごとき従来技術の問題を解決し、プロ
テクト機能を実現することの可能な半導体メモリを提供
することを目的とする。
テクト機能を実現することの可能な半導体メモリを提供
することを目的とする。
なお、前記第６図および第７図において、101はプルア
ップ回路外枠、102は電源線（アルミ電極層Al2）、103
はWEまたはWEN信号線、104は103と105とのコンタクト、
105はビット線プルアップTrゲート、106はAl2とソース
上のAl1とのコンタクト、107はソースとAl1とのコンタ
クト、108はソース上のアルミ電極層Al1、109はドレイ
ンとAl1とのコンタクト、110はドレイン上のAl1、111は
ドレイン上Al1とビット線１（Al2）とのスルーホール、
112はビット線１、113はビット線１′、114はビット線
２、115はビット線２′、116はセル外枠、201はマルチ
プレクサ回路セル外枠、202はマルチプレクサ論理部、2
03、204はコラムアドレス線、205、206はデータ線コン
タクト、207、208はソースとAl1とのコンタクト、209は
データ線１、210はデータ線２、211はデータ線イコライ
ズTrゲート、212、213はドレインとAl1とのコンタク
ト、214は電源線、215はWEまたはWEN信号線、216はポリ
シリコンとAl1とのコンタクトである。
ップ回路外枠、102は電源線（アルミ電極層Al2）、103
はWEまたはWEN信号線、104は103と105とのコンタクト、
105はビット線プルアップTrゲート、106はAl2とソース
上のAl1とのコンタクト、107はソースとAl1とのコンタ
クト、108はソース上のアルミ電極層Al1、109はドレイ
ンとAl1とのコンタクト、110はドレイン上のAl1、111は
ドレイン上Al1とビット線１（Al2）とのスルーホール、
112はビット線１、113はビット線１′、114はビット線
２、115はビット線２′、116はセル外枠、201はマルチ
プレクサ回路セル外枠、202はマルチプレクサ論理部、2
03、204はコラムアドレス線、205、206はデータ線コン
タクト、207、208はソースとAl1とのコンタクト、209は
データ線１、210はデータ線２、211はデータ線イコライ
ズTrゲート、212、213はドレインとAl1とのコンタク
ト、214は電源線、215はWEまたはWEN信号線、216はポリ
シリコンとAl1とのコンタクトである。
上記の目的を達成するため、本発明においては、複数の
ワード及びビットからなる読み出し・書き込み可能なメ
モリセルアレイを有し、該メモリセルアレイのワードを
構成する少なくとも一つ以上のビットについて他のビッ
トと独立なライトイネーブル制御系を備え、かつ、上記
メモリセルアレイに、機能別に回路パターンをレイアウ
トした基本セルを付加し、該基本セルは、複数のセルが
相互に密着して配置された場合に各セルの信号線や電源
線が相互に接続される構造を有する半導体メモリにおい
て、上記基本セルとして、少なくともビット線プルアッ
プ回路セル、マルチプレクサセル、或いはこれらを組み
合わせて構成したセルを用い、かつ、上記基本セル内に
設けられたライトイネーブル信号またはその反転信号の
信号線を配置の時点では隣接セル間で接続しないように
レイアウトした基本セルを用い、積層された上位の階層
で上記ライトイネーブル信号またはその反転信号の信号
線を相互に接続するように構成している。なお、この構
成は、例えば後記第２図、第３図の実施例に相当する。
ワード及びビットからなる読み出し・書き込み可能なメ
モリセルアレイを有し、該メモリセルアレイのワードを
構成する少なくとも一つ以上のビットについて他のビッ
トと独立なライトイネーブル制御系を備え、かつ、上記
メモリセルアレイに、機能別に回路パターンをレイアウ
トした基本セルを付加し、該基本セルは、複数のセルが
相互に密着して配置された場合に各セルの信号線や電源
線が相互に接続される構造を有する半導体メモリにおい
て、上記基本セルとして、少なくともビット線プルアッ
プ回路セル、マルチプレクサセル、或いはこれらを組み
合わせて構成したセルを用い、かつ、上記基本セル内に
設けられたライトイネーブル信号またはその反転信号の
信号線を配置の時点では隣接セル間で接続しないように
レイアウトした基本セルを用い、積層された上位の階層
で上記ライトイネーブル信号またはその反転信号の信号
線を相互に接続するように構成している。なお、この構
成は、例えば後記第２図、第３図の実施例に相当する。
第１図は、本発明の基礎となる半導体メモリ内の各ブロ
ックの配置および接続関係を示す図である。なお、第１
図において前記第５図と同符号は同一物を示す。
ックの配置および接続関係を示す図である。なお、第１
図において前記第５図と同符号は同一物を示す。
第１図において、一点鎖線で囲まれた部分がRAM33であ
り、この中にプロテクト用１ビット分のメモリセルアレ
イ21を加え、その上部には、通常のライトイネーブル信
号WE（またはライトイネーブル反転信号WEN、以下、同
じ）とは別のライトイネーブル信号WE1（またはライト
イネーブル反転信号WEN1、以下、同じ）で独立に制御す
るプルアップ回路セル30、下部にはWE1信号で独立に制
御するマルチプレクサ回路セル31およびセンスアンプ・
データ入出力回路セル32を加えている。さらに、WE1信
号のバッファ25、プロテクト判定用データPBDの入力バ
ッファ26およびプロテクト判定用読み出しデータSPの出
力バッファ27を加え、メモリセルアレイ21に対してWE1
信号によってWE信号とは独立な書き込み、読み出しが可
能となるように、WE1信号線をプルアップ回路セル30、
マルチプレクサ回路セル31、センスアンプ・データ入出
力回路セル32に接続する。また、データの入出力配線、
マルチプレクサへのコラムアドレス選択線は、従来の半
導体メモリと同様の配線を行う。
り、この中にプロテクト用１ビット分のメモリセルアレ
イ21を加え、その上部には、通常のライトイネーブル信
号WE（またはライトイネーブル反転信号WEN、以下、同
じ）とは別のライトイネーブル信号WE1（またはライト
イネーブル反転信号WEN1、以下、同じ）で独立に制御す
るプルアップ回路セル30、下部にはWE1信号で独立に制
御するマルチプレクサ回路セル31およびセンスアンプ・
データ入出力回路セル32を加えている。さらに、WE1信
号のバッファ25、プロテクト判定用データPBDの入力バ
ッファ26およびプロテクト判定用読み出しデータSPの出
力バッファ27を加え、メモリセルアレイ21に対してWE1
信号によってWE信号とは独立な書き込み、読み出しが可
能となるように、WE1信号線をプルアップ回路セル30、
マルチプレクサ回路セル31、センスアンプ・データ入出
力回路セル32に接続する。また、データの入出力配線、
マルチプレクサへのコラムアドレス選択線は、従来の半
導体メモリと同様の配線を行う。
第１図の装置は、前記第５図の従来型半導体メモリの構
成と比較すると、ライトイネーブル信号WEによってメモ
リセルアレイ14が読み出し（または書き込み）状態にな
っている場合でも、別のライトイネーブル信号WE1によ
ってメモリセルアレイ21は独立に書き込み・読み出しで
きるようにした点が異なっている。
成と比較すると、ライトイネーブル信号WEによってメモ
リセルアレイ14が読み出し（または書き込み）状態にな
っている場合でも、別のライトイネーブル信号WE1によ
ってメモリセルアレイ21は独立に書き込み・読み出しで
きるようにした点が異なっている。
なお、RAM33の外部には、外部プロテクトイネーブル回
路20を設け、バッファ７へ与えるWE信号を制御するよう
にしている。すなわち、外部プロテクトイネーブル回路
20には、WE信号、プロテクト判定用読み出しデータSPお
よびプロテクトアクティブ信号PEが入力する。このプロ
テクトアクティブ信号PEは、RAM33をプロテクト機能を
持つものとして使用する場合は“0"、通常のRAMとして
使用する場合は“1"となる。そして、PE信号が“0"の場
合（プロテクト機能を持つ場合）には、外部プロテクト
イネーブル回路20の出力（バッファ７の入力）は、プロ
テクト判定用読み出しデータSPが“0"のときは常時
“0"、SP信号が“1"のときは外部から入力するWE信号に
等しくなる。一方、PE信号が“1"の場合（通常のRAMと
して使用の場合）には、外部プロテクトイネーブル回路
20の出力は常に外部から与えられるWE信号に等しくな
る。したがってプロテクトアクティブ信号PEに応じてRA
M33をプロテクト機能を持つ素子と通常のRAMとの両方に
切り替えて使用することが出来る。なお、外部プロテク
トイネーブル回路20の具体的な回路構成は、後記第４図
の301〜306で構成される回路と同様なものである。
路20を設け、バッファ７へ与えるWE信号を制御するよう
にしている。すなわち、外部プロテクトイネーブル回路
20には、WE信号、プロテクト判定用読み出しデータSPお
よびプロテクトアクティブ信号PEが入力する。このプロ
テクトアクティブ信号PEは、RAM33をプロテクト機能を
持つものとして使用する場合は“0"、通常のRAMとして
使用する場合は“1"となる。そして、PE信号が“0"の場
合（プロテクト機能を持つ場合）には、外部プロテクト
イネーブル回路20の出力（バッファ７の入力）は、プロ
テクト判定用読み出しデータSPが“0"のときは常時
“0"、SP信号が“1"のときは外部から入力するWE信号に
等しくなる。一方、PE信号が“1"の場合（通常のRAMと
して使用の場合）には、外部プロテクトイネーブル回路
20の出力は常に外部から与えられるWE信号に等しくな
る。したがってプロテクトアクティブ信号PEに応じてRA
M33をプロテクト機能を持つ素子と通常のRAMとの両方に
切り替えて使用することが出来る。なお、外部プロテク
トイネーブル回路20の具体的な回路構成は、後記第４図
の301〜306で構成される回路と同様なものである。
第２図は、本発明の一実施例図であり、上記のRAM33を
実現する際のビット線プルアップ回路セルのレイアウト
を示す図である。
実現する際のビット線プルアップ回路セルのレイアウト
を示す図である。
第２図に示すごとく、この実施例においては、WE信号線
117をセルの外枠116まで伸ばさず、セルの内側で止めて
いる。このセルを横列に密着して配置した場合は、WE信
号線が隣接セルの信号線と接続しない。したがって、該
セルのプルアップトランジスタ（第２図中では２個を示
す）に接続するビット線対（112,113）、（114,115）を
データ１ビット用にマルチプレックスする構成では、１
ワードを構成するビットを別個のWE信号で独立に制御す
ることが可能となる。
117をセルの外枠116まで伸ばさず、セルの内側で止めて
いる。このセルを横列に密着して配置した場合は、WE信
号線が隣接セルの信号線と接続しない。したがって、該
セルのプルアップトランジスタ（第２図中では２個を示
す）に接続するビット線対（112,113）、（114,115）を
データ１ビット用にマルチプレックスする構成では、１
ワードを構成するビットを別個のWE信号で独立に制御す
ることが可能となる。
また、上記セルを基本セルとして用いると、１ワード内
の複数のビットを同一のWE信号で制御する場合でも、横
列に並んだ該セルの上位の階層（積層された半導体素子
の上の層）でWE信号線117同志を接続すればよいので、
第１図のセル12と30とを区別して基本セルを複数個作成
する必要がない。
の複数のビットを同一のWE信号で制御する場合でも、横
列に並んだ該セルの上位の階層（積層された半導体素子
の上の層）でWE信号線117同志を接続すればよいので、
第１図のセル12と30とを区別して基本セルを複数個作成
する必要がない。
第３図は、本発明の一実施例図であり、RAM33を実現す
る際のマルチプレクサ回路セルのレイアウトを示す図で
ある。
る際のマルチプレクサ回路セルのレイアウトを示す図で
ある。
このセルにおいては、WE信号線218をセルの外枠217まで
伸ばさず、セル内部で止めている。
伸ばさず、セル内部で止めている。
したがって前記第２図に示したプルアップ回路セルと同
様に、ビット線対（112,113）、（114,115）をデータ１
ビット用にマルチプレックスする構成において、データ
の各ビットを別個のWE信号で独立に制御することが可能
となる。また、上位の階層でWE線218同志を接続すれ
ば、複数のビットを同一のWE信号で制御することも出来
る。したがって該セルを基本セルとすれば、プロテクト
機能を付加するために基本セルを複数種類作る必要がな
いので、RAM33は容易に作成することが出来る。
様に、ビット線対（112,113）、（114,115）をデータ１
ビット用にマルチプレックスする構成において、データ
の各ビットを別個のWE信号で独立に制御することが可能
となる。また、上位の階層でWE線218同志を接続すれ
ば、複数のビットを同一のWE信号で制御することも出来
る。したがって該セルを基本セルとすれば、プロテクト
機能を付加するために基本セルを複数種類作る必要がな
いので、RAM33は容易に作成することが出来る。
次に、第４図は、半導体メモリ内の各ブロックの配置お
よび接続関係を示す図である。なお、第４図において、
33は前記第１図のRAM33を示し、その他、第１図と同符
号は同一物を示す。
よび接続関係を示す図である。なお、第４図において、
33は前記第１図のRAM33を示し、その他、第１図と同符
号は同一物を示す。
第４図の実施例は、前記第１図に示したRAM33に、プロ
テクト機能及びプロテクト用に備えたビットを通常のデ
ータ用に一系統のWE信号で制御できる論理手段を加えた
RAM300である。
テクト機能及びプロテクト用に備えたビットを通常のデ
ータ用に一系統のWE信号で制御できる論理手段を加えた
RAM300である。
第４図において、トランスファーゲート304及び306で
は、内部に入力するWE1信号をWE信号と同様の信号とす
るか否かを選択する。すなわち、トランスファーゲート
304とNOR303にはプロテクトアクティブ信号PEが入力す
るが、このPE信号は、RAM300をプロテクト機能を持つも
のとして使用する場合は“0"、通常のRAMとして使用す
る場合は“1"となる。また、プロテクト判定用読み出し
データSPは、ラッチ回路305でラッチし（TMはラッチ回
路305のタイミング信号）、PE信号が“0"の場合（プロ
テクト機能を持つ場合）にのみNOR303の出力（NAND301
の一方の入力）がラッチ回路305のデータに等しくな
る。そして入力したWE信号をインバータ302で反転した
反転信号をNAND301のもう一方の入力としているので、P
E信号が“0"の場合には、NAND301の出力（RAM33のバッ
ファ７に入力するWE）は、プロテクト判定用読み出しデ
ータSPが“0"のときは常時“0"、SP信号が“1"のときは
外部から入力するWE信号に等しくなる。一方、PE信号が
“1"の場合（通常のRAMとして使用の場合）には、NOR30
3の出力は常に“1"になり、NAND301の出力は常に外部か
ら与えられるWE信号に等しくなる。
は、内部に入力するWE1信号をWE信号と同様の信号とす
るか否かを選択する。すなわち、トランスファーゲート
304とNOR303にはプロテクトアクティブ信号PEが入力す
るが、このPE信号は、RAM300をプロテクト機能を持つも
のとして使用する場合は“0"、通常のRAMとして使用す
る場合は“1"となる。また、プロテクト判定用読み出し
データSPは、ラッチ回路305でラッチし（TMはラッチ回
路305のタイミング信号）、PE信号が“0"の場合（プロ
テクト機能を持つ場合）にのみNOR303の出力（NAND301
の一方の入力）がラッチ回路305のデータに等しくな
る。そして入力したWE信号をインバータ302で反転した
反転信号をNAND301のもう一方の入力としているので、P
E信号が“0"の場合には、NAND301の出力（RAM33のバッ
ファ７に入力するWE）は、プロテクト判定用読み出しデ
ータSPが“0"のときは常時“0"、SP信号が“1"のときは
外部から入力するWE信号に等しくなる。一方、PE信号が
“1"の場合（通常のRAMとして使用の場合）には、NOR30
3の出力は常に“1"になり、NAND301の出力は常に外部か
ら与えられるWE信号に等しくなる。
上記のように第４図の装置においては、プロテクト機能
をRAMモジュール内に小規模の論理手段で含み、かつ、
一系統のWE信号でプロテクト用に備えたビットを通常の
データ用に使用するようにも制御することが出来る。
をRAMモジュール内に小規模の論理手段で含み、かつ、
一系統のWE信号でプロテクト用に備えたビットを通常の
データ用に使用するようにも制御することが出来る。
また、上記のように論理手段を内部に集積化しているこ
とにより、外部負荷容量が付かないため、高速なプロテ
クト判定が可能となること、及び通常のRAM用途とプロ
テクト機能付きRAM用途との両方に使用することが出来
るという利点がある。
とにより、外部負荷容量が付かないため、高速なプロテ
クト判定が可能となること、及び通常のRAM用途とプロ
テクト機能付きRAM用途との両方に使用することが出来
るという利点がある。
なお、この装置においては、ラッチ回路305のタイミン
グ信号TMを外部から入力する例を示したが、アドレス変
化を検出してパルスを発生する回路をRAM300内に設ける
ことにより、外部クロックを要することなくRAM300を非
同期に使用することも可能である。
グ信号TMを外部から入力する例を示したが、アドレス変
化を検出してパルスを発生する回路をRAM300内に設ける
ことにより、外部クロックを要することなくRAM300を非
同期に使用することも可能である。
以上説明したごとく、本発明においては、ビット線プル
アップ回路セルとマルチプレクサセルのWEまたはWEN制
御線を隣接セル間で未接続とし、上位の階層で接続する
ようにすることにより、該セルを従来の半導体メモリと
共用することができ、プロテクト機能を有するメモリの
作成が容易になる、という効果が得られる。
アップ回路セルとマルチプレクサセルのWEまたはWEN制
御線を隣接セル間で未接続とし、上位の階層で接続する
ようにすることにより、該セルを従来の半導体メモリと
共用することができ、プロテクト機能を有するメモリの
作成が容易になる、という効果が得られる。
第１図は本発明の基礎となるプロテクト機能を持つメモ
リ装置の構成を示す図。第２図は本発明の半導体メモリ
に使用するビット線プルアップ回路セルパターンの一実
施例を示す図、第３図は本発明の半導体メモリに使用す
るマルチプレクサ回路セルパターンの一実施例を示す
図、第４図はプロテクト機能論理手段及びプロテクトア
クティブ判定論理手段を備えた半導体メモリの構成を示
す図、第５図は従来の半導体メモリの一例図、第６図は
従来の半導体メモリに使用するビット線プルアップ回路
セルパターンを示す図、第７図は従来の半導体メモリに
使用するマルチプレクサ回路セルパターンを示す図であ
る。 ＜符号の説明＞ ７……ライトイネーブル信号WEのバッファ ８……データ入力バッファ ９……データ出力バッファ 10……アドレスバッファ 11、15……メモリセルアレイ14内の端処理用セル 12……ビット線プルアップ回路 13……デコーダ回路 14……メモリセルアレイ 16……マルチプレクサ16 17……センスアンプ・データ入出力回路 20……外部プロテクトイネーブル回路 21……プロテクト用１ビット分のメモリセルアレイ 25……WE1のバッファ25 26……プロテクト判定用データPBDの入力バッファ 27……プロテクト判定用読み出しデータSPの出力バッフ
ァ 30……プルアップ回路セル 31……マルチプレクサ回路セル 32……センスアンプ・データ入出力回路セル 33……RAM 300……RAM 301……NANDゲート 302……インバータ 303……NORゲート 304,306……トランスファゲート 305……ラッチ回路 AD……アドレス信号 DO……データ出力 DI……データ入力 WE,WE1……ライトイネーブル信号 WEN,WEN1……ライトイネーブル反転信号 SP……プロテクト判定用読み出しデータ PE……プロテクトアクティブ信号 TM……ラッチ回路305のタイミング信号
リ装置の構成を示す図。第２図は本発明の半導体メモリ
に使用するビット線プルアップ回路セルパターンの一実
施例を示す図、第３図は本発明の半導体メモリに使用す
るマルチプレクサ回路セルパターンの一実施例を示す
図、第４図はプロテクト機能論理手段及びプロテクトア
クティブ判定論理手段を備えた半導体メモリの構成を示
す図、第５図は従来の半導体メモリの一例図、第６図は
従来の半導体メモリに使用するビット線プルアップ回路
セルパターンを示す図、第７図は従来の半導体メモリに
使用するマルチプレクサ回路セルパターンを示す図であ
る。 ＜符号の説明＞ ７……ライトイネーブル信号WEのバッファ ８……データ入力バッファ ９……データ出力バッファ 10……アドレスバッファ 11、15……メモリセルアレイ14内の端処理用セル 12……ビット線プルアップ回路 13……デコーダ回路 14……メモリセルアレイ 16……マルチプレクサ16 17……センスアンプ・データ入出力回路 20……外部プロテクトイネーブル回路 21……プロテクト用１ビット分のメモリセルアレイ 25……WE1のバッファ25 26……プロテクト判定用データPBDの入力バッファ 27……プロテクト判定用読み出しデータSPの出力バッフ
ァ 30……プルアップ回路セル 31……マルチプレクサ回路セル 32……センスアンプ・データ入出力回路セル 33……RAM 300……RAM 301……NANDゲート 302……インバータ 303……NORゲート 304,306……トランスファゲート 305……ラッチ回路 AD……アドレス信号 DO……データ出力 DI……データ入力 WE,WE1……ライトイネーブル信号 WEN,WEN1……ライトイネーブル反転信号 SP……プロテクト判定用読み出しデータ PE……プロテクトアクティブ信号 TM……ラッチ回路305のタイミング信号
Claims (1)
- 【請求項１】複数のワード及びビットからなる読み出し
・書き込み可能なメモリセルアレイを有し、該メモリセ
ルアレイのワードを構成する少なくとも一つ以上のビッ
トについて他のビットと独立なライトイネーブル制御系
を備え、かつ、上記メモリセルアレイに、機能別に回路
パターンをレイアウトした基本セルを付加し、該基本セ
ルは、複数のセルが相互に密着して配置された場合に各
セルの信号線や電源線が相互に接続される構造を有する
半導体メモリにおいて、 上記基本セルとして、少なくともビット線プルアップ回
路セル、マルチプレクサセル、或いはこれらを組み合わ
せて構成したセルを用い、かつ、上記基本セル内に設け
られたライトイネーブル信号またはその反転信号の信号
線を配置の時点では隣接セル間で接続しないようにレイ
アウトした基本セルを用い、積層された上位の階層で上
記ライトイネーブル信号またはその反転信号の信号線を
相互に接続するように構成したことを特徴とする半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229761A JPH0772992B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229761A JPH0772992B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279295A JPH0279295A (ja) | 1990-03-19 |
| JPH0772992B2 true JPH0772992B2 (ja) | 1995-08-02 |
Family
ID=16897260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229761A Expired - Lifetime JPH0772992B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772992B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142452A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 記憶保護方式 |
| JPH0636314B2 (ja) * | 1985-12-20 | 1994-05-11 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0823995B2 (ja) * | 1985-12-20 | 1996-03-06 | 日本電気株式会社 | 半導体記憶装置 |
| JPS62293585A (ja) * | 1986-06-13 | 1987-12-21 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-09-16 JP JP63229761A patent/JPH0772992B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0279295A (ja) | 1990-03-19 |
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| JPH0587912B2 (ja) |
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