JPH08241302A - ベクトル処理装置及び乗算器 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、ベクトル加算処理を高速に実行でき
るようにするベクトル処理装置の提供と、そのベクトル
処理装置のベクトル加算処理を使って実行するベクトル
乗算処理で用いるのに好適な乗算器の提供とを目的とす
る。 【構成】少なくとも、ベクトルレジスタ１２とマスクレ
ジスタ１３と加算器１４とを備えて、ベクトル処理を実
行するベクトル処理装置において、加算器１４に対し
て、ベクトルオペランドの加数と被加数の他に、マスク
レジスタ１３のデータを入力し、かつ、加算器１４の算
出するキャリーアウトデータをマスクレジスタ１３へ出
力する構成を採る。また、乗算器１５が、入力される２
つのｍビットデータの乗算値となる２ｍビットデータを
算出する機能を持つとともに、命令に応答して、乗算値
の上位ｍビットデータか下位ｍビットデータのいずれか
一方を選択して出力するセレクタを持つように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ベクトル加算処理を高
速に実行できるようにするベクトル処理装置と、そのベ
クトル処理装置のベクトル加算処理を使って実行するベ
クトル乗算処理で用いるのに好適な乗算器とに関する。

【０００２】ベクトル処理装置では、ベクトル加算処理
やベクトル乗算処理を実行する。このようなベクトル演
算処理は高速に実行できるようにする必要がある。

【０００３】

【従来の技術】従来のベクトル処理装置では、ベクトル
加算処理を実行するときには、桁上げの発生を考慮し
て、ベクトルシフト命令を実行しながらベクトル加算命
令を実行していくという構成を採っていた。

【０００４】次に、１６０ビットの被加数と１６０ビッ
トの加数との加算処理を例にとって、この従来技術を詳
細に説明する。加算器が６４ビット同士の加算処理を実
行する場合には、従来では、図１３に示すように、６４
ビットの３つのレジスタ（ｖｒ00，ｖｒ01，ｖｒ02）か
らなる被加数用のレジスタと、６４ビットの３つのレジ
スタ（ｖｒ03，ｖｒ04，ｖｒ05）からなる加数用のレジ
スタとを用意して、例えば、図１４に示す形式、すなわ
ち、図１５に図式化する形式に従って、その被加数用の
レジスタに１６０ビットの被加数を格納するとともに、
加数用のレジスタに１６０ビットの加数を格納する。

【０００５】そして、図１６に示すベクトル命令列を発
行することで、１６０ビットの被加数と１６０ビットの
加数との加算処理を実行する。ここで、 「ＶＡ ｖｒ１，ｖｒ２，ｖｒ３」 は、ベクトルレジスタｖｒ１とベクトルレジスタｖｒ２
との加算結果をベクトルレジスタｖｒ３に格納しろとい
うベクトル加算命令であり、 「ＶＳＲ ｖｒ１，ＳＣ，ｖｒ３」 は、ベクトルレジスタｖｒ１のデータをＳＣビット右シ
フトしてベクトルレジスタｖｒ３に格納しろというベク
トルシフト命令であり、 「ＶＳＬ ｖｒ１，ＳＣ，ｖｒ３」 は、ベクトルレジスタｖｒ１のデータをＳＣビット左シ
フトしてベクトルレジスタｖｒ３に格納しろというベク
トルシフト命令である。

【０００６】すなわち、図１６に示すベクトル命令列に
従い、先ず最初に、(1) のベクトル加算命令ＶＡに従っ
て、ベクトルレジスタｖｒ02の被加数部分と、ベクトル
レジスタｖｒ05の加数部分とを加算してベクトルレジス
タｖｒ10に格納する。このとき、桁上げが発生する可能
性があるので、続いて、(2) のベクトルシフト命令ＶＳ
Ｒに従って、ベクトルレジスタ10の格納データを６０ビ
ット右シフトすることでその桁上げ値（キャリーアウト
データ）を取り出して、それをベクトルレジスタ15に格
納する。

【０００７】続いて、(3) のベクトル加算命令ＶＡに従
って、ベクトルレジスタｖｒ01の被加数部分と、ベクト
ルレジスタｖｒ04の加数部分とを加算してベクトルレジ
スタｖｒ20に格納する。

【０００８】続いて、(4) のベクトル加算命令ＶＡに従
って、下位部分の加算処理により発生したキャリーアウ
トデータを加算すべく、ベクトルレジスタｖｒ15の格納
するキャリーアウトデータと、ベクトルレジスタｖｒ20
の格納データとを加算してベクトルレジスタｖｒ20に格
納する。このとき、桁上げが発生する可能性があるの
で、続いて、(5) のベクトルシフト命令ＶＳＲに従っ
て、ベクトルレジスタ20の格納データを６０ビット右シ
フトすることでそのキャリーアウトデータを取り出し
て、それをベクトルレジスタｖｒ25に格納する。

【０００９】続いて、(6) のベクトル加算命令ＶＡに従
って、ベクトルレジスタｖｒ00の被加数部分と、ベクト
ルレジスタｖｒ03の加数部分とを加算してベクトルレジ
スタｖｒ30に格納する。

【００１０】続いて、(7) のベクトル加算命令ＶＡに従
って、下位部分の加算処理により発生したキャリーアウ
トデータを加算すべく、ベクトルレジスタｖｒ25の格納
するキャリーアウトデータと、ベクトルレジスタｖｒ30
の格納データとを加算してベクトルレジスタｖｒ6 に格
納する。

【００１１】続いて、ベクトルレジスタｖｒ10に格納さ
れる６０ビットの有効データを取り出すべく、(8) のベ
クトルシフト命令ＶＳＬに従って、ベクトルレジスタ10
の格納データを４ビット左シフトして、それをベクトル
レジスタｖｒ10に格納し、(9) のベクトルシフト命令Ｖ
ＳＲに従って、そのベクトルレジスタｖｒ10の格納デー
タを４ビット右シフトしてベクトルレジスタｖｒ8 に格
納することで、上位４ビットにゼロ値を持つその６０ビ
ットの有効データをベクトルレジスタｖｒ8 に格納す
る。

【００１２】続いて、ベクトルレジスタｖｒ20に格納さ
れる６０ビットの有効データを取り出すべく、(10)のベ
クトルシフト命令ＶＳＬに従って、ベクトルレジスタ20
の格納データを４ビット左シフトして、それをベクトル
レジスタｖｒ20に格納し、(11)のベクトルシフト命令Ｖ
ＳＲに従って、そのベクトルレジスタｖｒ20の格納デー
タを４ビット右シフトしてベクトルレジスタｖｒ7 に格
納することで、上位４ビットにゼロ値を持つその６０ビ
ットの有効データをベクトルレジスタｖｒ7 に格納す
る。

【００１３】このように、従来のベクトル処理装置で
は、ベクトル加算処理を実行するときには、桁上げの発
生を考慮して、ベクトルシフト命令を実行しながらベク
トル加算命令を実行していくという構成を採っていたの
である。

【００１４】一方、従来のベクトル処理装置の備える乗
算器では、６４ビット×６４ビットのような入力仕様を
持つ場合にあっても、ハードウェア量の削減を図るため
に、６４ビット×１６ビットのような少ないビット数の
乗算機能を持つ構成を採っていた。

【００１５】そして、入力仕様の６４ビット同士の乗算
処理を実現するために、乗数を１６ビット単位に４分割
し、６４ビット×１６ビット乗算機能を使って、それら
の１６ビットの乗数部分と６４ビットの被乗数とを乗算
することで部分積を求め、それらの部分積を１６ビット
シフトしつつ加算して、その加算結果の示す６４ビット
部分を乗算結果として出力するという構成を採ってい
た。

【００１６】例えば、６４ビット同士の乗算処理の上位
６４ビットが必要となる場合には、命令指示に従って、
図１７に示すように、４分割した乗数を下位側から順番
に選択して部分積を求め、それらの部分積を１６ビット
左シフトしつつ加算していくことで乗算処理の上位６４
ビットを得て出力していた。また、６４ビット同士の乗
算処理の下位６４ビットが必要となる場合には、命令指
示に従って、４分割した乗数を上位側から順番に選択し
て部分積を求め、それらの部分積を１６ビット右シフト
しつつ加算していくことで乗算処理の下位６４ビットを
得て出力していた。

【００１７】

【発明が解決しようとする課題】しかしながら、従来技
術のように、ベクトル加算処理を実行するときに、桁上
げの発生を考慮して、ベクトルシフト命令を実行しなが
らベクトル加算命令を実行していくという構成を採って
いると、命令数が多くなることから高速にベクトル加算
処理を実行できないという問題点があった。

【００１８】また、従来技術の乗算器では、内部で実行
する乗算回数が多くなるとともに、内部に、部分積をシ
フトし加算する機能（ループ構成を使用している）を持
たなくてはならないという問題点があった。

【００１９】本発明はかかる事情に鑑みてなされたもの
であって、ベクトル加算処理を高速に実行できるように
するベクトル処理装置の提供と、そのベクトル処理装置
のベクトル加算処理を使って実行するベクトル乗算処理
で用いるのに好適な乗算器の提供とを目的とする。

【００２０】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は本発明を具備するベクトル処理
装置であって、ＣＰＵ１０と、ベクトル命令制御機構１
１と、ベクトルレジスタ１２と、マスクレジスタ１３
と、加算器１４と、乗算器１５とを備える。

【００２１】このＣＰＵ１０は、ベクトル命令を発行す
る。ベクトル命令制御機構１１は、ベクトル命令の実行
を制御する。ベクトルレジスタ１２は、ベクトルデータ
を格納する。マスクレジスタ１３は、ベクトル処理で使
用するマスクデータを格納する。加算器１４は、ベクト
ル加算命令を実行する。乗算器１５は、ベクトル乗算命
令を実行する。

【００２２】本発明を実現するために、加算器１４は、
ベクトルオペランドの加数と被加数の他に、マスクレジ
スタ１３に格納されるキャリーアウトデータを入力する
とともに、算出結果のキャリーアウトデータをマスクレ
ジスタ１３へ出力する構成を採る。このとき、マスクオ
ペランドの増加により命令で指定するレジスタ数が増え
る場合には、命令で指定するレジスタ数を抑えるべく、
入力用のマスクレジスタと出力用のマスクレジスタとし
て同一のものを使用する構成を採ることが好ましい。

【００２３】一方、本発明を実現するために、乗算器１
５は、入力される２つのｍビットデータの乗算値となる
２ｍビットデータを算出する機能を有するとともに、命
令に応答して、乗算値の上位ｍビットデータか下位ｍビ
ットデータのいずれか一方を選択して出力するセレクタ
を持つ構成を採る。

【００２４】更に、本発明のベクトル処理装置１では、
レジスタからの入力を指示する命令の指定するレジスタ
番号が、特定のベクトルレジスタ１２あるいは特定のマ
スクレジスタ１３を指すときには、そのレジスタからの
データをゼロ値として扱って入力処理を実行し、レジス
タへの出力を指示する命令の指定するレジスタ番号が、
特定のベクトルレジスタ１２あるいは特定のマスクレジ
スタ１３を指すときには、そのレジスタへのデータ出力
処理を実行しないように構成する。

【００２５】この構成を採ることで、特定のレジスタを
指定すれば、同じ命令でも色々な実行ができるために命
令数を抑えることができるようになる。そして、レジス
タの初期化が不要になるとともに、レジスタの使用数を
抑えることもできるようになる。

【００２６】

【作用】本発明の加算器１４は、ベクトルオペランドの
被加数と加数の他に、マスクレジスタ１３に書き込まれ
るキャリーアウトデータを入力として加算処理を実行し
て、その加算結果により生ずるキャリーアウトデータを
マスクレジスタ１３に書き込んでいく。

【００２７】このように、キャリーアウトデータをマス
クレジスタ１３に格納していく構成を採ることから、従
来技術のように、ベクトルシフト命令を実行しながらベ
クトル加算命令を実行していくという構成を採る必要が
なくなり、少ない命令数でもって高速にベクトル加算命
令を実行できるようになる。

【００２８】また、本発明の乗算器１５は、入力される
２つのｍビットデータの乗算値となる２ｍビットデータ
を算出する機能を有する。すなわち、従来の乗算器で
は、部分積を求め、それらをシフトしつつ加算すること
で、入力される２つのｍビットデータの乗算値となるｍ
ビットデータを算出する構成を採っているのに対して、
本発明の乗算器１５では、部分積を求めることなく、直
接、乗算値となる２ｍビットデータを算出する構成を採
っている。例えば、６４ビットのデータと、６４ビット
のデータとを乗算して、１２８ビットの乗算結果のデー
タを算出するのである。

【００２９】これから、従来の乗算器では、内部で実行
する乗算回数が多くなるとともに、内部に、部分積をシ
フトし加算する機能を持たなくてはならないという問題
点があったが、本発明の乗算器１５では、これを解決で
きることになる。

【００３０】しかるに、乗算器１５に入力されるデータ
がｍビット構成であるときには、加算器１４に入力され
るデータもｍビット構成を採るので、乗算器１５が２ｍ
ビットのデータを出力したのでは整合性を保てない。こ
れから、本発明の乗算器１５では、命令に応答して、乗
算値の上位ｍビットデータか下位ｍビットデータのいず
れか一方を選択して出力するセレクタを持つ構成を採る
ことで、これに対処している。

【００３１】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図１で説明したように、本発明の加算器１４は、ベ
クトルオペランドの被加数と加数の他に、マスクレジス
タ１３に書き込まれるキャリーアウトデータを入力とし
て加算処理を実行して、その加算結果により生ずるキャ
リーアウトデータをマスクレジスタ１３に書き込む構成
を採っている。

【００３２】すなわち、図２に示すように、ベクトルレ
ジスタ１２から読み込む被加数と、ベクトルレジスタ１
２から読み込む加数と、マスクレジスタ１３から読み込
むキャリーアウトデータとを入力して加算処理を実行し
て、その加算値をベクトルレジスタ１２に書き込むとと
もに、その加算処理により生じたキャリーアウトデータ
をマスクレジスタ１３に書き込む構成を採るのである。

【００３３】マスクレジスタ１３から読み込むキャリー
アウトデータは、１ビットのデータであることから、こ
の加算処理は簡単なハードウェア構成により実現できる
ことになる。

【００３４】一方、図１で説明したように、本発明の乗
算器１５は、入力される２つのｍビットデータの乗算値
となる２ｍビットデータを算出する機能を有するととも
に、命令に応答して、乗算値の上位ｍビットデータか下
位ｍビットデータのいずれか一方を選択して出力するセ
レクタを持つ構成を採る。

【００３５】すなわち、図３に示すように、ベクトルレ
ジスタ１２から読み込むｍビットの被乗数と、ベクトル
レジスタ１２から読み込むｍビットの乗数とを入力とし
て乗算処理を実行して、その乗算値の２ｍビットのデー
タをラッチし、命令に応答して、その乗算値の上位ｍビ
ットデータか下位ｍビットデータのいずれか一方を選択
して出力するセレクタを持つ構成を採るのである。

【００３６】次に、本発明の加算器１４を用いて実行さ
れるベクトル加算処理について、１６０ビットの被加数
と１６０ビットの加数との加算処理を例にして説明す
る。加算器１４が６４ビット同士の加算処理を実行する
場合には、図１０で示したように、６４ビットの３つの
レジスタ（ｖｒ00，ｖｒ01，ｖｒ02）からなる被加数用
のレジスタと、６４ビットの３つのレジスタ（ｖｒ03，
ｖｒ04，ｖｒ05）からなる加数用のレジスタとを用意し
て、図４に示す形式、すなわち、図５に図式化する形式
に従って、その被加数用のレジスタに１６０ビットの被
加数を格納するとともに、加数用のレジスタに１６０ビ
ットの加数を格納する。

【００３７】そして、図６に示すベクトル命令列を発行
することで、１６０ビットの被加数と１６０ビットの加
数との加算処理を実行する。ここで、 「ＶＡＣ ｖｒ１，ｖｒ２，ｍｒ１，ｖｒ３，ｍｒ
２」 は、ベクトルレジスタｖｒ１とベクトルレジスタｖｒ２
とマスクレジスタｍｒ１との加算結果をベクトルレジス
タｖｒ３に格納するとともに、そのとき発生するキャリ
ーアウトデータをマスクレジスタｍｒ２に格納しろとい
うベクトル加算命令である。

【００３８】すなわち、図６に示すベクトル命令列に従
い、先ず最初に、(1) のベクトル加算命令ＶＡＣに従っ
て、ベクトルレジスタｖｒ02の被加数部分と、ベクトル
レジスタｖｒ05の加数部分と、初期値としてゼロ値を格
納するマスクレジスタｍｒ00の格納データとを加算して
ベクトルレジスタｖｒ08に格納するとともに、このとき
発生する桁上げ値のキャリーアウトデータをマスクレジ
スタｍｒ01に格納する。

【００３９】続いて、(2) のベクトル加算命令ＶＡＣに
従って、ベクトルレジスタｖｒ01の被加数部分と、ベク
トルレジスタｖｒ04の加数部分と、マスクレジスタｍｒ
01に格納されるキャリーアウトデータとを加算してベク
トルレジスタｖｒ07に格納するとともに、このとき発生
する桁上げ値のキャリーアウトデータをマスクレジスタ
ｍｒ02に格納する。

【００４０】最後に、(3) のベクトル加算命令ＶＡＣに
従って、ベクトルレジスタｖｒ00の被加数部分と、ベク
トルレジスタｖｒ03の加数部分と、マスクレジスタｍｒ
02に格納されるキャリーアウトデータとを加算してベク
トルレジスタｖｒ06に格納するとともに、このとき発生
する桁上げ値のキャリーアウトデータをマスクレジスタ
ｍｒ00に格納する。

【００４１】このように、本発明の加算器１４を用いる
ベクトル処理装置１では、図７に示すように、マスクレ
ジスタｍｒ00,01,02を使いつつ、３個のベクトル加算命
令を発行することで、１６０ビットの被加数と１６０ビ
ットの加数との加算値を算出できることになる。これに
対して、従来技術に従っていると、図１３で説明したよ
うに、１１個のベクトル加算命令／ベクトルシフト命令
を発行しなければならない。

【００４２】次に、本発明の乗算器１５を用いて実行さ
れるベクトル乗算処理について説明する。図８に示すよ
うに、４倍精度データでは、１１２ビットの仮数を持っ
ている。これから、４倍精度の乗算処理では、乗算結果
の仮数を求めるために、図９に示すオペランドの乗算処
理を実行する必要がある。

【００４３】これから、本発明の乗算器１５を用いて実
行されるベクトル乗算処理について、１２８ビットの被
乗数と１２８ビットの乗数との乗算処理を例にして説明
する。

【００４４】乗算器１５が６４ビット同士の乗算処理を
実行する場合には、図１０に示すように、１２８ビット
の被乗数用のレジスタ（上位６４ビット部分を“０
１”、下位６４ビット部分を“０２”で表してある）
と、１２８ビットの乗数用のレジスタ（上位６４ビット
部分を“０３”、下位６４ビット部分を“０４”で表し
てある）とを用意して、その被乗数レジスタに１２８ビ
ットの被乗数（上位６４ビット部分をＡ１、下位６４ビ
ット部分をＡ２で表してある）を格納するとともに、そ
の乗数レジスタに１２８ビットの乗数（上位６４ビット
部分をＢ１、下位６４ビット部分をＢ２で表してある）
を格納する。

【００４５】そして、図１１に示すベクトル命令列を発
行することで、図１２に図式化する乗算過程に従いつ
つ、１２８ビットの被乗数と１２８ビットの乗数との乗
算処理を実行する。ここで、 「ＶＭＬ ｖｒ１，ｖｒ２，ｖｒ３」 は、ベクトルレジスタｖｒ１とベクトルレジスタｖｒ２
との乗算結果の下位６４ビットをベクトルレジスタｖｒ
３に格納しろというベクトル乗算命令であり、 「ＶＭＵ ｖｒ１，ｖｒ２，ｖｒ３」 は、ベクトルレジスタｖｒ１とベクトルレジスタｖｒ２
との乗算結果の上位６４ビットをベクトルレジスタｖｒ
３に格納しろというベクトル乗算命令であり、 「ＶＡＣ ｖｒ１，ｖｒ２，ｍｒ１，ｖｒ３，ｍｒ
２」 は、ベクトルレジスタｖｒ１とベクトルレジスタｖｒ２
とマスクレジスタｍｒ１との加算結果をベクトルレジス
タｖｒ３に格納するとともに、そのとき発生するキャリ
ーアウトデータをマスクレジスタｍｒ２に格納しろとい
うベクトル加算命令である。

【００４６】すなわち、図１１に示すベクトル命令列に
従い、先ず最初に、(1) のベクトル乗算命令ＶＭＬに従
って、ベクトルレジスタｖｒ02の被乗数部分Ａ２と、ベ
クトルレジスタｖｒ04の乗数部分Ｂ２とを乗算して、乗
算器１５のセレクタを制御することで出力されるその乗
算結果の下位６４ビットのＡ２Ｂ２Ｌをベクトルレジス
タｖｒ23に格納する。

【００４７】続いて、(2) のベクトル乗算命令ＶＭＵに
従って、ベクトルレジスタｖｒ02の被乗数部分Ａ２と、
ベクトルレジスタｖｒ04の乗数部分Ｂ２とを乗算して、
乗算器１５のセレクタを制御することで出力されるその
乗算結果の上位６４ビットのＡ２Ｂ２Ｕをベクトルレジ
スタｖｒ05に格納する。

【００４８】続いて、(3) のベクトル乗算命令ＶＭＬに
従って、ベクトルレジスタｖｒ01の被乗数部分Ａ１と、
ベクトルレジスタｖｒ04の乗数部分Ｂ２とを乗算して、
乗算器１５のセレクタを制御することで出力されるその
乗算結果の下位６４ビットのＡ１Ｂ２Ｌをベクトルレジ
スタｖｒ06に格納する。

【００４９】続いて、(4) のベクトル加算命令ＶＡＣに
従って、ベクトルレジスタｖｒ05に格納されるＡ２Ｂ２
Ｕと、ベクトルレジスタｖｒ06に格納されるＡ１Ｂ２Ｌ
と、初期値としてゼロ値を格納するマスクレジスタｍｒ
00の格納データとを加算してベクトルレジスタｖｒ07に
格納するとともに、このとき発生する桁上げ値のキャリ
ーアウトデータをマスクレジスタｍｒ01に格納する。

【００５０】続いて、(5) のベクトル乗算命令ＶＭＬに
従って、ベクトルレジスタｖｒ02の被乗数部分Ａ２と、
ベクトルレジスタｖｒ03の乗数部分Ｂ１とを乗算して、
乗算器１５のセレクタを制御することで出力されるその
乗算結果の下位６４ビットのＡ２Ｂ１Ｌをベクトルレジ
スタｖｒ08に格納する。

【００５１】続いて、(6) のベクトル加算命令ＶＡＣに
従って、ベクトルレジスタｖｒ07の格納データと、ベク
トルレジスタｖｒ08に格納されるＡ２Ｂ１Ｌと、初期値
としてゼロ値を格納するマスクレジスタｍｒ00の格納デ
ータとを加算してベクトルレジスタｖｒ22に格納すると
ともに、このとき発生する桁上げ値のキャリーアウトデ
ータをマスクレジスタｍｒ02に格納する。

【００５２】続いて、(7) のベクトル乗算命令ＶＭＵに
従って、ベクトルレジスタｖｒ01の被乗数部分Ａ１と、
ベクトルレジスタｖｒ04の乗数部分Ｂ２とを乗算して、
乗算器１５のセレクタを制御することで出力されるその
乗算結果の上位６４ビットのＡ１Ｂ２Ｕをベクトルレジ
スタｖｒ10に格納する。

【００５３】続いて、(8) のベクトル乗算命令ＶＭＵに
従って、ベクトルレジスタｖｒ02の被乗数部分Ａ２と、
ベクトルレジスタｖｒ03の乗数部分Ｂ１とを乗算して、
乗算器１５のセレクタを制御することで出力されるその
乗算結果の上位６４ビットのＡ２Ｂ１Ｕをベクトルレジ
スタｖｒ11に格納する。

【００５４】続いて、(9) のベクトル加算命令ＶＡＣに
従って、ベクトルレジスタｖｒ10に格納されるＡ１Ｂ２
Ｕと、ベクトルレジスタｖｒ11に格納されるＡ２Ｂ１Ｕ
と、マスクレジスタｍｒ01に格納されるキャリーアウト
データとを加算してベクトルレジスタｖｒ12に格納する
とともに、このとき発生する桁上げ値のキャリーアウト
データをマスクレジスタｍｒ00に格納する。

【００５５】続いて、(10)のベクトル乗算命令ＶＭＬに
従って、ベクトルレジスタｖｒ01の被乗数部分Ａ１と、
ベクトルレジスタｖｒ03の乗数部分Ｂ１とを乗算して、
乗算器１５のセレクタを制御することで出力されるその
乗算結果の下位６４ビットのＡ１Ｂ１Ｌをベクトルレジ
スタｖｒ13に格納する。

【００５６】続いて、(11)のベクトル加算命令ＶＡＣに
従って、ベクトルレジスタｖｒ12の格納データと、ベク
トルレジスタｖｒ13に格納されるＡ１Ｂ１Ｌと、マスク
レジスタｍｒ02に格納されるキャリーアウトデータとを
加算してベクトルレジスタｖｒ21に格納するとともに、
このとき発生する桁上げ値のキャリーアウトデータをマ
スクレジスタｍｒ03に格納する。

【００５７】続いて、(12)のベクトル乗算命令ＶＭＵに
従って、ベクトルレジスタｖｒ01の被乗数部分Ａ１と、
ベクトルレジスタｖｒ03の乗数部分Ｂ１とを乗算して、
乗算器１５のセレクタを制御することで出力されるその
乗算結果の上位６４ビットのＡ１Ｂ１Ｕをベクトルレジ
スタｖｒ15に格納する。

【００５８】最後に、(13)のベクトル加算命令ＶＡＣに
従って、初期値としてゼロ値を格納するマスクレジスタ
ｖｒ00の格納データと、ベクトルレジスタｖｒ15に格納
されるＡ１Ｂ１Ｕと、マスクレジスタｍｒ03に格納され
るキャリーアウトデータとを加算してベクトルレジスタ
ｖｒ20に格納するとともに、このとき発生する桁上げ値
のキャリーアウトデータをマスクレジスタｍｒ00に格納
する。

【００５９】このように、本発明の乗算器１５を用いる
ベクトル処理装置１では、６４ビット同士の乗算処理に
より求まる１２８ビットの乗算結果の上位６４ビットか
下位６４ビットのいずれかを取り出しながら、本発明の
加算器１４を用いつつ、１２８ビットの被乗数と１２８
ビットの乗数との乗算値を算出していくのである。

【００６０】なお、この構成にあって、マスクレジスタ
ｍｒ00やベクトルレジスタｖｒ00には、ゼロ値を格納し
ておく必要はなく、そのようなレジスタ番号が指定され
るときには、ゼロ値の入力指定があったと見なしていく
構成を採ってもよい。また、ｍｒ00へ書き込むキャリー
アウトデータは、実際には後で使用するものではない。
これから、そのようなレジスタ番号が指定されるときに
は、実際の書込処理を行わないことで、元のデータを壊
さないようにする構成を採ってもよい。また、ベクトル
加算命令ＶＡＣでは、５個のレジスタを指定しなければ
ならないが、入力と出力とでマスクレジスタを共通にす
れば、４個のレジスタの指定で済むことになる。

【００６１】

【発明の効果】以上説明したように、本発明のベクトル
処理装置によれば、キャリーアウトデータをマスクレジ
スタに格納していく構成を採ることから、従来技術のよ
うに、ベクトルシフト命令を実行しながらベクトル加算
命令を実行していくという構成を採る必要がなくなり、
少ない命令数でもって高速にベクトル加算命令を実行で
きるようになる。

【００６２】また、本発明の乗算器では、入力される２
つのｍビットデータの乗算値となる２ｍビットデータを
算出する機能を有するとともに、命令に応答して、乗算
値の上位ｍビットデータか下位ｍビットデータのいずれ
か一方を選択して出力するセレクタを持つ構成を採るこ
とから、従来技術の問題点を解決できるようになるとと
もに、ベクトル処理装置の持つｍビットのレジスタや、
ｍビット入力仕様の加算器との整合性を保てることにな
る。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の加算器の一実施例である。

【図３】本発明の乗算器の一実施例である。

【図４】被加数及び加数の格納処理の説明図である。

【図５】被加数及び加数の格納処理の説明図である。

【図６】本発明で発行するベクトル加算命令の説明図で
ある。

【図７】本発明の加算処理の説明図である。

【図８】４倍精度データのデータフォーマットの説明図
である。

【図９】４倍精度乗算処理のオペランドの説明図であ
る。

【図１０】被乗数及び乗数の格納処理の説明図である。

【図１１】本発明で発行するベクトル乗算命令の説明図
である。

【図１２】本発明の乗算処理の説明図である。

【図１３】従来技術の説明図である。

【図１４】従来技術の説明図である。

【図１５】従来技術の説明図である。

【図１６】従来技術の説明図である。

【図１７】従来技術の説明図である。

【符号の説明】

１ ベクトル処理装置 １０ ＣＰＵ １１ ベクトル命令制御機構 １２ ベクトルレジスタ １３ マスクレジスタ １４ 加算器 １５ 乗算器

Claims (7)

【特許請求の範囲】
1. 【請求項１】 少なくとも、ベクトルレジスタとマスク
   レジスタと加算器とを備えて、ベクトル処理を実行する
   ベクトル処理装置において、 加算器に対して、ベクトルオペランドの加数と被加数の
   他に、マスクレジスタのデータを入力する構成を採るこ
   とを、 特徴とするベクトル処理装置。
2. 【請求項２】 少なくとも、ベクトルレジスタとマスク
   レジスタと加算器とを備えて、ベクトル処理を実行する
   ベクトル処理装置において、 加算器の算出するキャリーアウトデータをマスクレジス
   タへ出力する構成を採ることを、 特徴とするベクトル処理装置。
3. 【請求項３】 少なくとも、ベクトルレジスタとマスク
   レジスタと加算器とを備えて、ベクトル処理を実行する
   ベクトル処理装置において、 加算器に対して、ベクトルオペランドの加数と被加数の
   他に、マスクレジスタのデータを入力し、かつ、加算器
   の算出するキャリーアウトデータをマスクレジスタへ出
   力する構成を採り、 更に、加算器入力用のマスクレジスタと加算器出力用の
   マスクレジスタとして、同一のものを使用する構成を採
   ることを、 特徴とするベクトル処理装置。
4. 【請求項４】 入力される２つのｍビットデータの乗算
   値となる２ｍビットデータを算出する乗算器であって、 命令に応答して、乗算値の上位ｍビットデータか下位ｍ
   ビットデータのいずれか一方を選択して出力するセレク
   タを持つことを、 特徴とする乗算器。
5. 【請求項５】 少なくとも、ベクトルレジスタとマスク
   レジスタと加算器と乗算器とを備えて、ベクトル処理を
   実行するベクトル処理装置において、 乗算器として、入力される２つのｍビットデータの乗算
   値となる２ｍビットデータを算出するとともに、命令に
   応答して、乗算値の上位ｍビットデータか下位ｍビット
   データのいずれか一方を選択して出力するセレクタを持
   つものを使用し、 更に、加算器に対して、上記セクレタの出力するデータ
   を加数、被加数として入力するとともに、その他に、マ
   スクレジスタのデータを入力し、かつ、加算器の算出す
   るキャリーアウトデータをマスクレジスタへ出力する構
   成を採ることを、 特徴とするベクトル処理装置。
6. 【請求項６】 請求項５記載のベクトル処理装置におい
   て、 加算器入力用のマスクレジスタと加算器出力用のマスク
   レジスタとして、同一のものを使用する構成を採ること
   を、 特徴とするベクトル処理装置。
7. 【請求項７】 ベクトルレジスタとマスクレジスタとベ
   クトル演算器とを備えて、ベクトル処理を実行するベク
   トル処理装置において、 レジスタからの入力を指示する命令の指定するレジスタ
   番号が、特定のベクトルレジスタあるいは特定のマスク
   レジスタを指すときには、該レジスタからのデータをゼ
   ロ値として扱って入力処理を実行し、 レジスタへの出力を指示する命令の指定するレジスタ番
   号が、特定のベクトルレジスタあるいは特定のマスクレ
   ジスタを指すときには、該レジスタへのデータ出力処理
   を実行しないよう構成を採ることを、 特徴とするベクトル処理装置。