JPH0824133B2

JPH0824133B2 - 半導体装置及びその製造方法

Info

Publication number: JPH0824133B2
Application number: JP2150591A
Authority: JP
Inventors: 健治細木; 敬松岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-08-31
Filing date: 1990-06-08
Publication date: 1996-03-06
Anticipated expiration: 2011-03-06
Also published as: JPH03232241A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体装置及びその製造方法に関し、特に
マイクロ波やミリ波帯域で用いられる化合物半導体トラ
ンジスタの特性を改善するための制御電極の構成，及び
複数の給電点を有する制御電極を用いた半導体装置の製
造方法に関するものである。

〔従来の技術〕第６図は基本的な電界効果トランジスタ（Field Effe
ct Transistor;以下、FETと称す）の要部断面を示して
おり、図において、１は半導体基板であって、動作に必
要な導電層や絶縁層等が形成されている。２はドレイン
電極３からソース電極４へ流れる電流を印加電界により
変調するためのゲート電極である。

さて、このようなFETの一つの大きな用途として低雑
音増幅器がある。この用途において、最も重要な性能指
数はFET自身が発生する雑音レベルを示す雑音指数（N
F）である。NFは使用周波数の増大に伴って劣化するた
め、マイクロ波やミリ波等の非常に高い周波数で用いる
ためには様々な工夫を要する。最小雑音指数（NF_min）
は通常、次の式で表われる。

ここで、gmは相互コンダクタンス、Rsはソース直列抵
抗、Rgはゲート抵抗、Cgsはゲート・ソース間容量、K_f
は定数、ｆは周波数である。上記の式からわかる通り、
NFの低減には相互コンダクタンスgmの増加、ゲート・ソ
ース間容量Cgs、ゲート・ソース間抵抗Rs、及びゲート
抵抗Rgの低減が重要である。

Cgsの低減、gmの増加はデバイスのゲート長（Lg）の
短縮が最も有効であって、最近マイクロ波における低雑
音素子として注目されているGaAsMESFETやHEMT（High E
lectron Mobility Transistor）等のデバイスではLgは
0.5μｍ以下と非常に細かく形成されるのが通常であ
る。しかるに、Lgの短縮はゲート断面積の減少、ひいて
はRgの増大を招き、第６図に示すような矩形のゲート電
極ではNFの低減には限界があり、例えば周波数12GHzに
おけるNF_minの値は1dB前後にとどまる。

また、Rgを低減するための１つの方策は第７図に示す
ようなゲート電極のＴ型化である。第７図において、２
がゲート電極であって、断面形状がＴ型となっており、
Lgは半導体基板１と接する部分であって、非常に細かく
（例えば0.2μｍ）形成しても上部で拡大して断面積を
大きくすることにより、Rgの増大を抑えている。このよ
うな構成により、NF_minが0.5〜0.6dBの素子が実現され
ており、Rgの低減が非常に有効であることを示してい
る。しかし、Ｔ型のゲート電極を形成することはLgを〜
0.2μｍと微細化しなければならないこともあって、工
業的には容易ではない。

また、第８図はFETの平面図である。図において、2a
はゲートフィンガー、2bはゲートパッド、３はドレイン
電極、４はソース電極、５はゲートフィンガー2aに電圧
を印加するための給電点である。第６図や第７図は第８
図におけるVI,VII−VI,VIIにおける断面に相当するもの
である。外部とはゲートパッド2bにワイヤを接着して接
続する。

通常、FET素子は第８図のように構成されており、ゲ
ートフィンガー2aには２つの給電点５から電圧が印加さ
れており、ゲートフィンガー2aの長さ（全ゲート幅:W
g）は電気的には４つに分割されて単位ゲート幅ＺはWg/
4になっていることになる。ゲート抵抗Rgと全ゲート幅W
g、単位ゲート幅Ｚの間には、の関係があり、同一の全ゲート幅Wgであれば給電点５の
数を増して単位ゲート幅Ｚを短縮することが有効である
ことがわかる。

このように、給電点の数を増すことで、Rgの増大が防
止できるが、単純に第８図のような構成で給電点を増す
と、ゲートパッド2bの数も増加し、外部との接続を多数
取らねばならず、また大面積のゲートパッドの増加は浮
遊容量の増大を招く。

そこで、ゲートパットの増加なしに給電点数を増す例
を第９図に示す。同図（ａ）は平面図、同図（ｂ）は
（ａ）図におけるｂ−ｂでの部分断面模式図である。

本構成において、給電点数は５つであり、単位ゲート
幅ＺはWg/10となりRgは大幅に低減されている。ゲート
パッド2bと給電点５はゲート配線６で接続されている
が、ゲート配線６はソース電極４と交差している。ゲー
ト配線６とソース電極４は電気的に絶縁されていること
はもちろんであるが、その間の容量が大きくならないよ
うに注意する必要があり、その為、第９図（ｂ）に示す
ようにゲート配線６はソース電極４上で浮かせて配置し
ている。このような構造は通常エアブリッジと呼ばれ、
SiO₂などの絶縁膜より空気の方が誘電率が小さいので抵
容量化を図ることができる。第９図のような例は、例え
ば電子情報通信学会技術研究報告vol.88 No.60 pp.39〜
44（1988）に示されており、このような構成によれば、
Ｔ型断面形状のゲートを用いずとも0.5〜0.6dBと良好な
NF_minを実現できることが示されている。

またゲート抵抗低減の手法として第10図に示すような
構成も考えられている（欧州特許0203225A2,アイ・イー
・イー・イー・トランザクションズオンエレクトロン
デバイシィズ,ED−32巻,12号,1985年12月,2754〜2759
頁「エアブリッジゲートFET フォア GaAsモノリシッ
クサーキット」（IEEE Transactions on Electron Devi
ces,Vol,ED−32,No12,December1985pp.2745〜2759,Airb
ridge Gate FET for GaAs Monolithic circuits"））。
同図（ａ）はその平面図，同図（ｂ）は（ａ）図におけ
るｂ−ｂ線での断面図である。

本構成はゲート配線６は第８図と同様の考え方でエア
ブリッジ構造を採っているが、特徴的なことは給電が点
ではなく、ゲート幅全体において行われていることであ
る。このような構成を採ればRgは事実上無視し得る程度
の値まで低減でき、低雑音性能上、非常に有利であるこ
とは明らかである。しかるに、ゲート電極６とソース電
極４とは大面積で交差しており、エアブリッジ構成を採
ってもゲート容量の増大は極めて問題である。

〔発明が解決しようとする課題〕

以上のように、低雑音FETを形成するためにゲート抵
抗の低減が種々の方法により試みられているが、製造方
法が工業的に見て非常に困難を伴っていたり、特性に悪
影響を及ぼすゲート容量の増大を伴っていたりして、性
能改善が不十分であった。

この発明は上記のような問題点を解消するためになさ
れたもので、ゲートパッドあるいはゲート容量の増大を
伴わずにゲート給電点数を増してゲート抵抗を低減で
き、雑音性能の優れた半導体装置の構造、さらには複数
の給電点を有する制御電極を用いた半導体装置の製造方
法を提供することを目的とする。

〔課題を解決するための手段〕

この発明の係る半導体装置は、電界効果トランジスタ
の基板上に延在するゲートフィンガー上の複数の給電点
と、上記ゲートフィンガー上の空気を介在する部位に位
置し、上記隣接する給電点同士を接続するゲート配線
と、該ゲート配線と接続され、外部からの信号を入力す
るゲートパッドとを備え、上記ゲート配線は、上記ゲー
トフィンガーから上記ゲートパッドへ至る範囲でソース
電極と交差しないようにしたものである。

また、この発明に係る半導体装置の製造方法は、半導
体基板上に幅が均一で直線状のゲートフィンガーを形成
する工程と、該ゲートフィンガーを覆うように薄い絶縁
膜を形成する工程と、該絶縁膜にコンタクトホールを形
成して上記ゲートフィンガーの一部を露出させ、該露出
部を給電点とする工程と、上記コンタクトホールを覆う
ようにコンタクトパッドを形成する工程と、該コンタク
トパッド上に開口部を有するレジスト層を形成する工程
と、該レジスト層上に上記コンタクトパッドに接続する
ゲート配線を形成する工程と、該レジスト層を除去する
工程とを含むようにしたものである。

〔作用〕

この発明の半導体装置においては、基板上に延在する
ゲートフィンガー上の複数の給電点と、上記ゲートフィ
ンガー上の空気を介在する部位に位置し、上記隣接する
給電点同士を接続するゲート配線と、該ゲート配線と接
続され、外部からの信号を入力するゲートパッドとを備
え、上記ゲート配線は、上記ゲートフィンガーから上記
ゲートパッドへ至る範囲でソース電極と交差しないよう
にしたから、ゲート配線とソース電極の交差をなくし、
ゲート容量の増大を招くことなくゲート抵抗の低減が図
れ、良好な雑音性能を有するFETを構成できる。

また、この発明の半導体装置の製造方法においては、
半導体基板上に幅が均一で直線状のゲートフィンガーを
形成する工程と、該ゲートフィンガーを覆うように薄い
絶縁膜を形成する工程と、該絶縁膜にコンタクトホール
を形成して上記ゲートフィンガーの一部を露出させ、該
露出部を給電点とする工程と、上記コンタクトホールを
覆うようにコンタクトパッドを形成する工程と、該コン
タクトパッド上に開口部を有するレジスト層を形成する
工程と、該レジスト層上に上記コンタクトパッドに接続
するゲート配線を形成する工程と、該レジスト層を除去
する工程とを含むようにしたから、ゲートフィンガー上
のコンタクトホールに制限された領域にゲート給電点を
形成するので、ゲート給電点の寸法は技術的に可能な限
り小さくできる。また、ゲートフィンガー形成時には給
電点となる領域を形成しないので、ゲートフィンガーは
単一幅を有するパターンとなり、ゲートフィンガーを基
板のリセス部に形成する際にはリセスエッチングを制御
性よく行なえる。さらにこのような単一幅のゲートフィ
ンガーでは、ゲートフィンガー形成のためのレジストパ
ターンのEB直接描画工程のスループットが向上する。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の第１の実施例による半導体装置の
構成を示す図であり、同図（ａ）は平面図、同図（ｂ）
は斜視模式図を表わしている。図中、ゲートフィンガー
2a上に給電点５は５つあり、給電点５はゲートフィンガ
ー2a上の空気を介在する部位に位置するゲート配線６に
より隣り合うもの同士がエアブリッジにより接続し、さ
らに配線６を中央の給電点部から外部のゲートパッド2b
へ引き出すように構成している。

このように本実施例では、ゲートフィンガー2aの給電
点５同志をゲートフィンガー2a真上の空中を通してゲー
ト配線６により接続した後、このゲート配線６の１部を
外部のゲートパッド2bへ引き出した構成としたので、給
電点を多数とった場合においてもゲート配線６とソース
電極４との交差をなくすことができ、ゲート容量C_gsの
増大を招くことなく、ゲート抵抗の低減を有効に図るこ
とができる。例えば従来の第６図に示す構成において
は、給電点５の増加に伴いゲート配線６とソース電極４
が交差することにより生じるゲート容量C_gsの増加分が
全C_gsの15％であったのに対し、本発明の構成では、ゲ
ート配線６とソース電極４との交差をなくすことによ
り、これを０％にでき、これにより最小雑音指数NF_min
を0.6dBから0.52dBにまで改善することができる。

また、第２図はゲートパッドへの接続をゲート配線の
端部より行った本発明の第２の実施例による半導体装置
の一例を示している。同図（ａ）は平面図、同図（ｂ）
は（ａ）図におけるIIb−IIb断面を示している。上記第
１の実施例と異なるのは外部との接続を行っている部位
のみである。

本第２の実施例ではパターンを真上から見た時にゲー
ト配線６とソース電極４とを全く交差させない配線が可
能であって、給電点数を増やしてもゲート容量の増大を
抑止することができる。また、ゲート配線６の断面積は
ゲートフィンガー2aの断面積よりもはるかに大きくする
ことが可能で、Rgの低減が有効になされる。

また、第２図（ｃ）は第２図（ａ）のIIc−IIc断面部
の一例を示す模式図である。本構成はソース直列抵抗Rs
を低減するための一つの工夫であり、図に示すようにゲ
ートフィンガー2aをソース電極４に近づけて配置してお
り、例えばソース・ゲート間距離L_sgは１μm,ゲート長L
_gは0.5μm,ドレイン・ゲート間距離L_dgは２μｍ程度の
長さに形成している。

また、さらにこのような構成においては、ゲート配線
６をドレイン電極３側に寄せて形成しているので、ゲー
ト配線６をソース電極４との距離を大きくとることがで
き、容量の増大を防止することも可能となる。

また、本実施例のゲート配線６は幅３μm,高さ２μｍ
であり、この程度の配線の形成は上述のようにメッキ技
術等により容易に可能である。

なお、上記第１の実施例及び第２の実施例ではゲート
パッド2bへのゲート配線６引き出しをゲートフィンガー
2a中央部、あるいは端部より行うようにしたが、本発明
の趣旨から引き出し位置はこれらに限定されるものでは
なく、また、引き出し電極は１本に限定されるものでも
ない。またさらに、第１図（ｂ）に示すように引き出し
電極部は第１図（ｂ）に示すように空中配線する必要は
必ずしもない。

また、上記実施例は、HEMT,GaAsMESFET等の高周波領
域で用いる電界効果トランジスタのすべての制御電極構
造に適用できるものである。

また、第４図（ａ）〜（ｅ）は、給電点コンタクトの
形成方法を示すプロセスフロー図である。

図において、１は半導体基板、12はこの半導体基板１
上に形成されたレジスタパターンで開口部13が形成され
ている。14は該パターン13を用いて形成されたゲートフ
ィンガー、15はゲート給電点である。16はコンタクトホ
ール17を開口する絶縁膜、18はゲートフィンガー14に信
号を入力するために外部と接続するためのゲートコンタ
クトパッド、19,21はゲート配線である。

次に第４図の製造方法について説明する。

まず、半導体基板１上にレジスト膜12塗布し、光学露
光やEB（電子線）露光などを用いて開口部３を形成する
（第４図（ａ））。

次に、このパターン13を用いて、蒸着リフトオフ法で
ゲート電極パターンを形成する。この時、通常、ゲート
フィンガー14部は１μｍ以下（好ましくは0.2μｍ程
度）の幅に、ゲート給電点15部は数μｍの幅（好ましく
は５μｍ程度）に設定する（第４図（ｂ））。

次いで全面に絶縁膜16を堆積した後、コンタクトホー
ル17をゲート給電点15上に設け、ゲート電極層を露出さ
せる（第４図（ｃ））。

さらにゲート給電点15部分の上に、ゲートコンタクト
パッド18を設け、同様にコンタクトホールを開口する
（第４図（ｄ））。

さらに、全面に２μｍ程度の膜厚に第１のレジストを
堆積し、コンタクトホール17上の第１のレジストに写真
製版により孔を設け、基板全面にスパッタ等の方法によ
りTi/Au等の導電層21を設け、さらに、該導電層21上に
第２のレジストを堆積し、露光，現像によりゲート配線
形成部分に相当する領域の第２のレジストを除去し、次
に、ゲート配線形成部分に電界メッキ等の方法によりAu
を堆積し、ゲート配線19を形成する。その後、有機溶剤
等により第２のレジストを除去し、ゲート配線19の周り
の導電層をイオンミリング等のドライエッチング法によ
り除去し、さらに有機溶剤によりゲート配線19とゲート
フィンガー14間に存在する第１のレジストを除去し、ゲ
ート給電点15上にエアブリッジ構造のゲート配線19,21
を接続していた（第４（ｅ））。

ところが、上記の製造方法には３つの問題点がある。

まず、１つは、ゲート配線19とゲート給電点15を接続
する導電層の柱21を形成する工程において、該柱21の形
成には、上述のようにその厚みがエアブリッジの高さ
（約２μｍ〜３μｍ）程度の第１のレジストを設け、コ
ンタクトホール17上で第１のレジストを貫通するように
孔を開ける工程を必要とするが、この時の写真製版の合
わせ余裕と解像度の関係から、コンタクトホールの孔の
径は通常、５μｍ以上は必要となる。そして、このコン
タクトホール径の大きさはそのままゲート給電点が占め
る面積に反映する。

一般に、本構造のようにゲート給電点15がトランジス
タの構成上、ドレイン電極やソース電極の近くに位置せ
ざるを得ないものにおいては、給電点15の面積の大きさ
が、トランジスタの性能に悪影響を及ぼす寄生容量の大
きさを大きく左右する。

従って、上記の構造のように給電点の面積が５μｍ以
上の大きなものにおいては、寄生容量が増大し、トラン
ジスタ性能が大幅に劣化するという問題点があった。

また、ゲートフィンガー14の幅、即ち、ゲート長はト
ランジスタの性能向上のために、0.5μｍ以下程度に小
さく設計されている。このような0.5μｍ以下のゲート
長を有するゲート電極形成のためには現在、EB露光法が
多く用いられている。ところが、これは0.1μｍ程度に
細く絞った電子線でレジストを露光していくため、第４
図（ａ）に示すように描画面積が途中のゲート給電点部
で面積が増大している開口部13の形成に際しては、ゲー
ト給電点部で時間的に大きくロスし、スループットの低
下を招くこととなっていた。

さらに、第４図中では略しているが、ゲート電極の形
成前にはリセスと呼ばれる工程、すなわち、第４図
（ａ）の状態で開口部の基板を少しエッチングにより掘
り込んで、第５図に示すように基板のリセス開口部20に
ゲート電極を形成し、特性の調整を行なうことが広く行
なわれているが、このリセスエッチングに際して、その
エッチング速度が開口面積の変化するゲート給電点周辺
で変動しやすく、特性の制御性悪化を招いていた。

そこで、上述の問題点である、寄生容量の増大を抑
え、EB描画の際のスループットを向上でき、リセスの均
一化を図ることができる、半導体装置の製造方法を以下
に示す。

この発明による製造方法は、ゲートフィンガー形成工
程とは別な工程でゲート給電点を形成するものであり、
ゲート給電点をゲートフィンガー形成工程後に、コンタ
クトホールに制限された領域に形成するものである。

以下、この発明の一実施例を図について説明する。

第３図はこの発明の一実施例による複数の給電点を有
する制御電極を備えた半導体装置の製造方法の各主要工
程を示した図であり、図において、１は半導体基板、12
は該基板１上に形成したレジストパターンでゲートフィ
ンガー形成部分に相当する部位に開口部13が形成されて
いる。14は該パターン13を用いて形成したゲートフィン
ガー、16はコンタクトホール17を開口するための絶縁膜
である。また、18はゲート給電点に接続されたゲートコ
ンタクトパッド、19,21はゲート給電点17に外部から信
号を入力するために接続したゲート配線である。

以下、第３図の製造方法について説明する。

まず、半導体基板１上にレジスト膜12を塗布し、光学
露光やEB露光などを用いて開口部３を形成する（第３図
（ａ））。このとき、第４図に示した上記の製法と異な
り、後に給電点パッド18が形成される部位は特に太く形
成しない。

次に、このパターン12を用いて蒸着リフトオフ法によ
りゲート電極パターン、つまりゲートフィンガーを形成
する（第３図（ｂ））このとき、外観上はゲート給電点
パッドは形成されていない。

次いで、全面に絶縁膜６を形成後、ゲート給電点パッ
ドを形成すべき部分にコンタクトホール17を開口してゲ
ート電極の一部を露出させる。この時、構造上の制約は
ないことから、コンタクトホールの大きさは、技術的に
可能の限り小さく出来、例えば容易に1.5μｍ平方のコ
ンタクトホールをゲートフィンガー上に形成することが
できる（第３図（ｃ））。

次いで、コンタクトホール17により開口されたゲート
給電点となる部位に、配線金属18を設け、同様にコンタ
クトホール17上に開口部を形成する（第３図（ｄ））。

配線金属18の形成後、上述したように、コンタクトホ
ール17上で開口部を有する第１のレジストを設け、基板
全面にスパッタ等の方法によりTi/Au等の導電層21を設
け、さらに、該導電層21上に第２のレジストを設け、露
光，現像によりゲート配線形成部分の第２のレジストを
除去して該除去した部分に電界メッキ等の方法によりAu
を堆積し、ゲート配線19を形成する。その後、有機溶剤
等により第２のレジストを除去し、ゲート配線19の周り
の導電層をドライエッチングにより除去後、さらに有機
溶剤により残存している第１のレジストを除去して、ゲ
ート給電点15上にエアブリッジ構造のゲート配線19,21
を形成する。

そしてこのように形成したゲート配線を中央の給電点
部から引き出して外部に形成したゲートパッドと接続す
ることにより、第１図に示す構成のものが得られる。

このような本実施例の製造方法によれば、ゲートフィ
ンガー形成とゲートコンタクトパッド形成を別工程で行
う様にしたので、第３図（ａ）に示すようにEB直接描画
は単一の幅を有するパターンを描けばよく、従来のよう
に描画面積の増大がないので、描画時のスループットを
大幅に向上できる。

また、レジストパターン12は開口部13の面積が変化す
るものではないので、基板にリセス開口部を設けるため
のエッチングをする際のエッチングの不均一が生じにく
くなり、制御性，再現性よくリセスを形成できる。

さらに、本実施例では、ゲート給電点の寸法は第３図
（ｃ）の工程で形成する絶縁膜６のコンタクトホールの
大きさによって決まり、このコンタクトホールの大きさ
は写真製版の合わせ余裕及び解像度及び絶縁膜６の膜厚
等から1.5μｍ平方程度にまで小さく形成できるので、
寄生容量を大幅に低減できる。

〔発明の効果〕

以上のように、この発明によれば、ゲート給電点同士
をゲートフィンガー上で直接空中配線により接続するよ
うにするとともに、該空中配線であるゲート配線が、上
記ゲートフィンガーからゲートパッドへ至る範囲でソー
ス電極と交差しないようにしたから、ゲート配線とソー
ス電極の交差をなくして、ゲート電極とソース各電極間
の容量を増大させることなく、多給電点化によるゲート
抵抗の低減を図ることができ、工業的にも安易に低雑音
の半導体素子を製造することができる効果がある。

また、この発明によれば、ゲートフィンガー形成とゲ
ートコンタクトパッド形成を別工程で行う様にしたの
で、EB直接描画時のスループットを大幅に向上でき、ま
た、リセス時のエッチングの不均一を生じにくくする効
果がある。さらに、実施例で見た様に、ゲート給電点の
寸法を小さくできるので、寄生容量を小さくすることが
でき、高性能のトランジスタを高い歩留まりで製造出来
る効果がある。

【図面の簡単な説明】

第１図（ａ），（ｂ）はこの発明の第１の実施例による
半導体装置を示す平面図及びその斜視図、第２図（ａ）
〜（ｃ）はこの発明の第２の実施例による半導体装置を
示す平面図及びその断面図、第３図はこの発明の半導体
装置の製造方法の一実施例によるゲート給電コンタクト
の製造方法を示す要部斜視図、第４図は第３図の従来例
に相当するゲート給電コンタクトの製造方法を示す要部
斜視図、第５図は第４図の基板にリセスを形成した様子
を示した図、第６図は従来の基本的なFETの要部断面
図、第７図は従来のＴ型ゲートを有するFETの要部断面
図、第８図は従来のFETの平面図、第９図（ａ），
（ｂ）は従来の複数の給電点を有するFETの平面図及び
その断面図、第10図（ａ），（ｂ）は他の従来の半導体
装置の平面図、及び断面図である。図において、１は半導体基板、２はゲート電極、2a,14
はゲートフィンガー、2bはゲートパッド、３はドレイン
電極、４はソース電極、5,15はゲート給電点、6,19,21
はゲート配線、12はレジスト、13は開口部、16は絶縁
膜、17はコンタクトホール、18はゲートコンタクトパッ
ドである。なお、図中同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】高周波帯域で使用する電界効果トランジス
タを含む半導体装置において、電界効果トランジスタの
基板上に延在するゲートフィンガー上の複数の給電点
と、上記ゲートフィンガー上の空気を介在する部位に位置
し、上記隣接する給電点同士を接続するゲート配線と、該ゲート配線と接続され、外部からの信号を入力するゲ
ートパッドとを備え、上記ゲート配線は、上記ゲートフィンガーから上記ゲー
トパッドへ至る範囲でソース電極と交差しないことを特
徴とする半導体装置。
【請求項２】上記ゲートフィンガー上の上記ゲート配線
は上記ゲートフィンガーに対してドレイン電極側にオフ
セットされていることを特徴とする請求項１記載の半導
体装置。
【請求項３】半導体基板上に形成された電界効果トラン
ジスタのゲートフィンガーにゲートパッドへ至るゲート
配線を接続する工程を有する半導体装置の製造方法にお
いて、半導体基板上に幅が均一で直線状のゲートフィンガーを
形成する工程と、該ゲートフィンガーを覆うように薄い絶縁膜を形成する
工程と、該絶縁膜にコンタクトホールを形成して上記ゲートフィ
ンガーの一部を露出させ、該露出部を給電点とする工程
と、上記コンタクトホールを覆うようにコンタクトパッドを
形成する工程と、上記コンタクトパッド上に開口部を有するレジスト層を
形成する工程と、該レジスト層上に上記コンタクトパッドに接続するゲー
ト配線を形成する工程と、該レジスト層を除去する工程とを含むことを特徴とする
半導体装置の製造方法。