JPH0824164B2

JPH0824164B2 - 相互接続部を形成する方法

Info

Publication number: JPH0824164B2
Application number: JP61273820A
Authority: JP
Inventors: ピー．ポラツクゴードン; エム．ボーデロンドナルド; エフ．リチヤードソンウイリアム; エス．マルヒサツトウインダー
Original assignee: テキサスインスツルメンツインコ−ポレイテツド
Priority date: 1985-11-18
Filing date: 1986-11-17
Publication date: 1996-03-06
Anticipated expiration: 2011-03-06
Also published as: JPS62183167A

Description

【発明の詳細な説明】関連出願本出願は1984年10月31日に出願された係属中の米国特
許出願通し番号第666,715号の部分継続出願である。

産業上の利用分野本発明は集積回路製造方法の分野に関する。更に特定
すれば、本発明は集積回路で深くエツチしたトレンチ内
に形成された回路部品に対する接続部を形成する方法に
関する。

従来の技術及び問題点金属酸化物半導体（MOS）キヤパシタが集積回路内の
他のキヤパシタ構造に較べてすぐれた性能を持つことは
広く知られている。MOSキヤパシタがすぐれている１つ
の面は、α粒子がキヤパシタに入つた時の、電荷の完全
さである。これはダイナミツク・ランダムアクセス・メ
モリ（dRAM）では特に重要である。dRAMセルの記憶キヤ
パシタの電荷が変化すると、記憶データに誤りが生ず
る。これがソフト・エラーの１形式であり、広く認識さ
れている問題である。MOSキヤパシタにソフト・エラー
が起りにくいのは、α粒子が電子に十分エネルギを加え
て、この電子の酸化物の伝導帯まで持つて来なければな
らないが、この伝導帯が非常に高い為である。

MOSキヤパシタの最近開発された１形式がトレンチ・
キヤパシタである。このキヤパシタは、基板の表面に空
所（トレンチ）をエツチングし、トレンチの側面の上に
絶縁体を形成し、トレンチを導電材料で埋めることによ
つて形成される。キヤパシタの一方の極板がトレンチ内
の導電材料によつて形成され、他方が基板によつて形成
される。上に述べたソフト・エラー特性を持たせる為に
は、絶縁体によつて基板から電気的に隔離された内側の
導電層に電荷を記憶しなければならない。導電層に対す
る電気接点は、普通の集積回路相互接続方法によつて、
トレンチの頂部で設けなければならない。然し、導電層
に接触する一層よい方法により、トレンチの上側部分を
他の目的に使うことが出来る。これが本発明の１つの利
点である。

集積回路の製造に関する別の問題は、特定の部品に対
して必要な表面積を最小限にすることである。第１図は
第１レベルの多結晶シリコンの相互接続部と電界効果ト
ランジスタのソース／ドレイン領域の間の従来の相互接
続部を示す簡略側面図である。第１図に示す様に、この
相互接続部に必要な間隔は約2.5ミクロンである。相互
接続部とゲートの間の間隔と、相互接続部の下方の絶縁
体とソース／ドレイン領域との間の開口に夫々１ミクロ
ンが必要である。更に整合誤差の為に0.5ミクロンが必
要である。

問題点を解決する為の手段及び作用本発明をdRAMセルを製造する場合について説明する
が、これが本発明の重要な用途である。ここで説明する
セルは、トランジスタ１個、キヤパシタ１個のdRAMセル
構造及びアレーを作るものであり、セル・キヤパシタを
持つ基板トレンチの側壁上にセルのパストランジスタが
形成され、ワード線及びビツト線がこのトレンチの上で
交差する。キヤパシタの上にトランジスタをこの様に積
重ねることにより、セルの基板上の面積がごく小さくな
り、セルを密に詰込む問題が解決される。

キヤパシタの一方の極板及びトランジスタのチヤンネ
ル及びソース領域がトレンチのバルク側壁内に形成さ
れ、トランジスタのゲート及びキヤパシタの他方の極板
が共にトレンチのポリシリコン内に形成されるが、トレ
ンチ内の酸化物層によつて互いに分離されている。縦形
パストランジスタのソース領域をキヤパシタのポリシリ
コン極板と電気的に接続することにより、信号電荷がキ
ヤパシタのポリシリコン極板に転送される。ソース及び
ポリシリコンのキヤパシタ極板の間のこの接続が、この
発明のここで説明する実施例によつて構成されるが、こ
れを埋込み横方向接点と呼ぶ。

本発明の別の実施例は表面導体と基板の表面の間の相
互接続部である。この実施例は導体と基板の間に形成さ
れた導電栓を用いて、基板の最小限の表面積を使つて相
互接続部を形成する。

実施例好ましい実施例のdRAMセルは、第2A図に回路図で示す
様にビツト線及びワード線に接続されたトランジスタ１
個、キヤパシタ１個のセルであり、次に述べる様に動作
する。キヤパシタ12が情報ビツトを表わす電荷を記憶す
る。（例えば、記憶電荷がないことは論理０を表わし、
キヤパシタの極板の間の５ボルトの電圧に対応する記憶
電荷が論理１を表わすことが出来る。）ゲート16に接続
されたワード線14に電圧を印加して、トランジスタ18を
ターンオンすることにより、情報ビツトをアクセスする
（読取るか新しいビツトを書込む）。ターンオンしたト
ランジスタ18がキヤパシタ12を、読取又は書込み動作の
為にビツト線20に接続する。漏れ電流並びにキヤパシタ
12の電荷のその他の減衰原因の為に、電荷の周期的なリ
フレツシユが必要であり、この為ダイナミツクRAM（dRA
M）と云う名前が生れた。

第2B図はビツト線20及びワード線14を持つdRMAアレー
の一部分の平面図であり、好ましい実施例のセル30がこ
れらの線の交点にある。ビツト線20がワード線14の下を
通ることに注意されたい。セルがこれらの線の下方の基
板の中に入り込み、最高密度のメモリを作る。特徴の最
小寸法をｆで表わし、最小の整合をＲで表わすと、セル
面積は［２（ｆ＋Ｒ）］である。例えば、特徴の最小寸
法が1.0ミクロンで、最小の整合の許容公差が0.25ミク
ロンであると、セル面積は約6.25平方ミクロンである。
第３図は第１の好ましい実施例のdRAMセル30の断面図で
なる。セル30がｐ形エピタキシヤル層34を持つｐ＋形シ
リコン基板32内に形成されていて、ｎ＋形ポリシリコン
・ビツト線20、ビツト線絶縁窒化物42、フイールド酸化
物36、ｎ＋形ポリシリコン・ワード線14、トランジスタ
18、チヤンネル44、トランジスタ18、ゲート酸化物46、
トランジスタ18のソースを形成するｎ形拡散領域48、キ
ヤパシタ12の一方の極板を形成するｎ＋形ポリシリコン
領域50（他方の極板及びアースはｐ＋形基板32が形成す
る）、キヤパシタ12の極板の間の絶縁体を形成する酸化
物52、ワード線14をキヤパシタの極板50から分離する絶
縁酸化物56、トランジスタ18のドレインを形成するｎ形
拡散領域22、ビツト線20をドレイン領域22と接続するｎ
形ポリシリコン領域21、及びソース48をｎ＋形キヤパシ
タ極板50と接続するｎ形ポリシリコン領域49を含む。ト
ランジスタ18のゲート16は、単にワード線14の内、チヤ
ンネル領域44からゲート酸化物46を横切る部分である。
第３図に示すセル30は、第2B図の垂直線２−２で切つた
断面図である。キヤパシタ12及びトランジスタ18を含む
トレンチの断面が４角であることは、第2B図に明らかで
ある。

セル30では、キヤパシタ12の一方の極板がｎ＋形領域
50とｎ形領域48で構成され、他方の極板が基板32とエピ
タキシヤル層34である。然し、エピタキシヤル層34のド
ーピングはｐ＋形基板32よりずつと低く、その為、領域
48及びエピタキシヤル層34のn/p接合の静電容量と、ｎ
＋形領域50/酸化物52/p形エピタキシヤル層34の静電容
量とは、共にｎ＋形領域50/酸化物52/p＋形基板32の静
電容量よりもずつと小さく、無視することが出来る。更
に後で説明するが、エピタキシヤル層34も極板の面積は
基板32の面積に較べて小さく、その為、エピタキシヤル
層34に関係する静電容量は更に問題にならなくなる。そ
の為、キヤパシタ12が記憶する電荷のバルクが、酸化物
52によつて基板32（及びエピタキシヤル層34）から隔離
される。断面が１ミクロン×１ミクロンで、深さが６ミ
クロンのトレンチでは、キヤパシタ12の極板面積は深さ
の１ミクロンがエピタキシヤル層34及びビツト線20とす
れば、約21平方ミクロンである。ｐ＋形基板32がアレー
の全てのセル30に共通のアースである。

セル30のトランジスタ18は全部バルクのシリコンに入
つており、ポリシリコンのゲートを持つ。チヤンネル領
域44はｐ形エピタキシヤル層34の一部分であり、ソース
領域48（これもキヤパシタ12の極板の一部分である）と
ドレイン領域20が、ｐ形エピタキシヤル層34のｎ形拡散
部であり、ゲート酸化物46がｐ形エピタキシヤル層34の
トレンチの表面に成長させられ、ゲート16がポリシリコ
ン・ワード線14の一部分である。フイールド酸化物36は
かなり厚く、ビツト線20の静電容量を最小限に抑える。

セル30に特有な寸法と材料は、第１の好ましい実施例
の製造方法を以下説明する所から、最もよく理解されよ
う。第4A図乃至第4G図に方法の一連の工程を示す。

1.比抵抗が1E−２オーム・cm未満の100配向のｐ＋形シ
リコン基板32に２×10¹⁶/cm³のキヤリア濃度でｐ形エピ
タキシヤル層34を成長させ、その厚さは、全ての熱処理
の後、ｐ形エピタキシヤル層の最終的な厚さが２ミクロ
ンになる様にする。フイールド酸化物36（保護酸化物37
を含む）が標準的な処理によつて形成される。１例とし
てSWAMIプロセスを使うことが出来る（歪み逃し酸化物
を成長させ、低圧化学反応気相成長（LPCVD）によつて
窒化物をデポジツトし、窒化物−酸化物−シリコンのパ
ターンを定めてプラズマ・エツチングにかけ、チヤンネ
ル・ストツパに対する硼素を打込み、２番目の歪み逃し
酸化物を成長させ、２番目の窒化物をデポジツトし、LP
CVD酸化物をデポジツトし、LPCVD酸化物−窒化物をプラ
ズマ・エツチングし、前のエツチで残つているLPCVD酸
化物のフイラメントのウエツト・エツチを行ない、フイ
ールド酸化物を熱成長させ、大体平面状の構造を作り、
窒化物を剥がす）。どの方法を使つても、フイールド化
酸物36の最終的な厚さは5,000Åであり、保護酸化物37
の厚さは約200Åである。2,000Åのポリシリコン20をLP
CVDによつてデポジツトし、１×10²⁰/cm³のキヤリヤ濃
度にドープし、パターンを定めてエツチして、ビツト線
20を形成する。随意選択により、ポリシリコンのビツト
線をｎ＋形拡散ビツト線に置き換えることが出来る。次
に、LPCVDにより10,000Åの窒化物42をデポジツトす
る。第4A図参照。層42には、デポジツトした窒化物及び
酸化物で構成された層を用いてもよい。

2.窒化物42のパターンを定めて、１ミクロン平方のトレ
ンチを定める。次にパターンを定めた窒化物42を、塩化
水素酸を用いた反応性イオンエツチング（RIE）によつ
て８ミクロンの深さにトレチンを掘削する為のマスクと
して使う。ウエツト形の酸エツチを用いて、トレンチの
壁からRIEによる損傷と汚染を除く。第4B図参照。酸化
物42もRIEによつて部分的に除かれていることに注意さ
れたい。

3.トレンチの壁及び底の上に酸化物52を200Åの厚さに
成長させる。その後トレンチを、LPCVDによる7,000Åの
ｎ＋形ポリシリコンのデポジツシヨンの一部分として、
ｎ＋形にドープしたポリシリコンで埋める。第4C図参
照。

4.回転付着フオトレジストを用いる等により、ポリシリ
コン50を平面化し、表面では完全に除き、トレンチの中
でも、エピタキシヤル層34/基板32の界面から約3,000Å
上方まで除くようにエツチする。第4D図参照。後で判る
が、トレンチ内に残つているポリシリコン50の頂部の位
置が、トランジスタ18のチヤンネルの底を大体決定す
る。窒化物層42がプラズマ・エツチによつて更に侵食さ
れているが、まだ少なくとも2,000Åの厚さがあること
に注意されたい。

5.酸化物52の露出部分をエツチし、1,000乃至2,000Åの
酸化物を過剰エツチするまで、このエツチングを続け
る。この過剰エツチにより、第4E図に矢印53で示す様
に、エピタキシヤル層34とポリシリコン50の間にある酸
化物52の頂部が1,000乃至2,000Åの深さまで除去される
と共に、第4E図の矢印39で示す様に、エピタキシヤル層
34とビツト線20の間の保護酸化物37の1,000乃至2,000Å
も除去される、事実上、この過剰エツチは、何れも1,00
0乃至2,000Åの深さ及び200Åの幅を持つ２つの小さな
環状の割れ目を形成する。こういう小さい割れ目の一方
が、矢印53で示す様に、ポリシリコン50の頂部を取巻
き、他方の割れ目が、矢印39で示す様に、ビツト線20の
境界に沿つて水平方向に伸びる。

6.LPCVDによつて500Åのポリシリコン51をデポジツトす
る。これは、第4E図の矢印53,39で示す小さな割れ目が
埋められる様に保証するのに十分な厚さである。第4F図
参照。

7.500Åの酸化物55を熱成長させる。これは、酸化界面
から離れすぎている。第4E図に矢印53,39で示した小さ
な割れ目の中にある部分を除いて、全てのポリシリコン
51を酸化するのに丁度十分な酸化である。この酸化量に
よつて消費されるエピタキシヤル層34はごく少ない。ポ
リシリコン51の熱酸化の高い温度により、ｎ＋形ポリシ
リコン50内のトーパントが、矢印53で示す小さな割れ目
にあるポリシリコンの中を通つてｐ形エピタキシヤル層
34に拡散する。ドーパントのこの拡散が、ｐ形エピタキ
シヤル層34内にｎ形ポリシリコン領域49及びｎ形領域48
を形成する。第4G図参照。更に、ビツト線20からのドー
パントが矢印39で示した小さな割れ目内にあるポリシリ
コンを通つてエピタキシヤル層34に同様に拡散すること
により、エピタキシヤル層34内にｎ形ポリシリコン領域
21及びｎ形領域22が形成される。第4G図参照。随意選択
により、埋戻した割れ目領域39,53以外の領域から、500
Åのポリシリコン51を調時したウエツト形の化学的なシ
リコン・エツチによつて除去することが出来る。この後
熱アニールを行なつて、ｎ＋形ドーパントを領域53,39
に拡散することが出来る。領域53,39内に形成されるｎ
＋形ポリシリコン接点が埋込み横方向接点と呼ばれる。
第4G図から判る様に、埋込み横方向接点により、効率の
よい小じんまりとした形で、トレンチ・トランジスタを
トレンチ・キヤパシタ及びポリシリコンのビツト線に接
続することが出来る。

8.酸化物55をエツチングによつて除き、ゲート酸化物46
及び絶縁酸化物56を熱成長させる。ゲート酸化物46は25
0Åの厚さに成長させ、その為、酸化物56は、同時にｎ
＋形にドープされたポリシリコン50の上にも成長するの
で、幾分一層厚手になる。最後に、LPCVDにより、7,000
Åのｎ＋形ポリシリコンをデポジツトし、パターンを定
めてエツチングすることにより、ワード線14を形成す
る。完成したセルは第３図を参照されたい。ゲート16
（ワード線14の内、チヤンネル44と向い合つた部分）
が、酸化物56の厚さがあつても、チヤンネル44の全部を
制御する。これは、トランジスタ18のソースを形成する
ｎ形領域48が、ポリシリコン50からのドーパントがポリ
シリコン領域49の中に拡散し、こうして水平方向と共
に、領域49から垂直方向にエピタキシヤル層34にり入り
込む為である。この垂直方向の拡散は、ゲート16がチヤ
ンネル44の全部を制御する位に拡がる。

その変更が、単独であつても組合せであつても、キヤ
パシタによる信号電荷の記憶又はトランジスタのオン／
オフ作用を紡げないという点で、好ましい実施例には、
本発明の範囲内で多くの変更を加えることが出来る。こ
ういう変更を次に述べる。

トレンチの断面は、円形、矩形、任意の凸、波形か或
いは多重接続形（即ち多数のトレンチを含む）の様など
んな形でも、便利な形にすることが出来、垂直方向に、
連続的に又は段階的に又はその両方で変化してもよい。
同様に、トレンチの側壁は垂直である必要はなく、膨ら
み、テーパつき及び傾斜つきの側壁の様な、処理するこ
とが出来る任意の形状も、その程度に差はあつても作用
する。実際、簡単に接続されたあらゆるトレンチが、好
ましい実施例の平行四辺形と機能的に同等である。最後
に、トレンチの寸法（深さ、断面積、直径等）も変える
ことが出来るが、実際にはプロセスの便宜、必要な静電
容量、基板の面積等の兼合いである。勿論、必要な静電
容量はリフレツシユ時間、トランジスタの漏れ電流、供
給電圧ソフト・エラーに対する免疫性、キヤパシタの漏
れ電流等に関係する。

キヤパシタの絶縁体は、酸化物、窒化物、酸化物−窒
化物、酸化物−窒化物−酸化物及びその他の積重ねの組
合せの様な任意の便利な材料にすることが出来、酸化物
は熱成長、LPCVD、乾式又は蒸気中の成長等であつてよ
い。絶縁体の厚さは、プロセスの便宜、絶縁体の信頼
性、誘電率、降伏電圧等の兼合いであり、大幅に変える
ことが出来る。勿論、セル及びアレーを（砒化ガリウ
ム、砒化アルミニウム・ガリウム、テルル化水銀カドミ
ウム、ゲルマニウム、燐化インジウム等の様な）シリコ
ン以外の半導体材料の中に作る場合、キヤパシタの絶縁
体もそれに対応する材料になる。キヤパシタが逆バイア
スされた接合で形成される場合、ドーピングの分布を変
えることが出来、その選択はプロセスの便宜、セルの寸
法、キヤパシタの性能等の兼合いである。同様に、ポリ
シリコンの代りに非晶質シリコンを使うことが出来、割
れ目を形成する為のエツチングはウエツト形又はドライ
形（プラズマ）であつてよい。

（ゲート酸化物の成長又はデポジツシヨンの直前に、チ
ヤンネルに浅い拡散を行なうこと等により）閾値電圧を
調節することにより、トランジスタは種々の閾値電圧で
動作する様に形成することが出来る。ドーピング・レベ
ル及びドーピングの種目を変えて、トランジスタの特性
を変えることが出来る。トランジスタのチヤンネル長が
大体トレンチの深さによつて決定され、チヤンネルの幅
が大まかに云つてトレンチの周長に等しいこと、並びに
ｎチヤンネル及びｐチヤンネル装置が反対にドープされ
た領域を必要とすることに注意されたい。トランジスタ
・ゲートはポリシリコン、金属、シリサイド等であつて
よい。これらの全ての変更がトランジスタの性能に影響
するが、必要な読取り及び書込み時間、静電増量、リフ
レツシユ時間を含むセルの他の特性の点で、トランジス
タがセルのパストランジスタとして適切に動作すれば、
受入れることが出来る。

第5A図は本発明の別の実施例によつて相互接続部を製
造する初期の処理工程を示す簡略側面図である。従来広
く知られている方法を用いて、基板１中に約1,000Åの
厚さにフイールド隔離領域２を形成する。薄い酸化物層
３に従来周知の熱酸化を用いて、基板１の表面の上に約
250Åの厚さに形成する。化学反応気相成長を用いて、
多結晶シリコン層４を２酸化シリコン層３の表面の上に
約5,000Åの厚さに形成する。その後、従来周知の写真
製版方法を用いて、多結晶シリコン層４及び２酸化シリ
コン層３のパターンを定めてエツチングする。多結晶シ
リコン層４が、例えば約50キロ電子ボルトのエネルギ及
び約１×10¹⁵イオン/cm²の密度で燐イオンを打込む為の
打込みマスクになる。このイオンの打込みにより、第5C
図に示す様に、ソース／ドレイン領域６が形成される。
次に多結晶シリコン層４及び２酸化シリコン層３の一部
分の上に、フオトレジストの保護マスクを形成する。こ
のフオトレジスト層５がエツチ・マスクとして作用す
る。次に第5C図の構造を、約10％の弗化水素酸のウエツ
ト・エツチの様な、２酸化シリコンに対して選択性が強
いウエツト・エツチング溶液にさらす。

フオトレジスト層５がアンダカツト・エツチに耐える
様にする為、フオトレジスト層５は、熱処理するか又は
紫外線を用いた処理をして、それを硬化しなければなら
ない。例えば、シツプレー1400−27フオトレジストを用
いる時、フオトレジストは遠紫外線に露出し、160℃で
約30分アニールして、適当な硬化をしなければならな
い。次に、従来周知の方法を用いて、フオトレジスタ層
５を除去する。次に、第5D図に示す様に、化学反応気相
成長を用いて、厚さ250Åの多結晶シリコン層７を同形
にデポジツトする。この同形デポジツシヨンが、多結晶
シリコン層４の下の２酸化シリコン層３のアンダカツト
によつて空所のままになつている領域を埋めることが重
要である。次に多結晶シリコン層５を蒸気の雰囲気内で
約900℃で約10分間、熱酸化にかける。この熱酸化によ
り、第5E図に示す様な２酸化シリコン層８が得られる
が、第5E図に示す様に、多結晶シリコンの栓９を酸化し
ない。この酸化の間、多結晶シリコン層４内のドーパン
トが多結晶シリコンの栓９に拡散し、ソース／ドレイン
層６の内、6Aと記した部分を形成する。この拡散はソー
ス／ドレイン領域に対する確実なオーミツク接点を保証
すると共に、多結晶シリコン層４が基板１に短絡するこ
とを避ける。

第5F図は、２酸化シリコン層８を除去した第5E図の構
造を示す簡略側面図である。この構造を第２図の構造と
比較すれば、第5F図の構造は第２図の構造の横方向の間
隔に較べて、必要な横方向の間隔が大体半分になること
が判る。１ミクロンの最小値の製版を用いる時、多結晶
シリコン層４の２つの部分の間に約1.25ミクロンの間隔
が、相互接続部及び電界効果トランジスタ10のゲートを
作る為に必要である。この間隔は、多結晶シリコン層４
の２つの部分の間の１ミクロンの最小値の製版による間
隔と、0.25ミクロンの整合許容公差が必要な為に要求さ
れる。この為、本発明のこの実施例は、集積回路装置の
表面積を最小限に使つて、相互接続部を作る。

本発明の特定の実施例を説明したが、これは本発明の
範囲を制約するものと解してはならない。本発明は特許
請求の範囲のみによつて限定されるた。

以上の説明に関連して更に下記の項を開示する。

（１）第１の領域を設け、該第１の領域の上に絶縁層を
形成し、該絶縁層の上に第２の領域を形成し、前記絶縁
層の内、前記第１及び第２の領域の間にある一部分を除
去し、前記絶縁層を除去した区域を導電材料で埋める工
程を含む相互接続部を形成する方法。

（２）第（１）項に記載した方法に於て、前記第１の領
域が基板内の拡散領域である方法。

（３）第（１）項に記載した方法に於て、前記絶縁層が
２酸化シリコンで構成される方法。

（４）第（１）項に記載した方法に於て、前記第２の領
域が多結晶シリコンで構成される方法。

（５）第（１）項に記載した方法に於て、前記絶縁層の
除去する部分が液体による化学的なエツチングによつて
除去される方法。

（６）第（１）項に記載した方法に於て、前記導電材料
が同形デポジツシヨンによつてデポジツトされた多結晶
シリコンである方法。

（７）第（６）項に記載した方法に於て、前記同形デポ
ジツシヨンが化学反応気相成長である方法。

（８）第１の導電型を持つ半導体基板を用意し、該基板
内に空所を形成し、該空所の壁の上に絶縁層を形成し、
該絶縁層の上に導電層を形成し、前記絶縁層の内、前記
基板及び前記導電層の間にある一部分を除去し、前記絶
縁層を除去した区域を導電接触材料で埋め、前記埋戻し
た空所以外の領域から、前記導電接触材料の過剰部分を
除去する工程を含む集積回路に相互接続部を形成するこ
とを含む方法。

（９）第（８）項に記載した方法に於て、前記導電接触
材料に隣接して前記基板内に第２の導電型を持つ領域を
形成することを含む方法。

（10）第（８）項に記載した方法に於て、前記絶縁層の
除去される部分が液体による化学的なエツチングによつ
て除去される方法。

（11）第（８）項に記載した方法に於て、前記導電材料
が同形デポジツシヨンによつてデポジツトされた多結晶
シリコンである方法。

（12）第（11）項に記載した方法に於て、前記同形デポ
ジツシヨンが化学反応気相成長である方法。

（13）第１の導電型を持つ基板を用意し、該基板内に第
２の導電型を持つ領域を形成し、前記基板及び前記領域
の表面に絶縁層を形成し、前記絶縁層の表面に導電層を
形成し、前記絶縁層の内、前記導電層及び前記領域の間
にある一部分を除去し、前記絶縁層の除去した部分を導
電材料で埋める工程を含む接点を形成する方法。

（14）第（13）項に記載した方法に於て、前記絶縁層の
除去する部分が液体による化学的なエツチングによつて
除去される方法。

（15）第（13）項に記載した方法に於て、前記導電材料
が同形デポジツシヨンによつてデポジツトされた多結晶
シリコンである方法。

（16）第（15）項に記載した方法に於て、前記同形デポ
ジツシヨンが化学反応気相成長である方法。

（17）第１の領域を用意し、該第１の領域の上に絶縁層
を形成し、該絶縁層の上に第２の領域を形成し、前記絶
縁層の内、前記第１及び第２の間にある一部分を除去
し、前記絶縁層を除去した区域を導電材料で埋める工程
を含む方法によつて形成された製品。

【図面の簡単な説明】

第１図は表面の導体と基板内の拡散部の間の従来の相互
接続部の簡略側面図、第2A図及び第2B図は好ましい実施
例のdRAMセルの等価回路及びメモリ・アレーの一部分の
形状を示す図、第３図は第2B図の線２−２で切つた第１
の好ましい実施例のdRAMセルの簡略側面断面図、第4A図
から第4G図は本発明の別の実施例による方法により、本
発明の１実施例のメモリ・セルを製造する方法の一連の
工程を示す図、第5A図から第5F図は本発明の別の実施例
を製造する方法の一連の工程を示す図である。主な符号の説明 1:基板 3:薄い酸化物層 4:多結晶シリコン層 9:導電栓 10:p−形基板 12:埋込みDUFコレクタ領域 14:N−形エピタキシヤル層 18:トレンチ 48:真性ベース領域 49:エミツタ領域 58:外因性ベース領域 62:コレクタ接点領域

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/90 Ｃ (72)発明者ウイリアムエフ．リチヤードソンアメリカ合衆国テキサス州リチヤードソン，プリンストン 1109 (72)発明者サツトウインダーエス．マルヒアメリカ合衆国テキサス州ガーランド，メドウリツジドライブ 2626 (56)参考文献特開昭59−141262（ＪＰ，Ａ) 特開昭61−108163（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１の導電型を持つ半導体基板を用意し、前記基板内に空所を形成し、前記空所の壁の上に絶縁層を形成し、前記絶縁層の上に導電層を形成し、前記絶縁層のうち前記基板及び前記導電層の間にある一
部分を除去し、この除去は前記絶縁層を選択性エッチン
グすることによって行ない、その際エッチング液として
は前記導電層と前記基板に関して前記絶縁層が選択的に
エッチングされるものを用い、前記絶縁層を除去した区域を導電接触材料で埋め、前記埋戻した空所以外の領域から、前記導電接触材料の
過剰部分を除去する、工程を含む集積回路に相互接続部を形成することを含む
方法。