JPH0888328A - 縦形電界効果トランジスタおよびこれを用いたスタティックランダムアクセスメモリセル - Google Patents

縦形電界効果トランジスタおよびこれを用いたスタティックランダムアクセスメモリセル

Info

Publication number
JPH0888328A
JPH0888328A JP5204701A JP20470193A JPH0888328A JP H0888328 A JPH0888328 A JP H0888328A JP 5204701 A JP5204701 A JP 5204701A JP 20470193 A JP20470193 A JP 20470193A JP H0888328 A JPH0888328 A JP H0888328A
Authority
JP
Japan
Prior art keywords
field effect
region
effect transistor
memory cell
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5204701A
Other languages
English (en)
Inventor
Yasunobu Kosa
ヤスノブ・コサ
Howard C Kirsch
ハワード・シー・キルシュ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH0888328A publication Critical patent/JPH0888328A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having non-planar bodies, e.g. having recessed gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6728—Vertical TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H10P30/221—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks characterised by the angle between the ion beam and the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Landscapes

  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【目的】 小型かつ電流容量の大きい縦形電界効果トラ
ンジスタを実現し、かつこの縦形電界効果トランジスタ
を使用してメモリセルの占有面積を低減する。 【構成】 横方向に後退したチャネル領域（９２）を備
えた縦形電界効果トランジスタ（１１５）、勾配を付け
た拡散接合（３１）を有する縦形電界効果トランジスタ
（１１６）、ＳＲＡＭメモリセル（１１０）、およびそ
れらの製造方法が開示される。前記メモリセル（１１
０）は、平面ｎチャネル電界効果トランジスタである、
２つのパストランジスタ（１１１，１１４）、勾配を付
けた拡散接合（３１）を有するドレイン領域を備えた縦
形ｎチャネル電界効果トランジスタである、２つのラッ
チトランジスタ（１１３，１１６）、および横方向に後
退したチャネル領域（９２）を有する縦形ｐチャネル薄
膜電界効果トランジスタである、２つの負荷トランジス
タ（１１２，１１５）を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、半導体装置の分野に関し、
かつ特定的には、縦形電界効果トランジスタおよび該縦
形電界効果トランジスタを使用した半導体メモリセルに
関する。
【０００２】
【従来の技術】縦形電界効果トランジスタは、たとえ
ば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
またはスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）のような、数多くの半導体装置に使用されている。
ＤＲＡＭまたはＳＲＡＭは典型的には複数のメモリセル
を有するメモリアレイを含む。該メモリ装置の大きさは
部分的には該メモリセルの大きさによって決定される。
より小さなメモリセルは典型的には高速でありかつより
大きなセルと比較して欠陥の数が少ない。出現する数多
くの技術はメモリセルの大きさを低減するために縦形電
界効果トランジスタを使用する。
【０００３】相補型金属−酸化物−半導体（ＣＭＯＳ）
技術のＳＲＡＭセルは典型的にはｎチャネルおよびｐチ
ャネルトランジスタの双方を含む。ＣＭＯＳ技術のＳＲ
ＡＭセルは典型的には半導体基板内に縦形ｎチャネルお
よび縦形ｐチャネルトランジスタの双方を含まない。縦
形ｎチャネルおよび縦形ｐチャネルトランジスタは互い
の間に望ましくない電子流を持ち得る。縦形ｎチャネル
および縦形ｐチャネルトランジスタの間の望ましくない
電子流を防止するためには、各トランジスタはさらに離
して配置することができるが、これはメモリセルをより
大きくさせる。トランジスタを互いに電気的に分離する
ためには複雑なフィールドアイソレーションプロセスが
必要であるが、このプロセスは達成するのが困難であり
あるいは付加的な処理工程を必要とする。
【０００４】
【発明が解決しようとする課題】縦形電界効果トランジ
スタは平面（ｐｌａｎｅｒ）電界効果トランジスタと比
較してソースおよびドレイン領域が形成される様式のた
めより問題を生じやすい。平面トランジスタにおいて
は、ソースおよびドレイン領域が形成される場合に、チ
ャネル領域は典型的にはゲート電極によって覆われてい
る。数多くの縦形電界効果トランジスタは同じ処理段階
の間にイオン注入されたソースおよびドレイン領域を有
する。該チャネル領域はイオン注入ステップの間に露出
され得る。該チャネル領域は全体のドーピングの一部を
受けるかもしれないが、該チャネル領域のドーピングは
トランジスタの電気的特性を大幅に変える。ソースおよ
びドレイン領域の一部である、低ドープドレイン（ＬＤ
Ｄ）構造は典型的には側壁スペーサまたはつばさのある
ゲート構造（ｗｉｎｇｅｄ−ｇａｔｅ ｓｔｒｕｃｔｕ
ｒｅｓ）を使用して形成されかつ電界効果トランジスタ
のドレイン領域近くのゲート誘電体層のホットエレクト
ロン劣化を低減するために少なくとも電流の方向で勾配
がつけられている。該ＬＤＤ構造はドレイン領域近くの
ゲート誘電体層に対するホットエレクトロン損傷を低減
するためドレイン領域に近いアクティブ領域内でより徐
々に変化する電界を形成する。縦形電界効果トランジス
タは典型的にはＬＤＤ構造を含まない。従って、縦形電
界効果トランジスタはＬＤＤ構造を備えたプレーナトラ
ンジスタと比較してホットエレクトロン劣化により引き
起こされる信頼性の問題を生じやすい。
【０００５】
【課題を解決するための手段および作用】本発明の実施
例は横方向に後退したチャネル領域を備えた縦形電界効
果トランジスタ、勾配をつけた（ｇｒａｄｅｄ）拡散接
合を備えたソース／ドレイン領域を有する縦形電界効果
トランジスタ、および縦形ｎチャネル電界効果トランジ
スタおよび縦形ｐチャネル電界効果トランジスタを有す
るスタティックランダムアクセスメモリセルを含む。当
業者は勾配をつけた拡散接合を備えたソース／ドレイン
領域あるいは横方向に後退したチャネル領域を含む縦形
トランジスタは、たとえば、メモリ装置（ＤＲＡＭ、Ｓ
ＲＡＭ、その他）または論理装置（マイクロプロセッ
サ）のような、任意の形式の半導体装置に使用できるこ
とを理解するであろう。本発明はメモリセル、縦形電界
効果トランジスタ、およびこれら双方を形成する方法を
含む。１つの実施例においては、６トランジスタ・スタ
ティックランダムアクセスメモリセルは平面ｎチャネル
電界効果トランジスタである２つのパストランジスタ、
勾配をつけた拡散接合を有するドレイン領域を備えた縦
形ｎチャネル電界効果トランジスタである２つのラッチ
トランジスタ、および横方向に後退したチャネル領域を
有する縦形ｐチャネル薄膜電界効果トランジスタである
２つの負荷トランジスタを有する。
【０００６】本発明に係わる装置は数多くの利点を有す
る。異なる高さの縦形ｎチャネルおよびｐチャネル電界
効果トランジスタの使用は複雑なフィールドアイソレー
ション工程なしにメモリセル領域を最小にする。縦形電
界効果トランジスタは勾配をつけた拡散接合を含むこと
ができる。以下に説明する本発明の１実施例において
は、勾配をつけた拡散接合は接合部が縦形トランジスタ
のシリコンみぞ（ｓｉｌｌｉｃｏｎ ｔｒｅｎｃｈｅ
ｓ）にセルフアラインされかつより大きな電流が前記縦
形トランジスタのドレイン領域内を流れることができる
ようにする。前記勾配をつけた拡散接合はまた縦形トラ
ンジスタのための低ドープドレイン構造を形成すること
ができかつ縦形トランジスタのホットエレクトロンの装
置劣化を低減できる。他の組の縦形トランジスタのチャ
ネル領域は横方向に後退しており（ｌａｔｅｒａｌｌｙ
ｒｅｃｅｓｓｅｄ）かつそれらの縦形トランジスタの
ソースおよびドレイン領域の形成中にドーピングされる
ことが少なくなっている。前記実施例の縦形電界効果ト
ランジスタのチャネル長は縦形電界効果トランジスタが
形成される層の厚さの関数である。プレーナ電界効果ト
ランジスタのチャネル長は典型的にはリソグラフ的方法
に依存するチャネル領域を有し、これらは典型的には使
用されるリソグラフ的方法の分解能限界によって制限さ
れる。前記縦形電界効果トランジスタのためのチャネル
長はプレーナトランジスタと比較するとより小さくでき
かつより良好に制御できるが、その理由は層が数多くの
リソグラフ的方法の分解能限界よりも小さな厚さを持つ
ことができかつ層の厚さの制御は通常それらのリソグラ
フ的方法の寸法制御よりも容易であるからである。
【０００７】本発明の他の特徴および利点は添付の図面
および以下の詳細な説明から明らかになるであろう。
【０００８】
【実施例】本発明の実施例は横方向に後退したチャネル
領域を備えた縦形電界効果トランジスタ、勾配を付けた
（ｇｒａｄｅｄ）拡散接合を備えたソース／ドレイン領
域を有する縦形電界効果トランジスタ、および縦形ｎチ
ャネル電界効果トランジスタおよび縦形ｐチャネル電界
効果トランジスタを有するスタティックランダムアクセ
スメモリセルを含む。当業者は勾配をつけた拡散接合を
備えたソース／ドレイン領域あるいは横方向に後退した
チャネル領域を含む縦形トランジスタは、たとえば、メ
モリ装置（ＤＲＡＭ、ＳＲＡＭ、その他）または論理装
置（マイクロプロセッサ）のような、任意の形式の半導
体装置に使用できることを理解するであろう。本発明は
メモリセル、縦形電界効果トランジスタ、およびこれら
双方を形成する方法を含む。１つの実施例においては、
６トランジスタ・スタティックランダムアクセスメモリ
セルは平面ｎチャネル電界効果トランジスタである２つ
のパストランジスタ、勾配をつけた拡散接合を有するド
レイン領域を備えた縦形ｎチャネル電界効果トランジス
タである２つのラッチトランジスタ、および横方向に後
退したチャネル領域を有する縦形ｐチャネル薄膜電界効
果トランジスタである２つの負荷トランジスタを有す
る。
【０００９】本発明に係わる装置は数多くの利点を有す
る。異なる高さの縦形ｎチャネルおよびｐチャネル電界
効果トランジスタの使用は複雑なフィールドアイソレー
ション工程なしにメモリセル領域を最小にする。縦形電
界効果トランジスタは勾配をつけた拡散接合を含むこと
ができる。以下に説明する本発明の１実施例において
は、勾配をつけた拡散接合は接合部が縦形トランジスタ
のシリコンみぞ（ｓｉｌｌｉｃｏｎ ｔｒｅｎｃｈｅ
ｓ）にセルフアラインされかつより大きな電流が前記縦
形トランジスタのドレイン領域内を流れることができる
ようにする。前記勾配をつけた拡散接合はまた縦形トラ
ンジスタのための低ドープドレイン構造を形成すること
ができかつ縦形トランジスタのホットエレクトロンの装
置劣化を低減できる。他の組の縦形トランジスタのチャ
ネル領域は横方向に後退しており（ｌａｔｅｒａｌｌｙ
ｒｅｃｅｓｓｅｄ）かつそれらの縦形トランジスタの
ソースおよびドレイン領域の訂正中にドーピングされる
ことが少なくなっている。前記実施例の縦形電界効果ト
ランジスタのチャネル長は縦形電界効果トランジスタが
形成される層の厚さの関数である。プレーナ電界効果ト
ランジスタのチャネル長は典型的にはリソグラフ的方法
に依存するチャネル領域を有し、これらは典型的には使
用されるリソグラフ的方法の分解能限界によって制限さ
れる。前記縦形電界効果トランジスタのためのチャネル
長はプレーナトランジスタと比較するとより小さくでき
かつより良好に制御できるが、その理由は層が数多くの
リソグラフ的方法の分解能限界よりも小さな厚さを持つ
ことができかつ層の厚さの制御は通常それらのリソグラ
フ的方法の寸法制御よりも容易であるからである。
【００１０】以下に説明する実施例は本発明のいくつか
の実施例を示している。これらの例は例示的なものであ
り制限的なものを意味するのではない。当業者は、本発
明の精神および範囲から離れることなく以下に説明する
実施例が変更できることを理解するであろう。
【００１１】例 １ 図１は、６トランジスタ・スタティックランダムアクセ
スメモリセル１１０を含む。該メモリセル１１０はソー
ス、ドレイン、およびゲートを有する６個の電界効果ト
ランジスタ１１１〜１１６を含み、この場合、該メモリ
セル１１０は３対のトランジスタ、すなわち、２個の
「パス（ｐａｓｓ）」トランジスタ１１１および１１
４、２個の「プルダウン」または「ラッチ」トランジス
タ１１３および１１６、そして２個の「プルアップ」ま
たは「負荷」トランジスタ１１２および１１５を有す
る。各対内で、トランジスタは互いに同じものである。
パストランジスタ１１１および１１４は第１のソース／
ドレイン領域および第２のソース／ドレイン領域を有す
る。該第１のソース／ドレイン領域は２つの別個のビッ
ト線に接続されており、一方第１のビット線は第２のビ
ット線と比較して反転された論理を有し、これは第１の
ビット線は第２のビット線と比較して相対的に高い電位
を有し、あるいは第２のビット線は第１のビット線と比
較して相対的に高い電位を持つことを意味する。前記パ
ストランジスタ１１１および１１４はそれらのゲートが
ワード線に接続されている。前記ラッチトランジスタ１
１３および１１６はそれらのソースがＶｓｓに接続さ
れ、該Ｖｓｓは典型的にはセルが動作している場合には
ほぼグランド電位にある。前記負荷トランジスタ１１２
および１１５はそれらのソースがＶｃｃに接続され、該
Ｖｃｃは典型的にはセルが動作している場合にはほぼ３
〜５ボルトの電位にある。前記メモリセルは第１の記憶
ノード１２１を含み、該第１の記憶ノード１２１はパス
トランジスタ１１１の第２のソース／ドレイン領域およ
び負荷トランジスタ１１２とラッチトランジスタ１１３
のドレイン領域が互いに電気的に接続されている場所で
あり、かつ前記メモリセルは第２の記憶ノード１２２を
含み、該第２の記憶ノード１２２はパストランジスタ１
１４の第２のソース／ドレイン領域および前記負荷トラ
ンジスタ１１５とラッチトランジスタ１１６のドレイン
領域が互いに電気的に接続されている点である。後に使
用されるように、トランジスタ１１１〜１１３は前記第
１の記憶ノード１２１に関連し、かつトランジスタ１１
４〜１１６は第２の記憶ノード１２２に関連する。これ
らのトランジスタはさらにメモリセル内で図１に示され
るように互いに相互接続されている。
【００１２】図２は、１つの実施例による６トランジス
タ、相補型金属−酸化物−半導体技術によるスタティッ
クランダムアクセスメモリセルの頭部面図を含む。該メ
モリセルは縦形ｎチャネルトランジスタおよび縦形ｐチ
ャネルトランジスタの双方を用いることにより少ない基
板面積を占有する。該メモリセルはトランジスタ１１１
〜１１６を含み、パストランジスタ１１１および１１４
はプレーナｎチャネル電界効果トランジスタであり、ラ
ッチトランジスタ１１３および１１６は縦形ｎチャネル
電界効果トランジスタであり、かつ負荷トランジスタ１
１２および１１５は縦形ｐチャネル薄膜電界効果トラン
ジスタである。該メモリセルは一般に２列のトランジス
タに編成され、この場合トランジスタ１１１〜１１３は
一般にビット線１２０１の下に横たわり、かつトランジ
スタ１１４〜１１６は一般にビット線１２０２の下に横
たわる。ビット線１２０１および１２０２は、それぞ
れ、ビット線コンタクト１２１１および１２１２によっ
てパストランジスタ１１１および１１４の第１のソース
／ドレイン領域に接続されている。２つのパストランジ
スタ１１１および１１４のゲート電極はワード線１２３
０の一部である。ラッチトランジスタ１１６のゲート電
極はアイテム（ｉｔｅｍ）１２３３によって負荷トラン
ジスタ１１２のドレイン領域に接続されている。ラッチ
トランジスタ１１３のゲート電極はアイテム１２３４に
よって負荷トランジスタ１１５のドレイン領域に接続さ
れている。アイテム１２３３および１２３４は一般にワ
ード線１２３０に平行である。負荷トランジスタ１１２
および１１５のソース領域は八角形部分１２１３および
１２１５を除き前記メモリセルの（アイテム１２１７に
よって示されるように）ワード線１２３０の中心の左側
を覆うシリコン層によって互いに電気的に接続されてい
る。該シリコン層はメモリセルが動作している場合に約
３〜５の範囲の電位にあるＶｃｃ（図示せず）に電気的
に接続されている。前記負荷トランジスタ１１２および
ラッチトランジスタ１１３のゲート電極はアイテム１２
４５により接続され、かつ負荷トランジスタ１１５およ
びラッチトランジスタ１１６のゲート電極はアイテム１
２４６によって接続されている。図１４および図１５
は、図２に示される、それぞれ、断面線１４−１４およ
び１５−１５によって示されるメモリセルの断面図であ
る。図１４および図１５は前記メモリセルを形成するた
めに使用される要素と前記メモリセル内のトランジスタ
の相互接続の頭部面図を含む図２との間の相互参照を含
む。
【００１３】図３は、図２に示されるメモリセルを形成
するために使用されるプロセスの流れを示すためのプロ
セスフローチャートを含む。Ｎ＋埋込み層が単結晶シリ
コン基板（シリコン基板）内に形成される（ステップ１
０）。第１のシリコン層はシリコン基板およびＮ＋埋込
み層の上にエピタキシャル成長される（ステップ１
１）。フィールドアイソレーション領域およびパストラ
ンジスタであるプレーナｎチャネルトランジスタが第１
のシリコン層内に形成される（ステップ１２）。メモリ
セルのラッチトランジスタである縦形ｎチャネル電界効
果トランジスタが第１のシリコン層のみぞ（ｔｒｅｎｃ
ｈｅｓ）内に形成される。本実施例の縦形ｎチャネル電
界効果トランジスタは勾配を有する拡散接合を備えたド
レイン領域を含む。メモリセルの負荷トランジスタであ
る縦形ｐチャネル薄膜電界効果トランジスタは前記第１
のシリコン層の上に横たわるパターニングされた絶縁層
内に形成される（ステップ１４）。本実施例の縦形ｐチ
ャネル電界効果トランジスタは横方向に後退した（ｌａ
ｔｅｒａｌｌｙ ｒｅｃｅｓｓｅｄ）チャネル領域を含
む。メモリセルに対する電気的相互接続が行われ、かつ
メモリセルがパッシベイトされる（ステップ１５）。以
下にこの実施例のメモリセルを形成するために行われる
プロセス段階の詳細な説明が行われる。図４〜図１３は
図２の断面線１４−１４に沿って概略的に描かれたメモ
リセルの一部の断面図を示す。
【００１４】図４は、（１００）ｐ形低ドープ単結晶シ
リコン基板２０を含む。第１のマスキング層（図示せ
ず）が基板２０の上に形成されている。該第１のマスキ
ング層はパターニングされた２酸化シリコン層および第
１のマスキング層開口を含む。前記基板はひ素（ａｒｓ
ｅｎｉｃ）により、イオン注入されて前記第１のマスキ
ング層開口の下の基板内にドーピングされた領域が形成
される。熱処理工程が行なわれてドーパントを活性化し
かつ拡散してＮ＋埋込み層２１を形成する。前記熱処理
工程はまたＮ＋埋込み層２１の上部にいくらかの２酸化
シリコンを成長させる。前記マスキング層およびＮ＋埋
込み層２１の上部の２酸化シリコンは次に除去され、ホ
ウ素（ｂｏｒｏｎ）のドーピングと共にジクロロシラン
を使用してシリコンをエピタキシャル的に被着すること
によりｐ形低ドープ単結晶シリコン層を生成して前記基
板２０とＮ＋埋込み層２１の上部に約１．４ミクロンの
厚さの第１のシリコン層２２が形成される。前記エピタ
キシャル成長工程およびそれに続く熱処理工程の間に、
Ｎ＋埋込み層２１の一部が第１のシリコン層２２内に拡
散するが、Ｎ＋埋込み層２１は前記第１のシリコン層２
２の下部面に隣接して残る。
【００１５】フィールドアイソレーション領域２３がシ
リコンのフィールドアイソレーションプロセスの伝統的
な局部酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ）を使用
して形成される。図２を参照すると、前記フィールドア
イソレーション領域は第１の記憶ノード用トランジスタ
（１１１〜１１３）と第２の記憶ノード用トランジスタ
（１１４〜１１６）の間に横たわっている。前記フィー
ルドアイソレーション領域２３はまたメモリセルを基板
２０の他の領域（図示せず）から電気的に分離するため
に使用できる。第１のゲート誘電層２４が図４に示され
るアクティブ領域内の前記第１のシリコン層２２を熱酸
化することにより形成される。ワード線１２３０の一部
である、第１の導電部材２５が前記第１のゲート誘電層
２４の上に形成される。第１の導電部材２５は前記ゲー
ト誘電層２４の上にシリコン層を被着しかつ該第１のシ
リコン層をリン（ｐｈｏｓｐｈｏｒｕｓ）により強くド
ーピングすることにより形成される。前記シリコン層は
伝統的なリソグラフおよびエッチング技術を使用してパ
ターニングされ約０．５ミクロンの幅を有する第１の導
電部材２５を形成する。該第１の導電部材２５はワード
線１２３０の一部を形成する。前記基板はひ素によって
強くドーピングされ共に第１のシリコン層２２内に第２
のドーピング領域２６および第３のドーピング領域２７
を形成する。図４は第２のドーピング領域２６の内の１
つおよび第３のドーピング領域２７の内の１つを含む。
図４に示されたものと同様の他の第２のドーピング領域
（図示せず）および他の第３のドーピング領域（図示せ
ず）はメモリセル内に形成される。プレーナＮチャネル
トランジスタである、バストランジスタが形成されかつ
各々前記第１の導電部材２５の一部、第２のドーピング
領域２６の一部、および前記第３のドーピング領域２７
の一部を含む。
【００１６】第２のマスキング層３０が基板の上に形成
される。該第２のマスキング層は２酸化シリコン層を約
１７００オングストロームの厚さで被着し、かつ該２酸
化シリコン層および前記第１のゲート誘電層２４を初め
てパターニングし開口を有する第２のマスキング層３０
を形成することによって形成され、この場合各開口は前
記ラッチ用トランジスタ１１３および１１６のための溝
（ｔｒｅｎｃｈｅｓ）がその後形成される各々の第２の
ドーピング領域２６の一部を露出する。基板はリンによ
って強くドーピングされかつ次にアニールされてリンイ
オンをドライブしかつ勾配をつけた拡散接合３１を形成
する。図５はこれらの勾配をつけた拡散接合３１の内の
１つを示す。
【００１７】第２のマスキング層３０をシリコンのエッ
チングマスクとして使用して、前記第１のシリコン層２
２が選択的にエッチングされトレンチ３２を形成し、こ
の場合各トレンチ３２は図６に示されるように底部、頭
部、および壁部を有し約１．４ミクロンの深さを有す
る。各Ｎチャネルの縦形トランジスタのためのアクティ
ブ領域はＮ＋埋込み層２１および勾配をつけた拡散接合
３１、そしてチャネル領域３４を含み、該チャネル領域
３４は前記Ｎ＋埋込み層２１と勾配をつけた拡散接合３
１との間に存在する前記第１のシリコン層２２の部分で
ある。完成されたメモリセル１１０においては、前記勾
配をつけた拡散接合は第１のシリコン層２２の上部面か
ら約０．４ミクロン延びている。第２のゲート誘電層３
３は図６に示されるトレンチ３２に隣接して存在するシ
リコンから２酸化シリコンを熱成長することによりトレ
ンチ３２の壁部および底部に隣接して形成される。
【００１８】第２のマスキング層３０が２度目にパター
ニングされて該第２のマスキング層３０を通る第２の開
口を形成する。該第２の開口は第２のドーピング領域２
６の各部を露出し、該第２のドーピング領域２６の上に
その後負荷トランジスタが形成される。ひ素によりイン
サイチュ（ｉｎ−ｓｉｔｕ）ドーピングされる第２のシ
リコン層４０は第２のマスキング層３０の上および前記
トレンチ３２および前記マスキング層の第２の開口内に
被着される。ケイ化チタン（ｔｉｔａｎｉｕｍｓｉｌｉ
ｃｉｄｅ）層４１が前記第２のシリコン層４０の部分か
ら前記第２のシリコン層４０の上に形成される。第２の
シリコン層４０とケイ化チタン層４１との組合わせが伝
統的な方法を使用してパターニングされ第２の導電部材
を形成する。縦形Ｎチャネルトランジスタである、ラッ
チトランジスタが形成され、各ラッチトランジスタはＮ
＋埋込み層２１の一部を含むソース領域、チャネル領域
３４、前記勾配をつけた拡散接合３１の一つを含むドレ
イン領域、第２のゲート誘電層３３、および前記第２の
シリコン層４０とケイ化チタン層４１を含む前記第２の
導電部材の一つの一部であるゲート電極を有する。各々
の第２の導電部材は一つの記憶ノードに関連するラッチ
トランジスタのゲート電極を他の記憶ノードに関連する
第２のドーピング領域２６と電気的に接続する。図７は
各々シリコン層４０およびケイ化チタン層４１を含むラ
ッチトランジスタの内の一つおよび前記第２の導電部材
の双方を示す。
【００１９】平坦な面を有しかつ２酸化シリコンからな
る第１の絶縁層４４が図７に示されるように、第２のマ
スキング層および前記第２の導電部材のケイ化チタン層
４１の上に形成される。第１の導電層は前記ケイ化チタ
ン層４１の上に約１．２ミクロン形成される。図８を参
照すると、第３のマスキング層５０がシリコンを約８０
０オングストロームの厚さに被着しかつ該シリコンを伝
統的な方法を使用してパターニングすることにより前記
第１の絶縁層４４の上に形成される。第３のマスキング
層５０は第３のマスキング層開口を有し、各々の第３の
マスキング層は後に負荷トランジスタが形成される第１
の絶縁層４４の一部を露出する。各々の第３のマスキン
グ層開口は中心（ｃｅｎｔｅｒ）を有し、かつ該中心を
通りかつ前記基板面にほぼ垂直なラインは第３のマスキ
ング層開口のための横方向センターラインを形成する。
前記露出された第１の絶縁層４４は異方性エッチングさ
れて前記第１の絶縁層４４を通り第２の導電部材のケイ
化チタン層４１の面５２に延びる開口を形成する。第１
の絶縁層４４は次に緩衝酸化物エッチャント（ｂｕｆｆ
ｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈａｎｔ）を使用して等
方性エッチングされ、それによって前記第２のマスキン
グ層５０が前記第３のマスキング層開口の各側に約２０
０オングストロームだけ（矢印５３で示されるように）
アンダーカットされ、ほぼ垂直な壁部を有する第１の絶
縁層開口５１を含むパターニングされた第１の絶縁層を
形成する。約４５０オングストロームの厚さの第２のシ
リコン層６０がリンによってインサイチュドーピングさ
れたシリコンを被着することにより前記第１の絶縁層４
４、第３のマスキング層５０、および前記第１の絶縁層
開口５１の底部および壁部に沿って形成される。第２の
シリコン層６０および第３のマスキング層５０が伝統的
な方法を使用してパターニングされ、図２（アイテム１
２１７）および図９に示されるように、八角形部１２１
３および１２１５内にありかつワード線１２３０の中心
の右側にある２つの層５０および６０の部分を除去す
る。約２００オングストロームの厚さの第３のゲート誘
電層６１が図９に示されるように第２のシリコン層６０
および第３のマスキング層５０の露出した側部から熱的
に成長される。
【００２０】第２のシリコン層６０が選択的にドーピン
グされて負荷トランジスタのソース領域およびトレイン
領域を形成しかつ該負荷トランジスタのソース領域を一
緒に電気的に接続する。選択的ドーピングが行われるこ
とが必要であり、それによって前記第２のシリコン層６
０が第１の絶縁層開口５１の底部に沿ってかつ頭部に隣
接して強くドーピングされドーピングされた第２のシリ
コン層６０を導電性にし、一方ドーパントが、負荷トラ
ンジスタのチャネル領域が後に配置される場所である、
前記第１の絶縁層開口５１の壁部に沿って横たわる第２
のシリコン層６０の部分に入ることを実質的に防止す
る。例えば、Ｖａｒｉａｎ Ａｓｓｏｃｉａｔｅｓによ
って製造されるＥｘｔｒｉｏｎ２２０形イオン注入装置
のような、平行走査イオン注入装置を使用して約ゼロ度
の公称基板傾き角（ｔｉｌｔ ａｎｇｌｅ）でイオン注
入が行なわれる。基板の傾斜角はそれによってイオンが
基板に向けて進行する角度の尺度であり、ゼロ度の基板
傾斜角は基板の面に垂直な方向に対応する。イオン注入
工程は公称ゼロ度で行なわれるが、実際の基板傾斜角は
＋／−０．５度程度変わり得る。第２のシリコン層６０
は第１の絶縁層開口５１の側部に沿って横方向に後退し
ており負荷トランジスタのソースおよびドレイン領域の
形成の間に第２のシリコン層６０のドーピングを実質的
に防止する。開口５１を形成する場合の前記第１の絶縁
層４４の等方性エッチングは部分的に第２のシリコン層
６０のイオン注入の間における実際の基板傾斜角によっ
て決定される。第２のシリコン層６０は２フッ化ホウ素
（ｂｏｒｏｎ ｄｉｆｌｕｏｒｉｄｅ）イオンを約４０
キロエレクトロンボルトのエネルギで約５Ｅ１５イオン
／平方センチメートルのドーズでイオン注入することに
より選択的にドーピングされる。基板は４つのセグメン
トでイオン注入され、該基板は合計ドーズの約４分の１
を受けかつ次に基板面にほぼ平行な面に沿って約９０度
回転される。図１０および１１はイオン注入の第１およ
び第３のセグメントを示すもので、これらは基板面から
みて少しのゼロでない注入角度を表す矢印６２および７
２によって描かれている。
【００２１】第１の絶縁層４４は２度目にパターニング
されて該第１の絶縁層を通る開口を形成し、該開口は、
１）ラッチ用トランジスタの上に横たわる前記第２の導
電部材のケイ化チタン層４１、および、２）前記第３の
ドーピング領域２７の部分、を露出する。第３の導電部
材９０および９１はひ素によりインサイチュドーピング
されたシリコン層を被着しかつ図１２に示されるように
該シリコン層を伝統的な方法を使用してパターニングす
ることにより形成される。前記第３の導電部材９１は前
記第３のドーピング領域２７に接触している。第３の導
電部材９０の一部は負荷トランジスタのゲート電極を形
成する。各負荷トランジスタは縦形ｐチャネル薄膜トラ
ンジスタであり、該縦形ｐチャネル薄膜トランジスタは
第１の絶縁層開口５１の底部に沿って横たわる第２のシ
リコン層６０の一部を含むソース領域、前記マスキング
層５０の一部および同じ第１の絶縁層開口５１の頭部に
隣接する第２のシリコン層６０の一部を含むソース領
域、前記第１の絶縁層開口５１の壁部に隣接する第２の
シリコン層６０の一部を含む横方向に後退したチャネル
領域９２、第３のゲート誘電層６１、および第２の導電
部材９０の一部であるゲート電極を有する。各々の第３
の導電部材９０はまた同じ記憶ノードに関連するラッチ
および負荷トランジスタのゲート電極を電気的に接続す
る。
【００２２】図１３に示されるように、第２のパターニ
ングされた絶縁層１００が第３の導電部材９０および９
１の上に形成される。該第２のパターニングされた絶縁
層１００はボロフォスフォシリケートガラス（ｂｏｒｏ
ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）層を被
着しかつ該ガラス層を平坦化しかつパターニングして前
記第３の導電部材９１を露出するコンタクト開口を含む
パターニングされた第２の絶縁層１００を形成する。前
記Ｎ＋埋込み層２１をＶｓｓ電極（図示せず）に接続す
るために、そして前記第２のシリコン層６０をＶｃｃ電
極（図示せず）に接続するために、さらに他のコンタク
ト開口（図示せず）を形成することができる。前記開口
はタングステンを含むコンタクトプラグ１０１によって
満たされる。相互接続部材１０２が、前記パターニング
された第２の絶縁層１００および前記コンタクトプラグ
１０１の上にアルミニウム層を被着することによりかつ
次に該アルミニウム層をパターニングすることにより形
成される。各々の相互接続部材１０２は前記コンタクト
プラグ１０１の内の１つおよび前記第３の導電部材９１
の内の１つを介して前記ドーピングされた第３の領域２
７の内の１つと電気的接続を行なうビット線の一部であ
る。次に基板が酸窒素（ｏｋｙｎｉｔｒｉｄｅ）パッシ
ベーション層１０３によって覆われて完成したメモリセ
ルを形成する。
【００２３】図１４および図１５は、前に説明した工程
に従ってかつ図２に、それぞれ、断面線１４−１４，１
５−１５によって示されたメモリセルの断面図である。
図１３と同様の、図１４および図１５はいくつかの層お
よび要素が図２に示されたメモリセルの頭部面図にどの
様に対応するかを示す。図１４を参照すると、ビット線
１２０２は前記ビット線コンタクト１２１２を介して第
３のドーピングされた領域と電気的接続を行なう。点線
の上に横たわるビット線コンタクト１２１２の部分は図
１３のタングステンプラグ１０１に対応し、かつ前記点
線の下に横たわる部分は図１３の第３の導電部材９１に
対応する。ワード線１２３０は図１３の第１の導電部材
２５を含む。第２の導電部材１２３３および１２３４は
ラッチトランジスタ１１３および１１６のゲート電極
を、それぞれ、負荷トランジスタ１１５および１１２の
ドレイン領域に接続する。前記点線の上に横たわる第２
の導電部材１２３３および１２３４の部分は図１３のチ
タンシリサイド層４１に対応し、かつ前記点線の下に横
たわる部分は図１３のドーピングされたシリコン層４０
に対応する。第３の導電部材１２４６はトランジスタ１
１５および１１６のゲート電極を互いに接続する。第３
の記憶ノード（図２のアイテム１２２を参照）は第２の
ドーピング領域２６、勾配を付けた拡散接合３１、第２
の導電部材１２３３、および前記第１の絶縁層開口の底
部に沿って横たわる第２のシリコン層６０の部分を含
む。図１５は、ビット線１２０１および１２０２を含
む。第２の導電部材１２３３は前記第３の導電部材１２
４６を前記ビット線１２０１の下に横たわる第２のドー
ピング領域２６に電気的に接続する。このようにして、
第２の記憶ノードに関連するラッチおよび負荷トランジ
スタのゲート電極は第１の記憶ノードに電気的に接続さ
れる。第２の導電部材１２３４（図１４に示されてい
る）と第３の導電部材１２４５の組合わせは同様の電気
的接続を形成する。
【００２４】例１の利点および製造上のオプション この例に従って製作された装置は数多くの利点を有す
る。このメモリセルは最も小さい構造寸法( ｆｅａｔｕ
ｒｅ ｄｉｍｅｎｓｉｏｎ）の２乗の約２４〜３４倍の
範囲で基板の面積を占有する。与えられた実施例の最小
構造寸法は約０．５ミクロン（第１の導電部材の幅）で
ある。従って、メモリセル面積は約６平方ミクロンであ
る。該メモリセル面積はもしより小さな構造寸法が使用
されればさらに低減される。現在のところ、位相シフト
マスクを使用した光学的リソグラフ方法は０．２ミクロ
ンほどの小ささの寸法を達成できかつ１平方ミクロンよ
りやや小さな面積を占有するメモリセルの形成が可能で
ある。該メモリセル面積はラッチ（ｎチャネル）および
負荷（ｐチャネル）トランジスタの双方に対し縦形トラ
ンジスタを使用することにより達成される。該ラッチお
よび負荷トランジスタは異なる高さに配置されかつ該ト
ランジスタがメモリセルの頭部面図からみられる用に一
緒に接近して配置できる。もしラッチおよび負荷トラン
ジスタがともに第１のシリコン層２２によって製造され
れば、該トランジスタはさらに離して配置する必要があ
るか、あるいはトランジスタを互いに電気的に分離する
ために複雑なアイソレーションプロセスが必要になるで
あろう。
【００２５】図６を参照すると、勾配をつけた拡散接合
３１はラッチトランジスタのトレンチ３２にセルフアラ
インされるが、それは第２のマスキング層３０内の同じ
開口が前記勾配を付けた拡散接合３１を形成するドーピ
ング工程とトレンチ形成工程との双方の間に使用される
からである。セルフアラインされた勾配を付けた拡散接
合３１はラッチトランジスタ１１３および１１６のトレ
ンチの頭部近くのドーピング領域を通ってより大きな電
流が流れ得るという点でさらに他の利点を有する。勾配
を付けた拡散接合３１はまたラッチトランジスタのため
の低ドープドレイン構造を形成しかつ該ラッチトランジ
スタのホットエレクトロンの装置劣化を低減することが
できる。
【００２６】第２の導電部材１２３３および１２３４は
ｎ型ドーピングされた第２のドーピング領域２６とｐ型
ドーピングされた負荷トランジスタ１１２および１１５
のドレイン領域との間の電気的接続を形成する。第２の
導電部材１２３３および１２３４のチタンシリサイド層
４１は負荷トランジスタ１１２および１１５のｎ型ドー
ピング領域２６とｐ型ドーピングドレイン領域との間の
ドーパントのマイグレーションを実質的に防止する導電
性障壁層である。該導電性障壁層は、該導電性障壁層が
実質的にドーパントのマイグレーションを防止しかつ前
記ｎ型およびｐ型領域の間の電気的接続を提供する限
り、チタンシリサイド層４１とともにあるいは該チタン
シリサイド層４１に代えて使用できる、コバルトシリサ
イド、モリブデンシリサイド、タングステンシリサイ
ド、チタン窒化物、その他のような、他の材料から構成
することができる。チタンシリサイド４１はまた前記第
１の絶縁層４４をエッチングする場合のエッチング停止
部（ｅｔｃｈ ｓｔｏｐ）を提供する。
【００２７】負荷トランジスタ１１２および１１５は横
方向に後退したチャネル領域９２を含む。該横方向に後
退したチャネル領域９２は負荷トランジスタ１１２およ
び１１５に対するソースおよびドレイン領域の形成段階
からのドーピングによって実質的にドーピングされな
い。横方向の後退（ｌａｔｅｒａｌ ｒｅｃｅｓｓｉｎ
ｇ）は前記第３のマスキング層がアンダーカットされる
ように前記第１の絶縁層開口５１を等方性エッチングす
ることにより達成される。一般に、横方向後退の量の下
限は縦形トランジスタが形成される層の厚さにソース／
ドレインのドーピング工程の間に実際に生じる最大の基
板傾斜角の正弦（ｓｉｎｅ）を乗算したものによって決
定される。チタンシリサイド層４１の上の第１の絶縁層
４４は約１．２ミクロンまたは約１２，０００オングス
トロームである。ソース／ドレインのドーピングのため
の基板傾斜角は公称でゼロ度にセットされるが、実際の
基板傾斜角は＋／−０．５度になり得る。すなわち、横
方向後退の下限は、 １２，０００オングストローム・ｓｉｎｅ０．５度＝１
０５オングストローム である。上限は一般にはこのソース／ドレインドーピン
グ工程の間にドーパントが該ドーパントがイオン注入さ
れる部分を越えてどれだけ遠く拡散するかによって決定
される。例えば、前記ドーピング工程に続く熱処理工程
がドーパントを約２０００オングストローム拡散させれ
ば、横方向後退の上限は前記イオン注入工程の１０５オ
ングストロームを越えて約２０００オングストロームす
なわち合計約２１０５オングストロームである。負荷ト
ランジスタのための前記第１の絶縁層開口の形成を行な
う場合の等方性エッチング工程は前記第１の絶縁層の約
１０５〜２１０５オングストロームの間でエッチングを
行なう。前に述べた実施例においては、第１の絶縁層４
４は約２００オングストローム等方性エッチングされか
つ負荷トランジスタのチャネル領域の約２００オングス
トロームだけ後退されるようにする。より小さな横方向
後退が一般に好ましく、かつ従って、等方性エッチング
の量は典型的には前記下限に近くなる。当業者は前記第
１の絶縁層の厚さ、前記最大基板傾斜角、および熱サイ
クルが変化するに応じて前記等方性エッチングの量を調
整できる。もし負荷トランジスタ１１２および１１５の
チャネル領域が横方向に後退しなければ、負荷トランジ
スタ１１２および１１５のチャネル領域は負荷トランジ
スタ１１２および１１５の電気的特性を大幅に変化させ
得るソースおよびドレインドーピングのかなりの部分を
受ける可能性がある。
【００２８】ラッチおよび負荷トランジスタは縦形トラ
ンジスタでありかつ、前記トレンチまたは開口が形成さ
れる層の厚さの関数である、前記トレンチまたは開口の
深さによって部分的に決定されるチャネル長を有する。
平面（ｐｌａｎａｒ）トランジスタは典型的にはリソグ
ラフパターンによって決定されるチャネル長さを有す
る。縦形トランジスタに対するチャネル長は平面トラン
ジスタと比較してより小さくしかつより良好に制御する
ことができるが、その理由は１つの層がリソグラフ方法
の分解能限界よりも小さな厚さを持つことができかつ厚
さの制御が典型的にはリソグラフパターンの寸法制御よ
りも良好なためである。
【００２９】前の説明は数多くのプロセスの詳細を含ん
でいる。当業者は本発明の精神および範囲から離れるこ
となく数多くの材料および厚さそして他の寸法を変え得
ることを理解するであろう。第１のシリコン層はある範
囲の厚さを有する。該シリコン層または導電部材のシリ
コン部分は単結晶シリコン、多結晶シリコン、またはア
モルファスシリコンとすることができ、前記絶縁層は２
酸化シリコン、窒化シリコン、または酸窒化（ｏｘｙｎ
ｉｔｒｉｄｅ）シリコンを含むことができ、前記ゲート
誘電層は２酸化シリコンまたは酸窒化シリコンを含むこ
とができ、前記コンタクトプラグはタングステン、ドー
ピングされた多結晶シリコン、ドーピングされたアモル
ファスシリコン、金属、金属合金、または導電性金属窒
化物を含むことができ、前記相互接続部材はアルミニウ
ム、銅、または金を含むことができ、かつ前記パッシベ
ーション層は酸窒化物またはリンをドーピングしたガラ
スを含むことができる。前記マスキング層は種々の材料
から構成できるが、各マスキング層は下にある層よりも
低いエッチングレートを持たなければならない。以下に
示すのは使用することができる厚さおよび寸法のいくつ
かの範囲である。すなわち、第１のシリコン層は１．０
〜１．８ミクロンの間とすることができ、第１の導電部
材の幅は０．２〜１．０ミクロンの幅とすることがで
き、前記トレンチは１．２〜２．０ミクロンの深さとす
ることができ、前記第２のマスキング層は１５００〜２
０００オングストロームの厚さとすることができ、前記
第３のマスキング層は７００〜１０００オングストロー
ムの間の厚さとすることができ、前記第１の絶縁層は
１．０〜１．４オングストロームの間の厚さとすること
ができ、前記第２のシリコン層は４００〜５００オング
ストロームの間の厚さとすることができ、そして前記第
３のゲート誘電層は１００〜３００オングストロームの
厚さとすることができる。材料、厚さおよび他の寸法の
リストは排他的または制限的なものと考えるべきではな
い。
【００３０】他の実施例はさらに他の変形を含むことが
できる。メモリセルは２酸化シリコンまたはサファイヤ
を含む基板上に横たわる単結晶シリコン層を使用して形
成できる。ドーパントの形はｎ型ドーピング層および領
域がｐ型ドーピングされ、かつｐ型ドーピング層および
領域がｎ型ドーピングされるように反転できる。前記導
電部材はイオン注入することができ、インサイチュドー
ピングすることができ、あるいは別個の炉によるドーピ
ング工程（シリコン被着工程とは異なる）の間にドーピ
ングすることができるが、インサイチュドーピングは一
般には深い開口またはトレンチ（２０００オングストロ
ームより深い）内に形成される導電部材をドーピングす
るために使用される。導電部材のインサイチュドーピン
グはリンまたはひ素を含むことができる。第２のシリコ
ン層６０のイオン注入工程は基板を回転させることなく
行うことができ、あるいは基板は該工程の間連続的に回
転させることができる。前記トレンチおよび第１の絶縁
層開口は図２に示される直線で囲まれた形状以外の形状
とすることもできる。前記トレンチまたは第１の絶縁層
開口は円筒形とすることができ、この場合は該トレンチ
または開口は１つの壁部のみを有する。
【００３１】電気的パラメータは厚さまたはドーピング
のパラメータを変えることにより変えることができる。
各々の縦形トランジスタのチャネル長は前記第１のシリ
コン層２２の厚さまたは前記チタンシリサイド層４１の
上の第１の絶縁層４４の厚さの関数である。前記メモリ
セルのトランジスタのチャネル長もまた前記ソース領域
およびドレイン領域が露出される熱処理工程の温度およ
び時間に依存する。前記パスおよびラッチトランジスタ
のしきい値電圧は第１のシリコン層２２のホウ素（ｂｏ
ｒｏｎ）濃度に依存しかつ負荷トランジスタは前記第２
のシリコン層６０のリン濃度に依存する。前記しきい値
電圧はまたゲート誘電層の厚さに依存する。当業者は、
メモリセルの所望の電気的特性を与えるために処理パラ
メータを変えることができる。
【００３２】前記トレンチの深さは装置性能に大きな悪
影響を与えることなく調整できる。前に述べた実施例の
トレンチ３２の深さはほぼ前記第１のシリコン層２２の
深さと等価である。前記トレンチは少なくともＮ＋埋込
み層２１に接触しなければならない。従って、最小トレ
ンチ深さはＮ＋埋込み層２１がどれだけ遠く前記第１の
シリコン層２２内に延びているかによって決定される。
理論的な最大トレンチ深さの知られた限界はなく、かつ
トレンチ３２はＮ＋埋込み層２１を完全に貫通して延び
ることができる。従って、前記トレンチの底部または壁
部の少なくとも一部は前記Ｎ＋埋込み層２１の部分に接
触しなければならない。
【００３３】上に述べたメモリセルは個別装置としてあ
るいは集積回路の他の電気的装置とともに形成できる。
他の絶縁層、コンタクトプラグ、ビアプラグ（ｖｉａ
ｐｌｕｇｓ）、または相互接続部材が第３の導電部材９
０および９１とパッシベイション層１０２との間に前記
メモリセルと前記個別装置または集積回路の他の領域と
の間の適切な電気的接続を行うために、第３の導電部材
９０および９１と前記パッシベイション層１０２との間
に必要であるかもしれない。メモリセルの前記個別装置
または集積回路の他の領域への電気的接続の要求は当業
者によって達成できる。
【００３４】例 ２ 他の実施例では、シリコントレンチトランジスタの横方
向に後退したチャネル領域、非対称トレンチに対する注
入角度の選択、および勾配を付けた拡散接合によってド
ーピングされた両方の領域を有する縦形トランジスタの
形成を含み、利用可能な方法または装置のオプションを
より良く説明するために前記例１に対する変更が提示さ
れる。該実施例は前記例１において説明した基板を使用
しかつ勾配を付けた拡散接合３１の形成までかつ該形成
を含む同じステップを使用して処理される。図５は、前
記縦形ｎチャネルトランジスタの１つが形成される基板
の部分の断面図を含みかつシリコン基板２０、Ｎ＋埋込
み層２１、第２のシリコン層２２、第２のドーピング領
域２６、勾配を付けた拡散接合３１、第１のゲート誘電
層２４、および第１のマスキング層３０を含む。非対称
トレンチは２工程エッチングプロセスの間に形成され
る。図１６を参照すると、第１の工程は勾配を付けた接
合３１および第２のシリコン層２２を通ってＮ＋埋込み
層２１まで異方性エッチングするために行なわれ、該異
方性エッチングは（１００）結晶面の〈１１０〉結晶方
向に沿った方向を有する側部１６１および（１００）結
晶面の〈１００〉結晶方向に沿った方向を有する側部１
６２を有するトレンチ１６０を形成するために伝統的な
方法を使用する。側部１６１および１６２はトレンチの
対向側にないが、側部１６１および１６２は説明の目的
でトレンチ１６０の対向側にあるものとして示されてい
る。
【００３５】第２の工程はトレンチの底部において勾配
を付けた拡散接合を形成する前にチャネル領域３４の第
２のシリコン層２２を横方向に後退させるために行なわ
れる。第２の工程は、例えば、水酸化カリウムのよう
な、第１のシリコン層２２を等方性エッチングするシリ
コンエッチング液を使用する。側部１６１および１６２
は異なる結晶方向に沿っているから、それらは異なるレ
ートでエッチングしかつ図１７に示されるように非対称
トレンチ１６０を形成する。エッチング時間は約０．１
７ミクロンのシリコンが側部１６１からエッチングされ
るように選択される。側部１６２はさらにエッチングさ
れるが、それはその側部に沿って横たわるシリコン原子
の密度が側部１６１に沿ったものより低いからである。
ポイント１７１および１７４は第２のシリコン層２２が
トレンチ１６０の側部に沿ったＮ＋層２１の接触する場
所である。ポイント１７２および１７３は誘電層２４を
通る開口の横方向中心に向って延びる第１のゲート誘電
層２４のエッジに沿った場所である。ポイント１７１お
よび１７２は基板の表面にほぼ垂直な方向に関して角度
ｑ１をなすラインを形成し、かつポイント１７３および
１７４は基板の表面にほぼ垂直な方向に対して角度ｑ２
を成すラインを形成する。角度ｑ１は角度ｑ２よりも小
さいが、その理由は前記第２の工程が側部１６１を側部
１６２と比較してより低いレートでエッチングしたから
である。
【００３６】前記基板は、例えば、Ｖａｒｉａｎ Ａｓ
ｓｏｃｉａｔｅｓにより製造されたＥｘｔｒｉｏｎ ３
５０Ｄ型イオン注入装置のような、ラスタ走査イオン注
入装置によってイオン注入される。前記基板は図１８に
示されるように、公称基板傾斜角（ｔｉｌｔ ａｎｇｌ
ｅ）約７度および約４０キロエレクトロンボルトのエネ
ルギで約２Ｅ１５イオン／平方センチメートルのドーズ
までリンイオンによってイオン注入される。前記注入角
は基板の中心において約７度に設定されているが、ラス
タ走査は基板のエッジ近くでは実際の基板傾斜角が４度
ほどに低くなりあるいは１０度程度に高くなり得る。横
方向後退の量は実質的にポイント１７１および１７４の
上のトレンチ１６０の側部１６１および１６２にイオン
が注入されないように選択される。一般に、横方向後退
の量はＮ＋埋込み層２１の上の第１のシリコン層２２の
厚さ（１．０ミクロン）にトレンチ１６０の底部をドー
ピングするときにみられる最大の注入角度（約１０度）
の正弦（ｓｉｎｅ）倍である。この例では、横方向エッ
チングの量は約０．１７ミクロンである必要があり、こ
れはほぼ１．０ミクロンを１０度の正弦で乗算したもの
である。ｑ２は角度ｑ１より大きいから事実上ポイント
１７４の上の側部１６２には何等のドーピングも生じな
い。基板は前に述べた４象限方法（ｆｏｕｒ ｑｕａｄ
ｒａｎｔ ｍｅｔｈｏｄ）を使用してイオン注入され
る。図１８および図１９は、それぞれ、第１および第３
のセグメントの間におけるイオン注入を示す。
【００３７】約１２０オングストロームの厚さの第１の
ゲート誘電層１８０は、図２０に示されるように、側部
１６１および１６２と非対称トレンチ１６０の底部に沿
って熱成長される。該熱酸化はまたリンドーパントをア
クティベートおよび拡散してドーピング領域１８０を形
成する。ドーピング領域１８０とＮ＋埋込み層２２の組
合せは非対象トレンチ１６０の側部に知った勾配を付け
た拡散接合を形成する。前記第１の導電部材の形成から
始まった処理ステップの残りは前記第１の実施例を使用
して説明したものと同じ処理工程を使用する。
【００３８】この例において説明した実施例は前記トレ
ンチを形成するために使用される開口に関する非対称ト
レンチおよび縦形ｎチャネルトランジスタのソースおよ
びドレイン領域の双方に対する勾配を有する拡散接合を
有する縦形トランジスタを形成する。当業者は、１）、
対称であれ非対称であれ、横方向に後退したチャネル領
域、または、２）ドレインおよび／またはソース領域の
ための勾配を有する拡散接合、を有する縦形トランジス
タは実質的に縦形トランジスタを使用できる任意の形式
の半導体装置に使用できることを理解するであろう。上
に述べた実施例はメモリセルを形成しているが、横方向
に後退したチャネル領域または勾配を有する拡散接合を
有する縦形トランジスタはまた、例えば、マイクロプロ
セッサのような、論理装置を形成するために使用でき
る。
【００３９】以上の説明では、本発明はその特定の実施
例に関して説明された。しかしながら、添付の特許請求
の範囲に記載された本発明のより広い精神または範囲か
ら離れることなく種々の修正および変更を行なうことが
できることは明らかであろう。従って、本明細書および
図面は制限的な意味ではなく例示的なものと見なされる
べきである。
【００４０】
【発明の効果】以上のように、本発明によれば、小型で
あり、電流容量が大きくかつ信頼性の高い縦形電界効果
トランジスタを提供でき、またこの電界効果トランジス
タを使用することにより複雑なフィールドアイソレーシ
ョン工程なしに占有面積の小さなメモリセルが実現でき
る。
【図面の簡単な説明】
【図１】従来技術の６トランジスタ・スタティックラン
ダムアクセスメモリセルを示す電気回路図である。
【図２】本発明の１実施例にしたがって形成されたスタ
ティックランダムアクセスメモリセルの頭部面図であ
る。
【図３】図２のメモリセルを形成するために使用される
処理工程を示すフローチャートである。
【図４】図２のメモリセルを形成する上での種々の処理
ステップにおける半導体基板の一部を示す断面図であ
る。
【図５】図２のメモリセルを形成する上での種々の処理
ステップにおける半導体基板の一部を示す断面図であ
る。
【図６】図２のメモリセルを形成する上での種々の処理
ステップにおける半導体基板の一部を示す断面図であ
る。
【図７】図２のメモリセルを形成する上での種々の処理
ステップにおける半導体基板の一部を示す断面図であ
る。
【図８】図２のメモリセルを形成する上での種々の処理
ステップにおける半導体基板の一部を示す断面図であ
る。
【図９】図２のメモリセルを形成する上での種々の処理
ステップにおける半導体基板の一部を示す断面図であ
る。
【図１０】図２のメモリセルを形成する上での種々の処
理ステップにおける半導体基板の一部を示す断面図であ
る。
【図１１】図２のメモリセルを形成する上での種々の処
理ステップにおける半導体基板の一部を示す断面図であ
る。
【図１２】図２のメモリセルを形成する上での種々の処
理ステップにおける半導体基板の一部を示す断面図であ
る。
【図１３】図２のメモリセルを形成する上での種々の処
理ステップにおける半導体基板の一部を示す断面図であ
る。
【図１４】図２のメモリセルの断面図である。
【図１５】図２のメモリセルの断面図である。
【図１６】本発明の他の実施例にしたがってメモリセル
を形成する上での種々の処理ステップにおける半導体基
板の断面図である。
【図１７】本発明の他の実施例にしたがってメモリセル
を形成する上での種々の処理ステップにおける半導体基
板の断面図である。
【図１８】本発明の他の実施例にしたがってメモリセル
を形成する上での種々の処理ステップにおける半導体基
板の断面図である。
【図１９】本発明の他の実施例にしたがってメモリセル
を形成する上での種々の処理ステップにおける半導体基
板の断面図である。
【図２０】本発明の他の実施例にしたがってメモリセル
を形成する上での種々の処理ステップにおける半導体基
板の断面図である。
【符号の説明】
２１ ソース領域 ２６ ソース／ドレイン領域 ２８ チャネル領域 ３１ 勾配を付けた拡散接合 ５０ ソース／ドレイン領域 ６０ ドレイン領域 ９２ 横方向に後退したチャネル領域 １１０ ランダムアクセスメモリセル １１１，１１４ パストランジスタ １１２，１１５ 負荷トランジスタ １１３，１１６ ラッチトランジスタ １２３０，１２３３ ゲート電極 １２３４ 導電障壁層 １２４６ ゲート電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 スタティックランダムアクセスメモリセ
    ルであって、 ２個の第１の縦形電界効果トランジスタであって、各々
    ソース領域、ドレイン領域、ゲート電極、および第１の
    導電形を有する第１のチャネル領域を含み、前記第１の
    チャネル領域は半導体基板上に横たわり、かつ前記第１
    の縦形電界効果トランジスタは負荷トランジスタとして
    作用するもの、そして第２の縦形電界効果トランジスタ
    であって、各々ソース領域、ドレイン領域、ゲート電
    極、および前記第１の導電形と反対の第２の導電形を有
    する第２のチャネル領域を含み、前記第２のチャネル領
    域は前記基板内に存在し、かつ前記第１の縦形電界効果
    トランジスタは前記第２の縦形電界効果トランジスタと
    比較して異なる高さに存在し、かつ前記第２の縦形電界
    効果トランジスタはラッチトランジスタとして作用する
    もの、 を具備することを特徴とするスタティックランダムアク
    セスメモリセル。
  2. 【請求項２】 さらに、 ２つの平面電界効果トランジスタであって、各々第１の
    ソース／ドレイン領域、第２のソース／ドレイン領域、
    ゲート電極、および第２の導電形を有する第３のチャネ
    ル領域を含み、前記第３のチャネル領域は前記基板内に
    存在し、かつ前記平面電界効果トランジスタはパストラ
    ンジスタとして作用するもの、そして導電性障壁層であ
    って、該導電性障壁層は前記第１の縦形電界効果トラン
    ジスタのドレイン領域と前記第２の縦形電界効果トラン
    ジスタのドレイン領域との間に存在し、かつ各対のトラ
    ンジスタのドレイン領域を一緒に電気的に接続しかつ実
    質的に第１および第２の電界効果トランジスタの各対の
    ドレイン領域の間のドーパントのマイグレーションを防
    止するもの、 を具備することを特徴とする請求項１に記載のメモリセ
    ル。
  3. 【請求項３】 前記第１の縦形電界効果トランジスタお
    よび前記第２の縦形電界効果トランジスタは異なる高さ
    にあることを特徴とする請求項１に記載のメモリセル。
  4. 【請求項４】 縦形電界効果トランジスタであって、 ゲート電極、 該ゲート電極に隣接して横たわるゲート誘電層、そして
    前記ゲート誘電層に隣接して横たわるアクティブ領域、 を具備し、前記ゲート誘電層は前記ゲート電極と前記ア
    クティブ領域との間に存在し、前記アクティブ領域は、 第１のドーピング領域、 前記第１のドーピング領域の上に横たわりかつ前記ゲー
    ト誘電層に隣接するゲート誘電側部を有するチャネル領
    域、 前記チャネル領域の上に横たわる第２のドーピング領域
    であって、前記チャネル領域は前記第１のドーピング領
    域と前記第２のドーピング領域との間に存在し、かつ前
    記第２のドーピング領域は前記チャネル領域のゲート誘
    電側部を越えて横方向に延在するエッジを有するもの、 を具備することを特徴とする縦形電界効果トランジス
    タ。
JP5204701A 1992-07-28 1993-07-27 縦形電界効果トランジスタおよびこれを用いたスタティックランダムアクセスメモリセル Pending JPH0888328A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US921,039 1992-07-28
US07/921,039 US5364810A (en) 1992-07-28 1992-07-28 Methods of forming a vertical field-effect transistor and a semiconductor memory cell

Publications (1)

Publication Number Publication Date
JPH0888328A true JPH0888328A (ja) 1996-04-02

Family

ID=25444833

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5204701A Pending JPH0888328A (ja) 1992-07-28 1993-07-27 縦形電界効果トランジスタおよびこれを用いたスタティックランダムアクセスメモリセル

Country Status (3)

Country Link
US (2) US5364810A (ja)
JP (1) JPH0888328A (ja)
KR (1) KR100238923B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7161215B2 (en) 2002-07-31 2007-01-09 Renesas Technology Corp. Semiconductor memory device and method of manufacturing the same, a method of manufacturing a vertical MISFET and a vertical MISFET, and a method of manufacturing a semiconductor device and a semiconductor device
JP2007013196A (ja) * 2006-08-23 2007-01-18 Renesas Technology Corp 半導体装置
US7279754B2 (en) 2002-07-08 2007-10-09 Renesas Technology Corp. Semiconductor memory device and a method of manufacturing the same
JP2009044178A (ja) * 2002-07-31 2009-02-26 Renesas Technology Corp 半導体装置の製造方法および半導体記憶装置の製造方法
US8581333B2 (en) 2008-04-16 2013-11-12 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
US8692317B2 (en) 2008-04-16 2014-04-08 Nec Corporation Semiconductor storage device

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5364810A (en) * 1992-07-28 1994-11-15 Motorola, Inc. Methods of forming a vertical field-effect transistor and a semiconductor memory cell
JP3383377B2 (ja) * 1993-10-28 2003-03-04 株式会社東芝 トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法
US5422296A (en) * 1994-04-25 1995-06-06 Motorola, Inc. Process for forming a static-random-access memory cell
US5698893A (en) * 1995-01-03 1997-12-16 Motorola, Inc. Static-random-access memory cell with trench transistor and enhanced stability
US6740573B2 (en) * 1995-02-17 2004-05-25 Micron Technology, Inc. Method for forming an integrated circuit interconnect using a dual poly process
SE9501310D0 (sv) * 1995-04-10 1995-04-10 Abb Research Ltd A method for introduction of an impurity dopant in SiC, a semiconductor device formed by the mehtod and a use of a highly doped amorphous layer as a source for dopant diffusion into SiC
US5729045A (en) * 1996-04-02 1998-03-17 Advanced Micro Devices, Inc. Field effect transistor with higher mobility
US5920453A (en) * 1996-08-20 1999-07-06 Ramtron International Corporation Completely encapsulated top electrode of a ferroelectric capacitor
US5847442A (en) * 1996-11-12 1998-12-08 Lucent Technologies Inc. Structure for read-only-memory
US5870330A (en) * 1996-12-27 1999-02-09 Stmicroelectronics, Inc. Method of making and structure of SRAM storage cell with N channel thin film transistor load devices
US20040222525A1 (en) * 1997-03-14 2004-11-11 Rhodes Howard E. Advanced VLSI metallization
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5907170A (en) 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5914511A (en) * 1997-10-06 1999-06-22 Micron Technology, Inc. Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts
US6528837B2 (en) 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6284633B1 (en) * 1997-11-24 2001-09-04 Motorola Inc. Method for forming a tensile plasma enhanced nitride capping layer over a gate electrode
US6114210A (en) * 1997-11-26 2000-09-05 Advanced Micro Devices, Inc. Method of forming semiconductor device comprising a drain region with a graded N-LDD junction with increased HCI lifetime
TW424326B (en) * 1997-11-27 2001-03-01 Siemens Ag SRAM-cells arrangement and its production method
US6184073B1 (en) * 1997-12-23 2001-02-06 Motorola, Inc. Process for forming a semiconductor device having an interconnect or conductive film electrically insulated from a conductive member or region
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6304483B1 (en) 1998-02-24 2001-10-16 Micron Technology, Inc. Circuits and methods for a static random access memory using vertical transistors
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
KR100290781B1 (ko) 1998-06-30 2001-06-01 박종섭 반도체 소자 및 그 제조방법
US6137132A (en) * 1998-06-30 2000-10-24 Acer Semiconductor Manufacturing Inc. High density buried bit line flash EEPROM memory cell with a shallow trench floating gate
EP0973203A3 (de) * 1998-07-17 2001-02-14 Infineon Technologies AG Halbleiterschicht mit lateral veränderlicher Dotierung und Verfahren zu dessen Herstellung
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
US6258644B1 (en) * 1999-02-08 2001-07-10 Texas Instruments Incorporated Mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps
US6245615B1 (en) * 1999-08-31 2001-06-12 Micron Technology, Inc. Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction
US6383871B1 (en) 1999-08-31 2002-05-07 Micron Technology, Inc. Method of forming multiple oxide thicknesses for merged memory and logic applications
JP3626058B2 (ja) * 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6358785B1 (en) * 2000-06-06 2002-03-19 Lucent Technologies, Inc. Method for forming shallow trench isolation structures
US6335247B1 (en) * 2000-06-19 2002-01-01 Infineon Technologies Ag Integrated circuit vertical trench device and method of forming thereof
JP2002100735A (ja) * 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体集積回路および半導体集積回路システム
US6426259B1 (en) * 2000-11-15 2002-07-30 Advanced Micro Devices, Inc. Vertical field effect transistor with metal oxide as sidewall gate insulator
US6597013B2 (en) * 2001-08-06 2003-07-22 Texas Instruments Incorporated Low current blow trim fuse
US6501120B1 (en) * 2002-01-15 2002-12-31 Taiwan Semiconductor Manufacturing Company, Ltd Capacitor under bitline (CUB) memory cell structure employing air gap void isolation
DE10211335A1 (de) * 2002-03-14 2005-06-09 Infineon Technologies Ag SRAM-Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Speicherzellen-Anordnung
DE10231646B4 (de) * 2002-07-12 2007-01-18 Infineon Technologies Ag Nichtflüchtige Speicherzellen
JP4578785B2 (ja) * 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2005310852A (ja) * 2004-04-19 2005-11-04 Renesas Technology Corp 半導体集積回路装置およびの製造方法
US7253072B2 (en) * 2004-05-13 2007-08-07 Texas Instruments Incorporated Implant optimization scheme
US7553740B2 (en) * 2005-05-26 2009-06-30 Fairchild Semiconductor Corporation Structure and method for forming a minimum pitch trench-gate FET with heavy body region
EP1742270A1 (en) * 2005-07-06 2007-01-10 STMicroelectronics S.r.l. MOS transistor having a trench-gate and method of manufacturing the same
TWI313514B (en) * 2006-11-16 2009-08-11 Au Optronics Corporatio Thin film transistor array substrate and fabricating method thereof
JP2010056215A (ja) * 2008-08-27 2010-03-11 Nec Electronics Corp 縦型電界効果トランジスタを備える半導体装置及びその製造方法
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID
US9117843B2 (en) * 2011-09-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Device with engineered epitaxial region and methods of making same
US8969949B2 (en) * 2013-03-10 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for static random access memory device of vertical tunneling field effect transistor
CN104576381B (zh) * 2013-10-14 2018-01-09 中国科学院微电子研究所 一种非对称超薄soimos晶体管结构及其制造方法
CN105990428B (zh) * 2015-02-17 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US10243073B2 (en) 2016-08-19 2019-03-26 International Business Machines Corporation Vertical channel field-effect transistor (FET) process compatible long channel transistors
US10804148B2 (en) 2017-08-25 2020-10-13 International Business Machines Corporation Buried contact to provide reduced VFET feature-to-feature tolerance requirements
US10522549B2 (en) * 2018-02-17 2019-12-31 Varian Semiconductor Equipment Associates, Inc. Uniform gate dielectric for DRAM device
US11205718B1 (en) * 2018-11-26 2021-12-21 Texas Instruments Incorporated High performance super-beta NPN (SBNPN)
US11094798B2 (en) 2019-06-14 2021-08-17 International Business Machines Corporation Vertical FET with symmetric junctions

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2438256A1 (de) * 1974-08-08 1976-02-19 Siemens Ag Verfahren zum herstellen einer monolithischen halbleiterverbundanordnung
US4187125A (en) * 1976-12-27 1980-02-05 Raytheon Company Method for manufacturing semiconductor structures by anisotropic and isotropic etching
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
US4554572A (en) * 1983-06-17 1985-11-19 Texas Instruments Incorporated Self-aligned stacked CMOS
US4713678A (en) * 1984-12-07 1987-12-15 Texas Instruments Incorporated dRAM cell and method
US5057444A (en) * 1985-03-05 1991-10-15 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
US5072276A (en) * 1986-10-08 1991-12-10 Texas Instruments Incorporated Elevated CMOS
JPH088357B2 (ja) * 1986-12-01 1996-01-29 三菱電機株式会社 縦型ｍｏｓトランジスタ
US5082795A (en) * 1986-12-05 1992-01-21 General Electric Company Method of fabricating a field effect semiconductor device having a self-aligned structure
US4987090A (en) * 1987-07-02 1991-01-22 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
JPH0714009B2 (ja) * 1987-10-15 1995-02-15 日本電気株式会社 Ｍｏｓ型半導体記憶回路装置
US4864374A (en) * 1987-11-30 1989-09-05 Texas Instruments Incorporated Two-transistor dram cell with high alpha particle immunity
US4982266A (en) * 1987-12-23 1991-01-01 Texas Instruments Incorporated Integrated circuit with metal interconnecting layers above and below active circuitry
JPH01194437A (ja) * 1988-01-29 1989-08-04 Mitsubishi Electric Corp 半導体装置
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
US5010386A (en) * 1989-12-26 1991-04-23 Texas Instruments Incorporated Insulator separated vertical CMOS
JPH0513714A (ja) * 1990-01-25 1993-01-22 Texas Instr Inc <Ti> 溝型トランジスタ使用の双安定論理デバイス
US5078498A (en) * 1990-06-29 1992-01-07 Texas Instruments Incorporated Two-transistor programmable memory cell with a vertical floating gate transistor
US5198683A (en) * 1991-05-03 1993-03-30 Motorola, Inc. Integrated circuit memory device and structural layout thereof
US5229310A (en) * 1991-05-03 1993-07-20 Motorola, Inc. Method for making a self-aligned vertical thin-film transistor in a semiconductor device
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US5364810A (en) * 1992-07-28 1994-11-15 Motorola, Inc. Methods of forming a vertical field-effect transistor and a semiconductor memory cell

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598133B2 (en) 2002-07-08 2009-10-06 Renesas Technology Corp Semiconductor memory device and a method of manufacturing the same
US7981738B2 (en) 2002-07-08 2011-07-19 Renesas Electronics Corporation Semiconductor memory device and a method of manufacturing the same
US8652895B2 (en) 2002-07-08 2014-02-18 Renesas Electronics Corporation Semiconductor memory device and a method of manufacturing the same
US7279754B2 (en) 2002-07-08 2007-10-09 Renesas Technology Corp. Semiconductor memory device and a method of manufacturing the same
US7829952B2 (en) 2002-07-08 2010-11-09 Renesas Electronics Corporation Semiconductor memory device and a method of manufacturing the same
US7495289B2 (en) 2002-07-31 2009-02-24 Renesas Technology Corp. Semiconductor memory device and a method of manufacturing the same, a method of manufacturing a vertical MISFET and a vertical MISFET, and a method of manufacturing a semiconductor device and a semiconductor device
JP2009044178A (ja) * 2002-07-31 2009-02-26 Renesas Technology Corp 半導体装置の製造方法および半導体記憶装置の製造方法
US7161215B2 (en) 2002-07-31 2007-01-09 Renesas Technology Corp. Semiconductor memory device and method of manufacturing the same, a method of manufacturing a vertical MISFET and a vertical MISFET, and a method of manufacturing a semiconductor device and a semiconductor device
US7972920B2 (en) 2002-07-31 2011-07-05 Hitachi Ulsi Systems Co., Ltd. Semiconductor memory device and a method of manufacturing the same, a method of manufacturing a vertical MISFET and a vertical MISFET, and a method of manufacturing a semiconductor device and a semiconductor device
US7701020B2 (en) 2002-07-31 2010-04-20 Renesas Technology Corp. Semiconductor memory device and a method of manufacturing the same, a method of manufacturing a vertical MISFET and a vertical MISFET, and a method of manufacturing a semiconductor device and a semiconductor device
US8476138B2 (en) 2002-07-31 2013-07-02 Hitachi Ulsi Systems Co., Ltd. Semiconductor memory device and a method of manufacturing the same, a method of manufacturing a vertical MISFET and a vertical MISFET, and a method of manufacturing a semiconductor device and a semiconductor device
US7190031B2 (en) 2002-07-31 2007-03-13 Renesas Technology Corp. Semiconductor memory device and a method of manufacturing the same, a method of manufacturing a vertical MISFET and a vertical MISFET, and a method of manufacturing a semiconductor device and a semiconductor device
JP2007013196A (ja) * 2006-08-23 2007-01-18 Renesas Technology Corp 半導体装置
US8581333B2 (en) 2008-04-16 2013-11-12 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
US8692317B2 (en) 2008-04-16 2014-04-08 Nec Corporation Semiconductor storage device

Also Published As

Publication number Publication date
US5364810A (en) 1994-11-15
US5416736A (en) 1995-05-16
KR100238923B1 (ko) 2000-01-15
KR940003038A (ko) 1994-02-19

Similar Documents

Publication Publication Date Title
JPH0888328A (ja) 縦形電界効果トランジスタおよびこれを用いたスタティックランダムアクセスメモリセル
US4728623A (en) Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method
JP2643255B2 (ja) Ｄｒａｍセルおよびその製作方法
US4816884A (en) High density vertical trench transistor and capacitor memory cell structure and fabrication method therefor
KR100538391B1 (ko) 비대칭채널도펀트프로파일을갖는장치
KR19990088580A (ko) 5평방동적랜덤액세스메모리셀및그제조방법
KR100326942B1 (ko) 무경계 콘택 구조체 및 그 형성방법
CN1176494C (zh) 超密集动态随机存取存储单元及其制造方法
US20070128805A1 (en) Semiconductor memory device and method for fabricating the same
US20240249944A1 (en) Reduce well dopant loss in finfets through co-implantation
US7381612B2 (en) Method for manufacturing semiconductor device with recess channels and asymmetrical junctions
KR20030038742A (ko) 반도체 메모리 및 반도체 메모리 셀을 제조하는 방법
US5923971A (en) Reliable low resistance strap for trench storage DRAM cell using selective epitaxy
US6187659B1 (en) Node process integration technology to improve data retention for logic based embedded dram
KR100443082B1 (ko) 반도체 장치의 트랜지스터 제조 방법
US6879507B2 (en) Conductive structure for microelectronic devices and methods of fabricating such structures
US20060134898A1 (en) Semiconductor damascene trench and methods thereof
US6946338B2 (en) Method for manufacturing semiconductor device
US6538284B1 (en) SOI device with body recombination region, and method
US6750100B2 (en) Nano-meter memory device and method of making the same
CN1143390C (zh) 存储单元阵列的制造方法
KR102863911B1 (ko) 지중 비트 라인 위에 수직형 트랜지스터를 가진 반도체 디바이스 구조
CN116779653B (zh) 一种半导体存储器件及其制作方法
US20220102349A1 (en) Semiconductor structure and manufacturing method thereof
KR100721189B1 (ko) 디램 셀 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040830

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040928

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

A072 Dismissal of procedure [no reply to invitation to correct request for examination]

Free format text: JAPANESE INTERMEDIATE CODE: A072

Effective date: 20050607