JPH0824187B2 - 半導体装置の静電気破壊防止方法 - Google Patents
半導体装置の静電気破壊防止方法Info
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- JPH0824187B2 JPH0824187B2 JP61188249A JP18824986A JPH0824187B2 JP H0824187 B2 JPH0824187 B2 JP H0824187B2 JP 61188249 A JP61188249 A JP 61188249A JP 18824986 A JP18824986 A JP 18824986A JP H0824187 B2 JPH0824187 B2 JP H0824187B2
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- Japan
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- film
- bonding pad
- transistor
- gate
- circuit pattern
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、絶縁基板上に半導体装置を製造する際に発
生する静電気によってトランジスタ等の能動素子が破壊
されるのを防止する方法に関する。
生する静電気によってトランジスタ等の能動素子が破壊
されるのを防止する方法に関する。
［従来の技術］ 近年、液晶ディスプレイ駆動用の薄膜トランジスタ
（TFT）アクティブ・マトリクス回路等のように、絶縁
基板上に形成した大面積の半導体層にTFT等の能動素子
を形成することがよく行われている。
（TFT）アクティブ・マトリクス回路等のように、絶縁
基板上に形成した大面積の半導体層にTFT等の能動素子
を形成することがよく行われている。
TFTは、石英等からなる絶縁基板上に多結晶Si膜を成
長させ、ソース・ドレイン領域および導電チャネルを形
成し、その上にゲート絶縁膜を設け、ゲート電極をたと
えば多結晶Si膜を用いて形成することにより製造され
る。
長させ、ソース・ドレイン領域および導電チャネルを形
成し、その上にゲート絶縁膜を設け、ゲート電極をたと
えば多結晶Si膜を用いて形成することにより製造され
る。
たとえば、２インチ・カラー液晶テレビ駆動用のTFT
マトリクス回路の場合、3cm×4cmの寸法の基板上に140
μｍ×140μｍの画素が約７万個形成されている。各画
素は、トランジスタと液晶からなり、マトリクスにより
指定されたトランジスタのON/OFFにより液晶表示が制御
されて、テレビ画面が構成される。
マトリクス回路の場合、3cm×4cmの寸法の基板上に140
μｍ×140μｍの画素が約７万個形成されている。各画
素は、トランジスタと液晶からなり、マトリクスにより
指定されたトランジスタのON/OFFにより液晶表示が制御
されて、テレビ画面が構成される。
第４図は、７万個もあるトランジスタのうちから１組
のトランジスタ19,20と配線電極とボンディング・パッ
ドを取り出し、それらの位置関係を示したものである。
各トランジスタ19,20のゲート電極は共通の第２多結晶S
i膜７により形成されており、その第２多結晶Si膜７は
典型的にはAl系金属からなる第１配線電極11にトランジ
スタ19側のゲート・コンタクト部23で接続され、第１ボ
ンディング・パッド13につながっている。一方、ドレイ
ン領域は、やはりAl系金属からなる第２配線電極にトラ
ンジスタ20側のドレイン・コンタクト部22で接続され、
第２ボンディング・パッド14につながっている。第１ボ
ンディング・パッド13と第２ボンディング・パッド14と
の間には、逆並列ダイオードが接続されており、高電圧
が発生した場合、これを吸収して、トランジスタが高電
圧により破壊されるのを防止している。
のトランジスタ19,20と配線電極とボンディング・パッ
ドを取り出し、それらの位置関係を示したものである。
各トランジスタ19,20のゲート電極は共通の第２多結晶S
i膜７により形成されており、その第２多結晶Si膜７は
典型的にはAl系金属からなる第１配線電極11にトランジ
スタ19側のゲート・コンタクト部23で接続され、第１ボ
ンディング・パッド13につながっている。一方、ドレイ
ン領域は、やはりAl系金属からなる第２配線電極にトラ
ンジスタ20側のドレイン・コンタクト部22で接続され、
第２ボンディング・パッド14につながっている。第１ボ
ンディング・パッド13と第２ボンディング・パッド14と
の間には、逆並列ダイオードが接続されており、高電圧
が発生した場合、これを吸収して、トランジスタが高電
圧により破壊されるのを防止している。
［発明が解決しようとする問題点］ ところで、半導体装置を製造する工程には、プラズマ
を用いるエッチングやCVD等、静電気を大量に発生させ
る処理工程がある。ボンディング・パッドは面積が大き
いので、これらのプラズマ処理工程中に多くの電荷を取
り込むことになる。しかし、TFTのようにSOI（シリコン
・オン・インシュレータ）基板、すなわち絶縁基板上に
半導体層が形成された形式の基板上に形成される半導体
装置では、蓄積された電荷が基板へ逃げることができ
ず、第１配線電極11と第２配線電極12に流れる。これら
の配線電極11,12は低抵抗のAl系金属からなるため、第
１ボンディング・パッド13の電圧はゲート・コンタクト
部23に、また第２ボンディング・パッド14の電圧はドレ
イン・コンタクト部22に短時間内に伝わる。しかし、ゲ
ート電極を構成する多結晶Si膜７はAl系金属よりも抵抗
が高いため、ゲート・コンタクト部23とトランジスタ20
のゲートが同電位になるには、ある程度の時間が必要と
なる。そのため、トランジスタ20においてドレイン・コ
ンタクト部22が高電位になっても、ゲートは旧状態の低
電位を保ったままの期間が生ずる。このようにトランジ
スタ20とゲートとドレイン間に大きな電位差が生じる
と、このトランジスタが静電破壊されてしまう。
を用いるエッチングやCVD等、静電気を大量に発生させ
る処理工程がある。ボンディング・パッドは面積が大き
いので、これらのプラズマ処理工程中に多くの電荷を取
り込むことになる。しかし、TFTのようにSOI（シリコン
・オン・インシュレータ）基板、すなわち絶縁基板上に
半導体層が形成された形式の基板上に形成される半導体
装置では、蓄積された電荷が基板へ逃げることができ
ず、第１配線電極11と第２配線電極12に流れる。これら
の配線電極11,12は低抵抗のAl系金属からなるため、第
１ボンディング・パッド13の電圧はゲート・コンタクト
部23に、また第２ボンディング・パッド14の電圧はドレ
イン・コンタクト部22に短時間内に伝わる。しかし、ゲ
ート電極を構成する多結晶Si膜７はAl系金属よりも抵抗
が高いため、ゲート・コンタクト部23とトランジスタ20
のゲートが同電位になるには、ある程度の時間が必要と
なる。そのため、トランジスタ20においてドレイン・コ
ンタクト部22が高電位になっても、ゲートは旧状態の低
電位を保ったままの期間が生ずる。このようにトランジ
スタ20とゲートとドレイン間に大きな電位差が生じる
と、このトランジスタが静電破壊されてしまう。
［問題点を解決するための手段］ 本発明は、絶縁基板上にTFT等の能動素子を形成する
場合において、第１ボンディング・パッドに接続される
ゲート電極と第２ボンディング・パッドに接続されるソ
ース／ドレイン電極とを、ゲート電極と共通の導電材料
層からなる短絡パターンを用いて個々のトランジスタご
とに接続し、静電気を発生する処理工程を経た後、当該
短絡パターンを分断することにより、上記問題点を解決
したものである。具体的には、多結晶Si層からなるゲー
ト電極をパターニングする際に、このゲート電極とソー
ス／ドレイン領域とを短絡させる短絡パターンも同時に
形成しておく。
場合において、第１ボンディング・パッドに接続される
ゲート電極と第２ボンディング・パッドに接続されるソ
ース／ドレイン電極とを、ゲート電極と共通の導電材料
層からなる短絡パターンを用いて個々のトランジスタご
とに接続し、静電気を発生する処理工程を経た後、当該
短絡パターンを分断することにより、上記問題点を解決
したものである。具体的には、多結晶Si層からなるゲー
ト電極をパターニングする際に、このゲート電極とソー
ス／ドレイン領域とを短絡させる短絡パターンも同時に
形成しておく。
［作用］ 本発明では、上記短絡パターンを形成した後には、静
電気を発生する処理工程を経てたとえ第１ボンディング
・パッド13の電位がゲート・コンタクト部23に、また第
２ボンディング・パッド14の電位がドレイン・コンタク
ト部16,22に発生しても、個々のトランジスタにおいて
ゲートとソース／ドレイン領域が短絡パターンにて接続
されているため、ゲート−ソース／ドレイン間に電位差
が発生することがない。したがって、半導体装置の製造
工程中のプラズマ処理等で発生した静電気によってトラ
ンジスタが静電破壊することが防止される。
電気を発生する処理工程を経てたとえ第１ボンディング
・パッド13の電位がゲート・コンタクト部23に、また第
２ボンディング・パッド14の電位がドレイン・コンタク
ト部16,22に発生しても、個々のトランジスタにおいて
ゲートとソース／ドレイン領域が短絡パターンにて接続
されているため、ゲート−ソース／ドレイン間に電位差
が発生することがない。したがって、半導体装置の製造
工程中のプラズマ処理等で発生した静電気によってトラ
ンジスタが静電破壊することが防止される。
プラズマ処理工程の終了後には、ゲート−ソース／ド
レイン間の短絡パターンを分断するため、この短絡パタ
ーンはトランジスタの特性に何ら影響を与えない。
レイン間の短絡パターンを分断するため、この短絡パタ
ーンはトランジスタの特性に何ら影響を与えない。
［実施例］ 本発明の実施例を第１図ないし第３図に基づいて説明
する。第１図は本発明の静電気破壊防止方法で形成され
る短絡パターンを有する１個のトランジスタの拡大上面
図、第２図は隣接する２個のトランジスタの上面図であ
る。また、第３図は、基体の全面に第2PSG膜６、Si3N4
膜８および後述の切断部10を除去するためのフォトレジ
スト膜９のパターニングを終了した状態を示す概略断面
図であり、Ａの図は第１図のＡ−Ａ′線、Ｂの図は同じ
くＢ−Ｂ′線、Ｃの図は第２図のＣ−Ｃ′線に各々相当
する部分を表す。
する。第１図は本発明の静電気破壊防止方法で形成され
る短絡パターンを有する１個のトランジスタの拡大上面
図、第２図は隣接する２個のトランジスタの上面図であ
る。また、第３図は、基体の全面に第2PSG膜６、Si3N4
膜８および後述の切断部10を除去するためのフォトレジ
スト膜９のパターニングを終了した状態を示す概略断面
図であり、Ａの図は第１図のＡ−Ａ′線、Ｂの図は同じ
くＢ−Ｂ′線、Ｃの図は第２図のＣ−Ｃ′線に各々相当
する部分を表す。
上記トランジスタは、第３図Ａに示されるように、ガ
ラスからなる基板１の第１多結晶Si膜２に形成された通
常のSOI型のTFTである。この第１多結晶Si膜２上には、
ゲート絶縁膜である酸化膜３を介して第２多結晶Si膜７
からなるゲート電極が形成され、また該第１多結晶Si膜
２には選択的にN+型不純物が導入されてソース／ドレイ
ン領域となされている。
ラスからなる基板１の第１多結晶Si膜２に形成された通
常のSOI型のTFTである。この第１多結晶Si膜２上には、
ゲート絶縁膜である酸化膜３を介して第２多結晶Si膜７
からなるゲート電極が形成され、また該第１多結晶Si膜
２には選択的にN+型不純物が導入されてソース／ドレイ
ン領域となされている。
本発明の半導体装置の静電気破壊防止方法は、基体に
対してプラズマ処理を行う前に、第１図および第３図Ａ
に示されるように、ゲート電極を構成する第２多結晶Si
膜７を途中で分岐させて短絡パターンとなし、これをコ
ンタクト部17,18を介して第２配線電極に接続させてゲ
ートとソース／ドレインとを短絡させることにより達成
される。
対してプラズマ処理を行う前に、第１図および第３図Ａ
に示されるように、ゲート電極を構成する第２多結晶Si
膜７を途中で分岐させて短絡パターンとなし、これをコ
ンタクト部17,18を介して第２配線電極に接続させてゲ
ートとソース／ドレインとを短絡させることにより達成
される。
この後、基体に対して第1PSG膜４のプラズマ・エッチ
ング、あるいはプラズマCVDによるSi3N4膜８の堆積とい
った様な処理が行われるが、これらの処理時には大量の
電荷が第１ボンディング・パッド13および第２ボンディ
ング・パッド14に取り込まれる。ゲート・コンタクト部
23の電位は直ちに第１ボンディング・パッド13の電位と
等しくなり、ドレイン・コンタクト部16の電位は直ちに
第２ボンディング・パッド14の電位と等しくなる。ここ
で、従来は、ゲートへの電荷の伝搬経路がゲート・コン
タクト部23につながる第２多結晶Si膜７に限られていた
ため、各トランジスタのゲートが第１ボンディング・パ
ッド13と同電位となるまでに時間を要し、これがゲート
・／ドレイン間の電位差発生につながり、トランジスタ
の静電破壊を招く原因となっていた。しかし本発明で
は、ソース／ドレインに接続される第２ボンディング・
パッド14からも、コンタクト部17,18を介し、個々のト
ランジスタごとに設けられた短絡パターン7sを通って電
荷がゲートへ流れる。すなわち、個々のトランジスタの
ゲートの電位が、第２ボンディング・パッド14の電位と
直ちに等しくなる。このため、後工程でプラズマCVDに
よるSi3N4膜８の成膜といったプロセスを経ても、トラ
ンジスタが静電破壊を起こす虞れがない。
ング、あるいはプラズマCVDによるSi3N4膜８の堆積とい
った様な処理が行われるが、これらの処理時には大量の
電荷が第１ボンディング・パッド13および第２ボンディ
ング・パッド14に取り込まれる。ゲート・コンタクト部
23の電位は直ちに第１ボンディング・パッド13の電位と
等しくなり、ドレイン・コンタクト部16の電位は直ちに
第２ボンディング・パッド14の電位と等しくなる。ここ
で、従来は、ゲートへの電荷の伝搬経路がゲート・コン
タクト部23につながる第２多結晶Si膜７に限られていた
ため、各トランジスタのゲートが第１ボンディング・パ
ッド13と同電位となるまでに時間を要し、これがゲート
・／ドレイン間の電位差発生につながり、トランジスタ
の静電破壊を招く原因となっていた。しかし本発明で
は、ソース／ドレインに接続される第２ボンディング・
パッド14からも、コンタクト部17,18を介し、個々のト
ランジスタごとに設けられた短絡パターン7sを通って電
荷がゲートへ流れる。すなわち、個々のトランジスタの
ゲートの電位が、第２ボンディング・パッド14の電位と
直ちに等しくなる。このため、後工程でプラズマCVDに
よるSi3N4膜８の成膜といったプロセスを経ても、トラ
ンジスタが静電破壊を起こす虞れがない。
静電気を発生するような処理工程を終えた後は、不必
要となった短絡パターン7sを分断する必要がある。この
分断は、ボンディング・パッド13,14の窓開けと同時に
行われる。すなわち、第３図Ｃに示されるように、ボン
ディング・パッド13へコンタクトをとるためのコンタク
ト・ホールを形成するため、フォトレジスト膜９をパタ
ーニングして開口を形成するが、この時、第１図および
第３図Ｂに示されるように、短絡パターン7sの切断部10
に臨む部位にも開口を形成する。このフォトレジスト膜
９をマスクとして、Si3N4膜８、第2PSG膜６、第1PSG膜
４を連続的にドライエッチングした。ここで、ボンディ
ング・パッド13,14は第2PSG膜６のエッチングが終了し
た時点で露出し、短絡パターン7sは第1PSG膜４のエッチ
ングが終了した時点で露出する。
要となった短絡パターン7sを分断する必要がある。この
分断は、ボンディング・パッド13,14の窓開けと同時に
行われる。すなわち、第３図Ｃに示されるように、ボン
ディング・パッド13へコンタクトをとるためのコンタク
ト・ホールを形成するため、フォトレジスト膜９をパタ
ーニングして開口を形成するが、この時、第１図および
第３図Ｂに示されるように、短絡パターン7sの切断部10
に臨む部位にも開口を形成する。このフォトレジスト膜
９をマスクとして、Si3N4膜８、第2PSG膜６、第1PSG膜
４を連続的にドライエッチングした。ここで、ボンディ
ング・パッド13,14は第2PSG膜６のエッチングが終了し
た時点で露出し、短絡パターン7sは第1PSG膜４のエッチ
ングが終了した時点で露出する。
この後、この短絡パターン7sをたとえばCF4等のエッ
チング・ガスを用いてドライエッチングし、切断部10を
除去する。
チング・ガスを用いてドライエッチングし、切断部10を
除去する。
第１ボンディング・パッド13、第２ボンディング・パ
ッド等、各ボンディング・パッド間には逆並列ダイオー
ドが接続されているので、素子が完成した後に過大な電
圧がボンディング・パッド間に印加されても、このダイ
オードによりショートされてしまい、トランジスタが破
壊されることはない。
ッド等、各ボンディング・パッド間には逆並列ダイオー
ドが接続されているので、素子が完成した後に過大な電
圧がボンディング・パッド間に印加されても、このダイ
オードによりショートされてしまい、トランジスタが破
壊されることはない。
［発明の効果］ 本発明の半導体装置の静電気破壊防止方法によれば、
短絡パターンはゲート電極と共通のプロセスにより形成
することができ、通常プロセスに追加される工程は切断
部10を除去するためのエッチングのみである。したがっ
て、処理中の静電気の発生による半導体装置の静電気破
壊を、優れた経済性およびスループットを保証しながら
防止することができる。
短絡パターンはゲート電極と共通のプロセスにより形成
することができ、通常プロセスに追加される工程は切断
部10を除去するためのエッチングのみである。したがっ
て、処理中の静電気の発生による半導体装置の静電気破
壊を、優れた経済性およびスループットを保証しながら
防止することができる。
第１図および第２図は、本発明の半導体装置の静電気破
壊防止方法で形成される配線パターンを示す上面図であ
る。 第３図は本発明の半導体装置の静電気破壊防止方法で形
成される配線パターンの各部分の模式的断面図である。 第４図は従来のTFTマトリクス回路の一部を示す上面図
である。 １……基板 ２……第１多結晶Si膜 ３……酸化膜 ４……第1PSG膜 5,12……第２配線電極 ６……第2PSG膜 ７……第２多結晶Si膜 7s……短絡パターン ８……Si3N4膜 ９……フォトレジスト膜 10……切断部 11……第１配線電極 13……第１ボンディング・パッド 14……第２ボンディング・パッド 15,21……ソース・コンタクト部 16,22……ドレイン・コンタクト部 17,18……（短絡パターンと第２配線電極との）コンタ
クト部 19,20……トランジスタ 23……ゲート・コンタクト部
壊防止方法で形成される配線パターンを示す上面図であ
る。 第３図は本発明の半導体装置の静電気破壊防止方法で形
成される配線パターンの各部分の模式的断面図である。 第４図は従来のTFTマトリクス回路の一部を示す上面図
である。 １……基板 ２……第１多結晶Si膜 ３……酸化膜 ４……第1PSG膜 5,12……第２配線電極 ６……第2PSG膜 ７……第２多結晶Si膜 7s……短絡パターン ８……Si3N4膜 ９……フォトレジスト膜 10……切断部 11……第１配線電極 13……第１ボンディング・パッド 14……第２ボンディング・パッド 15,21……ソース・コンタクト部 16,22……ドレイン・コンタクト部 17,18……（短絡パターンと第２配線電極との）コンタ
クト部 19,20……トランジスタ 23……ゲート・コンタクト部
Claims (1)
- 【請求項１】絶縁基板上の半導体層内に複数の能動素子
を形成し、第１ボンディング・パッドに接続される当該
能動素子の第１領域と第２ボンディング・パッドに接続
される当該能動素子の第２領域とを、当該第１領域を構
成する導電材料層と共通の導電材料層からなる短絡パタ
ーンを用いて個々の能動素子ごとに接続し、静電気を発
生する処理工程を経た後、当該短絡パターンを分断して
当該第１領域と当該第２領域とを電気的に分離すること
を特徴とする半導体装置の静電気破壊防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188249A JPH0824187B2 (ja) | 1986-08-11 | 1986-08-11 | 半導体装置の静電気破壊防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188249A JPH0824187B2 (ja) | 1986-08-11 | 1986-08-11 | 半導体装置の静電気破壊防止方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6344772A JPS6344772A (ja) | 1988-02-25 |
| JPH0824187B2 true JPH0824187B2 (ja) | 1996-03-06 |
Family
ID=16220389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188249A Expired - Lifetime JPH0824187B2 (ja) | 1986-08-11 | 1986-08-11 | 半導体装置の静電気破壊防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824187B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586127B2 (ja) * | 1989-01-04 | 1997-02-26 | 日本電気株式会社 | 電子回路基板およびその製造方法 |
| JP2658535B2 (ja) * | 1990-08-31 | 1997-09-30 | 日本電気株式会社 | アクティブマトリクス液晶ディスプレイパネルの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0814667B2 (ja) * | 1984-05-28 | 1996-02-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPS61121080A (ja) * | 1984-11-19 | 1986-06-09 | 松下電器産業株式会社 | 薄膜トランジスタアレイの製造方法 |
-
1986
- 1986-08-11 JP JP61188249A patent/JPH0824187B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6344772A (ja) | 1988-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |