JPH0814667B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0814667B2 JPH0814667B2 JP59107694A JP10769484A JPH0814667B2 JP H0814667 B2 JPH0814667 B2 JP H0814667B2 JP 59107694 A JP59107694 A JP 59107694A JP 10769484 A JP10769484 A JP 10769484A JP H0814667 B2 JPH0814667 B2 JP H0814667B2
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- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、絶縁基板上に半導体薄膜を能動領域として
用いたMOS型薄膜トランジスターを複数個用いた薄膜半
導体装置において、工程上生ずる絶縁基板表面での電荷
の蓄積や、静電気によるソース・ゲート間の絶縁破壊の
防止方法と薄膜トランジスターの分離に関する。
用いたMOS型薄膜トランジスターを複数個用いた薄膜半
導体装置において、工程上生ずる絶縁基板表面での電荷
の蓄積や、静電気によるソース・ゲート間の絶縁破壊の
防止方法と薄膜トランジスターの分離に関する。
近年、絶縁基板上に堆積した半導体薄膜を能動領域と
して用いたMOS型薄膜トランジスターは、液晶表示装
置，論理回路，イメージセンサ等への応用として使われ
ている。これらの応用分野においては、絶縁基板の大面
積化を行なうと、絶縁基板表面に生じた電荷をいかに外
部に放散して、ソース・ゲート間の絶縁破壊を防止する
かが課題となる。特に、薄膜トランジスターのソース・
ドレイン領域をイオン注入によつて形成する場合には、
絶縁基板表面でチヤージアツプによる瞬間過剰電流によ
り、ソース・ゲート間の絶縁破壊はもちろんのこととし
て、ゲート線の破損による断線さえも起こすことがあ
る。
して用いたMOS型薄膜トランジスターは、液晶表示装
置，論理回路，イメージセンサ等への応用として使われ
ている。これらの応用分野においては、絶縁基板の大面
積化を行なうと、絶縁基板表面に生じた電荷をいかに外
部に放散して、ソース・ゲート間の絶縁破壊を防止する
かが課題となる。特に、薄膜トランジスターのソース・
ドレイン領域をイオン注入によつて形成する場合には、
絶縁基板表面でチヤージアツプによる瞬間過剰電流によ
り、ソース・ゲート間の絶縁破壊はもちろんのこととし
て、ゲート線の破損による断線さえも起こすことがあ
る。
第１図は、従来の透明絶縁基板にマトリツクス状に配
置された薄膜トランジスターから構成された液晶表示パ
ネル基板の模式図である。１（G1〜Gm）はゲート線、２
（S1〜Sn）はソース線であり、３の薄膜トランジスター
と４の画素電極は、ゲート・ソース線の交点に配置され
ている。
置された薄膜トランジスターから構成された液晶表示パ
ネル基板の模式図である。１（G1〜Gm）はゲート線、２
（S1〜Sn）はソース線であり、３の薄膜トランジスター
と４の画素電極は、ゲート・ソース線の交点に配置され
ている。
第２図は、前記模式図で構成された液晶表示マトリツ
クス基板の外周近傍の平面図（ａ）と、断面図（ｂ）で
ある。透明絶縁基板５上に、気相から化学反応を媒介と
して結晶や非晶質を被着させるCVD法により、多結晶シ
リコン薄膜６を堆積させる。次に、多結晶シリコン薄膜
のパターン形成を行なつた後、CVD法により、ゲート絶
縁膜７を積層し、その上に金属や多結晶シリコン薄膜を
用いたゲート電極８を形成する。ゲート電極は、１本の
ゲート線に接続されており、個々のゲート線は周辺にて
短絡されている。ゲート線の周辺での短絡の目的は、ゲ
ート電極８をマスクにしたイオン打込みで、ソース・ド
レイン部を形成する際に絶縁基板表面に蓄積された電荷
をゲート線により基板周辺９に放散させ、基板周辺より
イオン注入装置に短絡させることにより、突発的な過剰
電流による、ソース・ゲート間の絶縁破壊とゲート線の
破損を防止するためである。次に、層間絶縁膜10をCVD
法により積層し、ソースコンタクトホール11及びドレイ
ンコンタクトホール12を形成した後、透明導電膜を被着
して、ソース線２及び画素電極４を形成する。ソース線
２はゲート配線と、短絡用のコンタクトホール13を用い
て短絡しておけば、後工程中に入いる静電気による絶縁
破壊等の防止に役だつものである。ゲート線１及びソー
ス線２の分離は、最終工程で外周部をダイシングして切
断することによつて行なわれる。
クス基板の外周近傍の平面図（ａ）と、断面図（ｂ）で
ある。透明絶縁基板５上に、気相から化学反応を媒介と
して結晶や非晶質を被着させるCVD法により、多結晶シ
リコン薄膜６を堆積させる。次に、多結晶シリコン薄膜
のパターン形成を行なつた後、CVD法により、ゲート絶
縁膜７を積層し、その上に金属や多結晶シリコン薄膜を
用いたゲート電極８を形成する。ゲート電極は、１本の
ゲート線に接続されており、個々のゲート線は周辺にて
短絡されている。ゲート線の周辺での短絡の目的は、ゲ
ート電極８をマスクにしたイオン打込みで、ソース・ド
レイン部を形成する際に絶縁基板表面に蓄積された電荷
をゲート線により基板周辺９に放散させ、基板周辺より
イオン注入装置に短絡させることにより、突発的な過剰
電流による、ソース・ゲート間の絶縁破壊とゲート線の
破損を防止するためである。次に、層間絶縁膜10をCVD
法により積層し、ソースコンタクトホール11及びドレイ
ンコンタクトホール12を形成した後、透明導電膜を被着
して、ソース線２及び画素電極４を形成する。ソース線
２はゲート配線と、短絡用のコンタクトホール13を用い
て短絡しておけば、後工程中に入いる静電気による絶縁
破壊等の防止に役だつものである。ゲート線１及びソー
ス線２の分離は、最終工程で外周部をダイシングして切
断することによつて行なわれる。
第２図は、ゲート線１及びソース線２が、透明絶縁基
板５の周辺に直接短絡できる構造であるため、静電気等
による絶縁破壊の防止が可能であるが、第３図のよう
に、同一基板上でゲート線１がゲート線駆動回路14、ま
たソース線２がソース線駆動回路15とコンタクトホール
を介した配線により連結されている構造のマトリツクス
基板の場合には、ゲート線が外周部と短絡できないため
に、特にイオン打込みによつて透明絶縁基板上にチヤー
ジアツプされた電荷の逃げ路がなく、突発的な過剰電流
によつて、外周部の薄膜トランジスターの絶縁破壊や、
ゲート線の破壊を生ずることがある。
板５の周辺に直接短絡できる構造であるため、静電気等
による絶縁破壊の防止が可能であるが、第３図のよう
に、同一基板上でゲート線１がゲート線駆動回路14、ま
たソース線２がソース線駆動回路15とコンタクトホール
を介した配線により連結されている構造のマトリツクス
基板の場合には、ゲート線が外周部と短絡できないため
に、特にイオン打込みによつて透明絶縁基板上にチヤー
ジアツプされた電荷の逃げ路がなく、突発的な過剰電流
によつて、外周部の薄膜トランジスターの絶縁破壊や、
ゲート線の破壊を生ずることがある。
本発明は、かかる欠点を除去したもので、その目的
は、大面積の絶縁基板上に複雑に構成された複数個の薄
膜トランジスターを用いた薄膜半導体装置において、静
電気やイオン打込み等による薄膜トランジスターのソー
ス・ゲート間の絶縁破壊やゲート線の破壊を防止するこ
とである。
は、大面積の絶縁基板上に複雑に構成された複数個の薄
膜トランジスターを用いた薄膜半導体装置において、静
電気やイオン打込み等による薄膜トランジスターのソー
ス・ゲート間の絶縁破壊やゲート線の破壊を防止するこ
とである。
前記の防止は、大面積の絶縁基板上に構成された複数
個の薄膜トランジスターのゲート電極をゲート配線によ
り共通に短絡して、絶縁基板周辺に落とし、後に層間絶
縁膜にコンタクトホールと同時に形成したホールを用い
て、ゲート配線のエツチングをして素子分離をすること
によつて達成される。
個の薄膜トランジスターのゲート電極をゲート配線によ
り共通に短絡して、絶縁基板周辺に落とし、後に層間絶
縁膜にコンタクトホールと同時に形成したホールを用い
て、ゲート配線のエツチングをして素子分離をすること
によつて達成される。
本発明の半導体装置の製造方法は、絶縁基板上に複数
のソース線と複数のゲート線とが交差して配置されてな
り、該ソース線及び該ゲート線に接続して薄膜トランジ
スターが形成されてなり、該薄膜トランジスターに画素
電極が接続されてなり、前記絶縁基板上に該ソース線に
接続してなるソース線駆動回路、該ゲート線に接続して
なるゲート線駆動回路、及び前記絶縁基板周辺に短絡用
配線を形成してなる半導体装置の製造方法において、 前記絶縁基板上にゲート線と前記短絡用配線を形成す
る工程と、 前記薄膜トランジスターと前記ソース線及び前記画素
電極とを接続するためのコンタクトホール、前記短絡用
配線にゲート線分離用ホールを形成する工程と、 該ゲート線分離用ホールを用いてエッチングにより前
記ゲート線と前記短絡用配線との分離を行う工程と、 を少なくとも有することを特徴とする。
のソース線と複数のゲート線とが交差して配置されてな
り、該ソース線及び該ゲート線に接続して薄膜トランジ
スターが形成されてなり、該薄膜トランジスターに画素
電極が接続されてなり、前記絶縁基板上に該ソース線に
接続してなるソース線駆動回路、該ゲート線に接続して
なるゲート線駆動回路、及び前記絶縁基板周辺に短絡用
配線を形成してなる半導体装置の製造方法において、 前記絶縁基板上にゲート線と前記短絡用配線を形成す
る工程と、 前記薄膜トランジスターと前記ソース線及び前記画素
電極とを接続するためのコンタクトホール、前記短絡用
配線にゲート線分離用ホールを形成する工程と、 該ゲート線分離用ホールを用いてエッチングにより前
記ゲート線と前記短絡用配線との分離を行う工程と、 を少なくとも有することを特徴とする。
また、本発明の第２の半導体装置の製造方法は、前記
ゲート線と前記短絡用配線が同一層で形成されてなるこ
とを特徴とする。
ゲート線と前記短絡用配線が同一層で形成されてなるこ
とを特徴とする。
また、本発明の第３の半導体装置の製造方法は、前記
絶縁基板がガラス基板であることを特徴とする。
絶縁基板がガラス基板であることを特徴とする。
以下、実施例に基づいて本発明を詳しく説明する。
第４図は、本発明の実施例である。第３図の従来例に
比べて、ゲート線は、共通短絡線16により、ゲート線と
同じ材料を用いて配線され、透明絶縁基板周辺に接続さ
れているため、第２図の構造と全く類似しており、イオ
ン打込みによる絶縁破壊やゲート線の破壊を防止するこ
とができる。第３図と異なる点は、層間絶縁膜にコンタ
クトホールを開口する際、ゲート線分離用ホール17を同
時に開口することにある。次に、透明導電膜を積層し
て、ソース線及び画素電極を形成してから、ゲート線分
離用ホール17を用いて、ゲート配線のエツチングを行な
い、ゲート線の分離を行なう。ゲート線のエツチング
は、ゲート配線材料として高濃度不純物が添加された多
結晶シリコンを用いる場合には、ハロゲン化炭素を用い
れば容易にエツチングできる。
比べて、ゲート線は、共通短絡線16により、ゲート線と
同じ材料を用いて配線され、透明絶縁基板周辺に接続さ
れているため、第２図の構造と全く類似しており、イオ
ン打込みによる絶縁破壊やゲート線の破壊を防止するこ
とができる。第３図と異なる点は、層間絶縁膜にコンタ
クトホールを開口する際、ゲート線分離用ホール17を同
時に開口することにある。次に、透明導電膜を積層し
て、ソース線及び画素電極を形成してから、ゲート線分
離用ホール17を用いて、ゲート配線のエツチングを行な
い、ゲート線の分離を行なう。ゲート線のエツチング
は、ゲート配線材料として高濃度不純物が添加された多
結晶シリコンを用いる場合には、ハロゲン化炭素を用い
れば容易にエツチングできる。
本実施例は、液晶表示アクティブマトリックスパネル
を例にとって詳述しているが、複数個の薄膜トランジス
ターが絶縁基板上に形成された論理回路においても、ゲ
ート電極を共通に連結しておき、後から同様な分離する
工程を取れば、素子分離が可能であり、三次元集積回路
にも応用できるものである。
を例にとって詳述しているが、複数個の薄膜トランジス
ターが絶縁基板上に形成された論理回路においても、ゲ
ート電極を共通に連結しておき、後から同様な分離する
工程を取れば、素子分離が可能であり、三次元集積回路
にも応用できるものである。
本発明の製造方法を用いることによって、薄膜トラン
ジスターのソース・ゲート間の絶縁破壊やゲート線の破
壊を防止することができる。また、ゲート配線又は素子
分離のためのエッチング工程が増えるのみで半導体装置
を容易に製造することができる。
ジスターのソース・ゲート間の絶縁破壊やゲート線の破
壊を防止することができる。また、ゲート配線又は素子
分離のためのエッチング工程が増えるのみで半導体装置
を容易に製造することができる。
第１図は、従来の薄膜トランジスターがマトリツクス状
に配置された液晶表示パネル基板の模式図であり、第２
図は、前記基板の外周近傍の平面図（ａ）と断面図
（ｂ）である。第３図は、前記基板の外周部に、駆動回
路を配置した構造をもつパネル基板の従来例であり、第
４図は、本発明によるパネル基板の平面図である。 １……ゲート線（G1〜Gm） ２……ソース線（S1〜Sn） ３……薄膜トランジスター ４……画素電極 ５……透明絶縁基板 ６……多結晶シリコン薄膜 ７……ゲート絶縁膜 ８……ゲート電極 ９……基板周辺 10……層間絶縁膜 11……ソースコンタクトホール 12……ドレインコンタクトホール 13……短絡用コンタクトホール 14……ゲート線駆動回路 15……ソース線駆動回路 16……共通短絡線 17……ゲート線分離用ホール
に配置された液晶表示パネル基板の模式図であり、第２
図は、前記基板の外周近傍の平面図（ａ）と断面図
（ｂ）である。第３図は、前記基板の外周部に、駆動回
路を配置した構造をもつパネル基板の従来例であり、第
４図は、本発明によるパネル基板の平面図である。 １……ゲート線（G1〜Gm） ２……ソース線（S1〜Sn） ３……薄膜トランジスター ４……画素電極 ５……透明絶縁基板 ６……多結晶シリコン薄膜 ７……ゲート絶縁膜 ８……ゲート電極 ９……基板周辺 10……層間絶縁膜 11……ソースコンタクトホール 12……ドレインコンタクトホール 13……短絡用コンタクトホール 14……ゲート線駆動回路 15……ソース線駆動回路 16……共通短絡線 17……ゲート線分離用ホール
Claims (3)
- 【請求項１】絶縁基板上に複数のソース線と複数のゲー
ト線とが交差して配置されてなり、該ソース線及び該ゲ
ート線に接続して薄膜トランジスターが形成されてな
り、該薄膜トランジスターに画素電極が接続されてな
り、前記絶縁基板上に該ソース線に接続してなるソース
線駆動回路、該ゲート線に接続してなるゲート線駆動回
路、及び前記絶縁基板周辺に短絡用配線を形成してなる
半導体装置の製造方法において、 前記絶縁基板上にゲート線と前記短絡用配線を形成する
工程と、 前記薄膜トランジスターと前記ソース線及び前記画素電
極とを接続するためのコンタクトホール、前記短絡用配
線にゲート線分離用ホールを形成する工程と、 該ゲート線分離用ホールを用いてエッチングにより前記
ゲート線と前記短絡用配線との分離を行う工程と、 を少なくとも有することを特徴とする半導体装置の製造
方法。 - 【請求項２】前記ゲート線と前記短絡用配線が同一層で
形成されてなることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 - 【請求項３】前記絶縁基板がガラス基板であることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107694A JPH0814667B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107694A JPH0814667B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251665A JPS60251665A (ja) | 1985-12-12 |
| JPH0814667B2 true JPH0814667B2 (ja) | 1996-02-14 |
Family
ID=14465579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107694A Expired - Lifetime JPH0814667B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0814667B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7018696B2 (en) | 2003-04-18 | 2006-03-28 | Target Technology Company Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7291374B2 (en) | 1998-06-22 | 2007-11-06 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7314657B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7314659B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or semi-reflective layer of an optical storage medium |
| US7314660B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7316837B2 (en) | 2000-07-21 | 2008-01-08 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7374805B2 (en) | 2000-07-21 | 2008-05-20 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112069B2 (ja) * | 1985-09-18 | 1995-11-29 | 株式会社東芝 | 表示装置 |
| JPH07114281B2 (ja) * | 1986-04-25 | 1995-12-06 | セイコーエプソン株式会社 | ドライバ−内蔵アクティブマトリックス基板 |
| JPH0824187B2 (ja) * | 1986-08-11 | 1996-03-06 | ソニー株式会社 | 半導体装置の静電気破壊防止方法 |
| JP2586127B2 (ja) * | 1989-01-04 | 1997-02-26 | 日本電気株式会社 | 電子回路基板およびその製造方法 |
| GB9225906D0 (en) * | 1992-12-11 | 1993-02-03 | Philips Electronics Uk Ltd | Electronic device manufacture using ion implantation |
| GB9416899D0 (en) * | 1994-08-20 | 1994-10-12 | Philips Electronics Uk Ltd | Manufacture of electronic devices comprising thin-film circuitry |
| US7183147B2 (en) | 2004-03-25 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| JP6209434B2 (ja) * | 2013-12-06 | 2017-10-04 | 株式会社ジャパンディスプレイ | 配線基板及び表示装置 |
| JP7816013B2 (ja) * | 2022-06-17 | 2026-02-18 | セイコーエプソン株式会社 | 電気光学装置、電子機器、および電気光学装置の製造方法 |
-
1984
- 1984-05-28 JP JP59107694A patent/JPH0814667B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7291374B2 (en) | 1998-06-22 | 2007-11-06 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7384677B2 (en) | 1998-06-22 | 2008-06-10 | Target Technology Company, Llc | Metal alloys for the reflective or semi-reflective layer of an optical storage medium |
| US7314657B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7314659B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or semi-reflective layer of an optical storage medium |
| US7314660B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7316837B2 (en) | 2000-07-21 | 2008-01-08 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7374805B2 (en) | 2000-07-21 | 2008-05-20 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7018696B2 (en) | 2003-04-18 | 2006-03-28 | Target Technology Company Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60251665A (ja) | 1985-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |