JPH0824189B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0824189B2 JPH0824189B2 JP63115549A JP11554988A JPH0824189B2 JP H0824189 B2 JPH0824189 B2 JP H0824189B2 JP 63115549 A JP63115549 A JP 63115549A JP 11554988 A JP11554988 A JP 11554988A JP H0824189 B2 JPH0824189 B2 JP H0824189B2
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- Japan
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- layer
- silicon layer
- mos transistor
- threshold voltage
- polycrystalline silicon
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特に絶縁層
上に薄い結晶を用いてMOSトランジスタ等を形成する方
法に関するものである。
上に薄い結晶を用いてMOSトランジスタ等を形成する方
法に関するものである。
通常のMOSトランジスタの構造を第３図に示す。図中
１はシリコン基板で、ここではＰ型としている。２はチ
ャネルとなる部分の近傍、３はゲート電極用多結晶シリ
コン、４はゲート酸化膜、５はソース又はドレイン部で
ある。
１はシリコン基板で、ここではＰ型としている。２はチ
ャネルとなる部分の近傍、３はゲート電極用多結晶シリ
コン、４はゲート酸化膜、５はソース又はドレイン部で
ある。
このような基板に形成されたMOSトランジスタでは、
ｐ型とｎ型の素子を混在させる場合、分離に要する領域
が広く必要であり、微細化に不都合であった。そこで、
第４図のように絶縁膜６上に単結晶シリコン層２を設
け、これにMOSトランジスタを形成するSOI構造（Silico
n on Insulator）MOSトランジスタが提案されている。
ｐ型とｎ型の素子を混在させる場合、分離に要する領域
が広く必要であり、微細化に不都合であった。そこで、
第４図のように絶縁膜６上に単結晶シリコン層２を設
け、これにMOSトランジスタを形成するSOI構造（Silico
n on Insulator）MOSトランジスタが提案されている。
これは、下層にSiO2層６を有するため基板１との完全
分離が実現される理想的なMOSトランジスタ構造と言え
る。このMOSトランジスタのしきい値電圧はＮチャネルM
OSの場合、基板シリコンのトランジスタと同様、 と表される。
分離が実現される理想的なMOSトランジスタ構造と言え
る。このMOSトランジスタのしきい値電圧はＮチャネルM
OSの場合、基板シリコンのトランジスタと同様、 と表される。
ここでφMSはゲート電極とシリコン層表面の仕事関数
差、Coはゲート酸化膜容量、Qssはゲート酸化膜とシリ
コン層界面の固定電荷量、φｆはシリコン層２における
フェルミポテンシャル、QBはシリコン層２中に伸びた空
乏層中の固定電荷量である。
差、Coはゲート酸化膜容量、Qssはゲート酸化膜とシリ
コン層界面の固定電荷量、φｆはシリコン層２における
フェルミポテンシャル、QBはシリコン層２中に伸びた空
乏層中の固定電荷量である。
しきい値電圧の制御はQBの増減をたとえばイオン注入
によるドーピング量制御で行うことによって達成でき
る。
によるドーピング量制御で行うことによって達成でき
る。
さてこのようなSOI/MOSトランジスタはチャネル長が
長い間は理想的分離のなされたトランジスタとしてその
特徴を良く発揮できるが、Ｌが短くなってくると、シリ
コン層２の厚みがＬと比して変わらないような場合、例
えばＬ 0.8μｍ、シリコン層２厚みｔ＝0.5μｍ等の場
合にはドレインからソースへ向かう電界がシリコン層２
の下部を通って終端するようになり、いわゆるパンチス
ルー現象が生じやすくなり、基板シリコンMOSトランジ
スタと同様の短チャネル効果に悩まされるようになる。
長い間は理想的分離のなされたトランジスタとしてその
特徴を良く発揮できるが、Ｌが短くなってくると、シリ
コン層２の厚みがＬと比して変わらないような場合、例
えばＬ 0.8μｍ、シリコン層２厚みｔ＝0.5μｍ等の場
合にはドレインからソースへ向かう電界がシリコン層２
の下部を通って終端するようになり、いわゆるパンチス
ルー現象が生じやすくなり、基板シリコンMOSトランジ
スタと同様の短チャネル効果に悩まされるようになる。
そこで、その状況を打破するために第５図のように非
常に薄いシリコン層２を絶縁層６上に設け、これにMOS
トランジスタを形成することが提案された。この時、ソ
ース，ドレイン５は膜内でほぼ均一なドーピングにな
り、下層のSiO26に達している。このため、接合面積は
極端に減少し、リーク電流が減少する。また空乏層領域
がSiO26でとって代わっているので効果的に空乏層の縮
小が達成されており、短チャネル効果が抑制される。さ
らにゲート電極からシリコン層２へ向かう電気力線は固
定電荷が薄膜内で限定されてしまうため、反転電荷を生
じて終端されることになり、ドレイン電流が有効に増大
することが期待できる。
常に薄いシリコン層２を絶縁層６上に設け、これにMOS
トランジスタを形成することが提案された。この時、ソ
ース，ドレイン５は膜内でほぼ均一なドーピングにな
り、下層のSiO26に達している。このため、接合面積は
極端に減少し、リーク電流が減少する。また空乏層領域
がSiO26でとって代わっているので効果的に空乏層の縮
小が達成されており、短チャネル効果が抑制される。さ
らにゲート電極からシリコン層２へ向かう電気力線は固
定電荷が薄膜内で限定されてしまうため、反転電荷を生
じて終端されることになり、ドレイン電流が有効に増大
することが期待できる。
しかるに、本装置の問題点としてはそのしきい値電圧
は次式 ここでQs′ｓは膜内の（空乏層内の）固定電荷と下側
の界面の固定電荷の総和である。
は次式 ここでQs′ｓは膜内の（空乏層内の）固定電荷と下側
の界面の固定電荷の総和である。
で表されるが、該式中で、 であるため該しきい値電圧は著しく低下し、このしきい
値電圧はシリコン層２へのイオン注入などのドーピング
では制御できないことが挙げられた。
値電圧はシリコン層２へのイオン注入などのドーピング
では制御できないことが挙げられた。
この発明はこのような問題点を解決するためになされ
たもので、しきい値電圧を制御することのできる半導体
装置の製造方法を提供することを目的としている。
たもので、しきい値電圧を制御することのできる半導体
装置の製造方法を提供することを目的としている。
この発明は、動作層となるシリコン層におけるチャネ
ル領域の導電型とソース，ドレイン領域の導電型とが異
なるインバージョン型薄膜SOI/MOSトランジスタの製造
方法において、ゲート電極の多結晶シリコン中への不純
物のドーピング量を制御することによって仕事関数差を
変化させ、しきい値電圧を制御するようにしたものであ
る。
ル領域の導電型とソース，ドレイン領域の導電型とが異
なるインバージョン型薄膜SOI/MOSトランジスタの製造
方法において、ゲート電極の多結晶シリコン中への不純
物のドーピング量を制御することによって仕事関数差を
変化させ、しきい値電圧を制御するようにしたものであ
る。
この発明においては、しきい値電圧が0V近辺まで低下
したインバージョン型薄膜SOI/MOSトランジスタにおい
て、特にｎチャネルMOSトランジスタのしきい値電圧が
上述のようにゲート電極の多結晶シリコン中への不純物
のドーピング量を制御することによって所望の0.5〜0.7
Vレベルに制御され、良好な動作が得られる。
したインバージョン型薄膜SOI/MOSトランジスタにおい
て、特にｎチャネルMOSトランジスタのしきい値電圧が
上述のようにゲート電極の多結晶シリコン中への不純物
のドーピング量を制御することによって所望の0.5〜0.7
Vレベルに制御され、良好な動作が得られる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方
法を示し、以下本製造方法を図について説明する。
法を示し、以下本製造方法を図について説明する。
第１図（ａ）において、１はシリコン基板、６はSiO2
層であり、厚みは１μｍである。２は厚さ500Å〜1800
Åに制御された単結晶シリコン層である。単結晶シリコ
ン層２は例えば多結晶シリコン層をレーザや電子ビーム
で溶融再結晶化させ、その後エッチングにより、あるい
は酸化を行なった後、酸化膜を除去する方法により薄膜
化して得るようにしてもよいし、またSiO2層６上にシリ
コン基板をはりつけた後これを薄くなるまで研磨して得
るようにしてもよい。またSiO2層６の厚みが0.5μｍ程
度の場合には酸素を高濃度にイオン注入してアニールを
行うSIMOX（Separation by Implanted Oxygen）法を使
用することもできる。そしてシリコン層２にはボロンを
１×1016/cm3ドーピングしてｐ型としておく。
層であり、厚みは１μｍである。２は厚さ500Å〜1800
Åに制御された単結晶シリコン層である。単結晶シリコ
ン層２は例えば多結晶シリコン層をレーザや電子ビーム
で溶融再結晶化させ、その後エッチングにより、あるい
は酸化を行なった後、酸化膜を除去する方法により薄膜
化して得るようにしてもよいし、またSiO2層６上にシリ
コン基板をはりつけた後これを薄くなるまで研磨して得
るようにしてもよい。またSiO2層６の厚みが0.5μｍ程
度の場合には酸素を高濃度にイオン注入してアニールを
行うSIMOX（Separation by Implanted Oxygen）法を使
用することもできる。そしてシリコン層２にはボロンを
１×1016/cm3ドーピングしてｐ型としておく。
次に第１図（ｂ）に示すように、この表面にCVD法で
厚さtox＝120Åのゲート酸化膜４を形成し、さらに多結
晶シリコン層３を形成する。この厚みは3500Åである。
厚さtox＝120Åのゲート酸化膜４を形成し、さらに多結
晶シリコン層３を形成する。この厚みは3500Åである。
次に第１図（ｃ）に示すように、ｐ型を与える不純物
であるボロンを30KeVでイオン注入し、950℃、30分のア
ニールを行って不純物を多結晶シリコン層３内で拡散さ
せ、一様にドーピングされた多結晶シリコン層３を得
る。さらにゲート電極の形成のためにパターニングを行
い、ソース、ドレインの形成にｎ型を与える不純物であ
る砒素のイオン注入を行う。
であるボロンを30KeVでイオン注入し、950℃、30分のア
ニールを行って不純物を多結晶シリコン層３内で拡散さ
せ、一様にドーピングされた多結晶シリコン層３を得
る。さらにゲート電極の形成のためにパターニングを行
い、ソース、ドレインの形成にｎ型を与える不純物であ
る砒素のイオン注入を行う。
次いで、第１図（ｄ）に示すようにゲート電極壁面に
CVD−SiO2によるスペーサ４を設けてSi層上にTiSi（チ
タンシリサイド）層７を形成し、シリサイド化する。次
いで第１図（ｅ）に示すように、層間絶縁膜９の形成、
コンタクトの形成、配線８の形成を経て、インバージョ
ン型SOI/MOSトランジスタを完成する。
CVD−SiO2によるスペーサ４を設けてSi層上にTiSi（チ
タンシリサイド）層７を形成し、シリサイド化する。次
いで第１図（ｅ）に示すように、層間絶縁膜９の形成、
コンタクトの形成、配線８の形成を経て、インバージョ
ン型SOI/MOSトランジスタを完成する。
本実施例のトランジスタのしきい値電圧とボロン注入
によるキャリア濃度との関係を第２図に示す。この第２
図を見れば、ゲート電極へのドーピング量の制御によっ
てしきい値電圧の制御を行うことができ、しかも所望の
0.5〜0.7Vにすることができることがわかる。なおこの
しきい値電圧の変化は、ゲート酸化膜とシリコン層表面
の仕事関数差の変化によるものである。また以上の説明
では多結晶シリコン層３内にｐ型を与える不純物である
ボロンを注入するものとしたが、非常に低いしきい値を
得る場合にはｎ型を与える不純物を注入する場合もあ
る。
によるキャリア濃度との関係を第２図に示す。この第２
図を見れば、ゲート電極へのドーピング量の制御によっ
てしきい値電圧の制御を行うことができ、しかも所望の
0.5〜0.7Vにすることができることがわかる。なおこの
しきい値電圧の変化は、ゲート酸化膜とシリコン層表面
の仕事関数差の変化によるものである。また以上の説明
では多結晶シリコン層３内にｐ型を与える不純物である
ボロンを注入するものとしたが、非常に低いしきい値を
得る場合にはｎ型を与える不純物を注入する場合もあ
る。
なお上記実施例ではｎチャネルMOSトランジスタの場
合についてのみ示したが、本発明はＰチャンネルMOSト
ランジスタについても同様に適用できることは言うまで
もなく、この場合多結晶シリコンに導入する不純物はｎ
型を与えるリン又は砒素とすればよい。またこの場合、
多結晶シリコンへの不純物ドーピング量が少なくなり、
抵抗の増大が生ずることが心配されるが、こればゲート
電極の上面をシリサイド化することなどにより対処すれ
ば、問題のない低抵抗が得られるものである。
合についてのみ示したが、本発明はＰチャンネルMOSト
ランジスタについても同様に適用できることは言うまで
もなく、この場合多結晶シリコンに導入する不純物はｎ
型を与えるリン又は砒素とすればよい。またこの場合、
多結晶シリコンへの不純物ドーピング量が少なくなり、
抵抗の増大が生ずることが心配されるが、こればゲート
電極の上面をシリサイド化することなどにより対処すれ
ば、問題のない低抵抗が得られるものである。
また、上記実施例では、単結晶シリコン膜２をｐ型に
する工程は該膜上にシリコン酸化膜４を形成する前に行
ったが、これはゲート酸化膜形成後に行ってもよく、ソ
ース、ドレインの形成後に行うことも可能である。
する工程は該膜上にシリコン酸化膜４を形成する前に行
ったが、これはゲート酸化膜形成後に行ってもよく、ソ
ース、ドレインの形成後に行うことも可能である。
以上のように、この発明によれば、インバージョン型
SOI/MOSトランジスタ等の半導体装置の製造方法におい
て、ゲート電極の多結晶シリコン中への不純物のドーピ
ング量を制御することによって仕事関数差を変化させ、
しきい値電圧を制御するようにしたので、所望のしきい
値電圧を有するSOI/MOSトランジスタを得ることができ
る効果がある。
SOI/MOSトランジスタ等の半導体装置の製造方法におい
て、ゲート電極の多結晶シリコン中への不純物のドーピ
ング量を制御することによって仕事関数差を変化させ、
しきい値電圧を制御するようにしたので、所望のしきい
値電圧を有するSOI/MOSトランジスタを得ることができ
る効果がある。
第１図は本発明の一実施例による半導体装置の製造方法
を示す図、第２図は上記実施例のしきい値電圧の変化量
の計算結果を示す図、第３図は従来の基板シリコンのMO
Sトランジスタを示す断面図、第４図は従来のSOI/MOSト
ランジスタを示す断面図、第５図はこの発明を適用しよ
うとする従来の薄膜SOI/MOSトランジスタを示す断面図
である。 ６は絶縁層、２は単結晶シリコン膜、４はゲート酸化
膜、３は多結晶シリコン膜、５はソース、ドレイン、７
はシリサイド層、８はアルミ層、９は層間絶縁層であ
る。 なお図中同一符号は同一又は相当部分を示す。
を示す図、第２図は上記実施例のしきい値電圧の変化量
の計算結果を示す図、第３図は従来の基板シリコンのMO
Sトランジスタを示す断面図、第４図は従来のSOI/MOSト
ランジスタを示す断面図、第５図はこの発明を適用しよ
うとする従来の薄膜SOI/MOSトランジスタを示す断面図
である。 ６は絶縁層、２は単結晶シリコン膜、４はゲート酸化
膜、３は多結晶シリコン膜、５はソース、ドレイン、７
はシリサイド層、８はアルミ層、９は層間絶縁層であ
る。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】絶縁層上に形成した薄いシリコン単結晶膜
に第１導電型を与える不純物を導入して第１の導電型に
する工程と、 上記シリコン単結晶膜上に薄いゲート酸化膜を形成する
工程と、 このゲート酸化膜上に多結晶シリコン層を形成する工程
と、 この多結晶シリコン層に第１または第２の導電型を与え
る不純物を導入し、その量によってしきい値電圧を決定
せしめる工程と、 上記多結晶シリコン層をパターニングしてゲート電極を
得る工程と、 上記シリコン単結晶膜に第２の導電型を与える不純物を
導入してソース，ドレインを形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115549A JPH0824189B2 (ja) | 1988-05-12 | 1988-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115549A JPH0824189B2 (ja) | 1988-05-12 | 1988-05-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286366A JPH01286366A (ja) | 1989-11-17 |
| JPH0824189B2 true JPH0824189B2 (ja) | 1996-03-06 |
Family
ID=14665290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115549A Expired - Lifetime JPH0824189B2 (ja) | 1988-05-12 | 1988-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824189B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211916A (ja) * | 1994-01-19 | 1995-08-11 | Sony Corp | トランジスタ素子及びその作製方法 |
| FR2739491B1 (fr) * | 1995-09-28 | 1997-12-12 | Sgs Thomson Microelectronics | Procede de modification du dopage d'une couche de silicium |
| KR100224664B1 (ko) * | 1996-11-20 | 1999-10-15 | 윤종용 | 실리콘-온-인슐레이터 트랜지스터 및 그 제조방법 |
| JP2007249523A (ja) * | 2006-03-15 | 2007-09-27 | Ricoh Co Ltd | 定電圧回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688317A (en) * | 1979-12-20 | 1981-07-17 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57208124A (en) * | 1981-06-18 | 1982-12-21 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6178120A (ja) * | 1984-09-25 | 1986-04-21 | Sony Corp | 薄膜単結晶の製造方法 |
| JPS63115361A (ja) * | 1986-11-04 | 1988-05-19 | Nissan Motor Co Ltd | 薄膜半導体装置 |
-
1988
- 1988-05-12 JP JP63115549A patent/JPH0824189B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01286366A (ja) | 1989-11-17 |
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