JPH08241987A - 絶縁ゲート半導体デバイスとその製造方法 - Google Patents
絶縁ゲート半導体デバイスとその製造方法Info
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- JPH08241987A JPH08241987A JP8038898A JP3889896A JPH08241987A JP H08241987 A JPH08241987 A JP H08241987A JP 8038898 A JP8038898 A JP 8038898A JP 3889896 A JP3889896 A JP 3889896A JP H08241987 A JPH08241987 A JP H08241987A
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- JP
- Japan
- Prior art keywords
- conductivity type
- insulated gate
- buffer layer
- layer
- semiconductor device
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】 絶縁ゲート半導体デバイスとその製造方法を
提供する。 【解決手段】 絶縁ゲート半導体デバイス１０は、傾斜
ドーパント分布を有するバッファ層１３を有して形成さ
れる。傾斜ドーパント分布は、デバイス１０の逆阻止電
圧を改良する一方で、スイッチング速度を維持する。
提供する。 【解決手段】 絶縁ゲート半導体デバイス１０は、傾斜
ドーパント分布を有するバッファ層１３を有して形成さ
れる。傾斜ドーパント分布は、デバイス１０の逆阻止電
圧を改良する一方で、スイッチング速度を維持する。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート半導体デバイ
スに関し、さらに詳しくは高い逆阻止を有する絶縁ゲー
ト半導体デバイスに関する。
スに関し、さらに詳しくは高い逆阻止を有する絶縁ゲー
ト半導体デバイスに関する。
【０００２】
【従来の技術】絶縁ゲート半導体デバイスは、絶縁ゲー
ト・バイポーラ・トランジスタ（ＩＧＢＴ）として知ら
れ、良く知られている。基本ＩＧＢＴは、ラッチアップ
状態と低速のスイッチング速度が悩みであった。これら
のデバイスは、ドリフト領域内の少数キャリヤが減衰す
る必要があり、このためにテイル電流（tail current）
を生じるので、スイッチング速度が低い。
ト・バイポーラ・トランジスタ（ＩＧＢＴ）として知ら
れ、良く知られている。基本ＩＧＢＴは、ラッチアップ
状態と低速のスイッチング速度が悩みであった。これら
のデバイスは、ドリフト領域内の少数キャリヤが減衰す
る必要があり、このためにテイル電流（tail current）
を生じるので、スイッチング速度が低い。
【０００３】
【発明が解決しようとする課題】上記の状態は共に、Ｉ
ＧＢＴのアノードとエピタキシャル層との間に位置する
高濃度ドープＮ層を付加することにより緩和される。こ
の高濃度ドープＮ層はバッファ層とも呼ばれる。
ＧＢＴのアノードとエピタキシャル層との間に位置する
高濃度ドープＮ層を付加することにより緩和される。こ
の高濃度ドープＮ層はバッファ層とも呼ばれる。
【０００４】
【課題を解決するための手段】高濃度ドープ・バッファ
層をＩＧＢＴデバイスに付加する欠点の１つは、逆阻止
電圧が限界になることである。通常のデバイスは、１か
ら２マイクロ秒のスイッチング速度に対し、２４ボルト
の逆阻止電圧を有する。また、同一スイッチング速度で
より高い逆阻止電圧を有するＩＧＢＴを持つことが望ま
しい用途が存在する。
層をＩＧＢＴデバイスに付加する欠点の１つは、逆阻止
電圧が限界になることである。通常のデバイスは、１か
ら２マイクロ秒のスイッチング速度に対し、２４ボルト
の逆阻止電圧を有する。また、同一スイッチング速度で
より高い逆阻止電圧を有するＩＧＢＴを持つことが望ま
しい用途が存在する。
【０００５】
【実施例】図１は、絶縁ゲート半導体デバイス１０の一
部を拡大した断面図を示す。絶縁ゲート半導体デバイス
１０は、第１導電形の半導体基板１１によって構成され
る。この具体的な実施例では、基板１１は、Ｐ形半導体
材料によって構成される。傾斜バッファ層(Graded buff
er layer) １３は基板１１の上に配置される。傾斜バッ
ファ層１３は、第２導電形であり、この実施例ではＮ形
半導体材料によって構成される。半導体層１４は、通常
ドリフト領域と呼ばれ、傾斜バッファ層１３の上に配置
される。半導体層１４は、第２導電形であり、傾斜バッ
ファ層１３よりも低濃度にドープされる。
部を拡大した断面図を示す。絶縁ゲート半導体デバイス
１０は、第１導電形の半導体基板１１によって構成され
る。この具体的な実施例では、基板１１は、Ｐ形半導体
材料によって構成される。傾斜バッファ層(Graded buff
er layer) １３は基板１１の上に配置される。傾斜バッ
ファ層１３は、第２導電形であり、この実施例ではＮ形
半導体材料によって構成される。半導体層１４は、通常
ドリフト領域と呼ばれ、傾斜バッファ層１３の上に配置
される。半導体層１４は、第２導電形であり、傾斜バッ
ファ層１３よりも低濃度にドープされる。
【０００６】ドープ領域即ちベース領域１６は、半導体
層１４の一部の中に形成され、上部表面から半導体層１
４の一部の中へと伸びている。ベース領域１６は互いに
横方向に間隔を開けて配置されており、上部表面から半
導体層１４の中へと伸びている。ベース領域１６は、第
１導電形であり、イオン注入法によって形成されるのが
望ましい。半導体層１４内には、複数のベース領域１６
を形成でき、図の都合上、そのうち２つのみが示されて
いることに注意されたい。またベース領域１６は、上部
表面にあるベース領域１６間に半導体層１４の一部を有
する１つの領域であってもよい。
層１４の一部の中に形成され、上部表面から半導体層１
４の一部の中へと伸びている。ベース領域１６は互いに
横方向に間隔を開けて配置されており、上部表面から半
導体層１４の中へと伸びている。ベース領域１６は、第
１導電形であり、イオン注入法によって形成されるのが
望ましい。半導体層１４内には、複数のベース領域１６
を形成でき、図の都合上、そのうち２つのみが示されて
いることに注意されたい。またベース領域１６は、上部
表面にあるベース領域１６間に半導体層１４の一部を有
する１つの領域であってもよい。
【０００７】ドープ領域即ちエミッタ領域１７は、半導
体層１４の上部表面から伸びるベース領域１６内に形成
される。エミッタ領域１７は、中央開口部を有してドー
ナツ形状を形成しており、この開口部は断面図では第２
導電形の２つの領域として示される。エミッタ領域１７
は、第１導電形である。チャネル領域１８は、エミッタ
領域１７と、ベース領域１６の周囲との間に形成され
る。
体層１４の上部表面から伸びるベース領域１６内に形成
される。エミッタ領域１７は、中央開口部を有してドー
ナツ形状を形成しており、この開口部は断面図では第２
導電形の２つの領域として示される。エミッタ領域１７
は、第１導電形である。チャネル領域１８は、エミッタ
領域１７と、ベース領域１６の周囲との間に形成され
る。
【０００８】絶縁層２１は、半導体層１４とゲート２２
との間にゲート酸化物として機能する。絶縁層２１はま
た、ゲート２２をエミッタ電極２３から絶縁する働きを
し、このエミッタ電極は金属層によって構成される。エ
ミッタ電極２３は、エミッタ領域１７およびベース領域
１６との電気接点を形成し、またはエミッタ領域１７を
ベース領域１６に対し短絡させる。メタライゼーション
層２４は、基板１１の底面の上に形成され、この底面と
の電気接点を設け、コレクタ・メタライゼーションとし
て機能する。
との間にゲート酸化物として機能する。絶縁層２１はま
た、ゲート２２をエミッタ電極２３から絶縁する働きを
し、このエミッタ電極は金属層によって構成される。エ
ミッタ電極２３は、エミッタ領域１７およびベース領域
１６との電気接点を形成し、またはエミッタ領域１７を
ベース領域１６に対し短絡させる。メタライゼーション
層２４は、基板１１の底面の上に形成され、この底面と
の電気接点を設け、コレクタ・メタライゼーションとし
て機能する。
【０００９】絶縁ゲート半導体デバイス１０は、チャネ
ル１８内に反転を生じるのに十分な電圧がゲート２２に
印加されるときに、イネーブルになる。反転が生じると
きに、電子は、エミッタ領域１７からチャネル領域１８
および半導体層１４を通して、下のコレクタ・メタライ
ゼーション２４にまで流れる。
ル１８内に反転を生じるのに十分な電圧がゲート２２に
印加されるときに、イネーブルになる。反転が生じると
きに、電子は、エミッタ領域１７からチャネル領域１８
および半導体層１４を通して、下のコレクタ・メタライ
ゼーション２４にまで流れる。
【００１０】好適な実施例では、半導体層１４は、約１
００から３００ミクロンの範囲の厚さを有し、Ｎ導電形
のドーパント（dopant）または不純物材料で低濃度にド
ープされる。１つの例では、半導体層１４は、およそ立
方センチメートル当り１×１０14原子の不純物濃度を有
する。半導体層１４は、Ｎ導電形の実質的に均一の不純
物濃度を有する単結晶半導体材料であることが望まし
く、これは、チョクラルスキー法またはフロート・ゾー
ン法などの非エピタキシャル成長技術を用いて、または
エピタキシャル成長技術を用いて形成できる。
００から３００ミクロンの範囲の厚さを有し、Ｎ導電形
のドーパント（dopant）または不純物材料で低濃度にド
ープされる。１つの例では、半導体層１４は、およそ立
方センチメートル当り１×１０14原子の不純物濃度を有
する。半導体層１４は、Ｎ導電形の実質的に均一の不純
物濃度を有する単結晶半導体材料であることが望まし
く、これは、チョクラルスキー法またはフロート・ゾー
ン法などの非エピタキシャル成長技術を用いて、または
エピタキシャル成長技術を用いて形成できる。
【００１１】ベース領域１６は、立方センチメートル当
り約４．５×１０13原子から立方センチメートル当り
５．５×１０13原子の範囲をとる、Ｐ形不純物材料の濃
度を有することが望ましい。ベース領域１６は、たとえ
ば、最大幅約２０ミクロン、最大深さ約４ミクロンを有
することができる。
り約４．５×１０13原子から立方センチメートル当り
５．５×１０13原子の範囲をとる、Ｐ形不純物材料の濃
度を有することが望ましい。ベース領域１６は、たとえ
ば、最大幅約２０ミクロン、最大深さ約４ミクロンを有
することができる。
【００１２】エミッタ領域１７は、立方センチメートル
当り約１×１０16原子から立方センチメートル当り５×
１０16原子の範囲の濃度を有する。エミッタ領域１７
は、約１から３マイクロメートルの範囲の幅と、約１．
５マイクロメートルの最大深さを有することができる。
当り約１×１０16原子から立方センチメートル当り５×
１０16原子の範囲の濃度を有する。エミッタ領域１７
は、約１から３マイクロメートルの範囲の幅と、約１．
５マイクロメートルの最大深さを有することができる。
【００１３】エミッタ電極２３は、アルミニウムによっ
て構成されることが望ましい。基板１１は、約０．０１
から０．０３オーム- ｃｍの抵抗を有する半導体材料に
よって構成されることが望ましい。メタライゼーション
２４はまた、チタニウム- ニッケル- 銀などの金属層に
よって構成されることが望ましい。
て構成されることが望ましい。基板１１は、約０．０１
から０．０３オーム- ｃｍの抵抗を有する半導体材料に
よって構成されることが望ましい。メタライゼーション
２４はまた、チタニウム- ニッケル- 銀などの金属層に
よって構成されることが望ましい。
【００１４】本発明にしたがって、傾斜バッファ層１３
は、約 .０３から３０オーム- ｃｍの範囲の抵抗を有す
る半導体材料によって構成されることが望ましい。傾斜
バッファ層１３の厚さは、２から１００ミクロンの範囲
内にあることが望ましい。ここで使用する傾斜という語
は、傾斜バッファ層１３のドーピング分布は、傾斜バッ
ファ層１３の厚さを通じて実質的に均一でないことを意
味する。傾斜バッファ層１３は、図２に示すように線形
の傾斜分布を有することができる。傾斜バッファ層１３
はまた、図３に示すように、ステップ式傾斜分布を有す
ることもできる。図３は、ステップの数は２に等しい
が、１または２以上のステップを形成することもでき
る。ステップ式傾斜ドーパント分布は、線形の傾斜分布
よりも製造が制御しやすくできる。線形傾斜分布は、ス
テップ数が無限に等しくなる場合を表す。
は、約 .０３から３０オーム- ｃｍの範囲の抵抗を有す
る半導体材料によって構成されることが望ましい。傾斜
バッファ層１３の厚さは、２から１００ミクロンの範囲
内にあることが望ましい。ここで使用する傾斜という語
は、傾斜バッファ層１３のドーピング分布は、傾斜バッ
ファ層１３の厚さを通じて実質的に均一でないことを意
味する。傾斜バッファ層１３は、図２に示すように線形
の傾斜分布を有することができる。傾斜バッファ層１３
はまた、図３に示すように、ステップ式傾斜分布を有す
ることもできる。図３は、ステップの数は２に等しい
が、１または２以上のステップを形成することもでき
る。ステップ式傾斜ドーパント分布は、線形の傾斜分布
よりも製造が制御しやすくできる。線形傾斜分布は、ス
テップ数が無限に等しくなる場合を表す。
【００１５】先行技術のドーパント分布を図４のグラフ
に示す。従来まで、バッファ層のピーク・ドーピング
（doping）から基板への遷移は約１ミクロンであり、そ
のためドーピング濃度は実質的に均一であった。基板お
よびバッファ層からのドーピングにおける遷移は存在し
なければならないが、バッファ層のドーピング濃度は厚
さいっぱいまで実質的に均一であり、そのため、本発明
でのように傾斜分布を有するものとして規定されておら
ず、本発明では、ドーピングは、バッファ層１３の厚さ
いっぱいまで実質的に均一ではない。
に示す。従来まで、バッファ層のピーク・ドーピング
（doping）から基板への遷移は約１ミクロンであり、そ
のためドーピング濃度は実質的に均一であった。基板お
よびバッファ層からのドーピングにおける遷移は存在し
なければならないが、バッファ層のドーピング濃度は厚
さいっぱいまで実質的に均一であり、そのため、本発明
でのように傾斜分布を有するものとして規定されておら
ず、本発明では、ドーピングは、バッファ層１３の厚さ
いっぱいまで実質的に均一ではない。
【００１６】本発明では傾斜バッファ層１３のピーク・
ドーピングから基板１１までの遷移は、基板から、約７
から１１ミクロン以上か、または７ミクロン以上かこれ
に等しい幅で生じることがより望ましい。バッファ層１
３は、０．０９オーム- ｃｍ以上かこれに等しいピーク
抵抗を有することが望ましい。このドーピング傾斜の存
在によって、逆阻止電圧機能が改良される。遷移幅は、
逆阻止電圧をさらに改良するために、約９ミクロン以上
かこれに等しいことが極めて望ましい。
ドーピングから基板１１までの遷移は、基板から、約７
から１１ミクロン以上か、または７ミクロン以上かこれ
に等しい幅で生じることがより望ましい。バッファ層１
３は、０．０９オーム- ｃｍ以上かこれに等しいピーク
抵抗を有することが望ましい。このドーピング傾斜の存
在によって、逆阻止電圧機能が改良される。遷移幅は、
逆阻止電圧をさらに改良するために、約９ミクロン以上
かこれに等しいことが極めて望ましい。
【００１７】傾斜バッファ層１３のピークＮ濃度は依
然、基板１１の注入効率を制御することによって、デバ
イスのスイッチング速度を決定する。このため、スイッ
チング速度は、１．５から２．０マイクロ秒の高速スイ
ッチング速度を有するデバイスに匹敵する。
然、基板１１の注入効率を制御することによって、デバ
イスのスイッチング速度を決定する。このため、スイッ
チング速度は、１．５から２．０マイクロ秒の高速スイ
ッチング速度を有するデバイスに匹敵する。
【００１８】まとめとして、傾斜ドーパント分布を有す
るバッファ層１３を設けることは、改良された逆阻止電
圧を提供する。従来まで、デバイスは、約２５ボルトの
逆阻止電圧を示す。本発明のデバイスは、４０ボルト以
上の逆阻止電圧を示す。
るバッファ層１３を設けることは、改良された逆阻止電
圧を提供する。従来まで、デバイスは、約２５ボルトの
逆阻止電圧を示す。本発明のデバイスは、４０ボルト以
上の逆阻止電圧を示す。
【００１９】本発明の利点は、傾斜バッファ層１３が、
エピタキシャル成長中に形成でき、そのため、デバイス
にはステップまたは層は追加されない。高い逆阻止電圧
に利点がある用途には、自動車のイグニッション・シス
テムが含まれる。
エピタキシャル成長中に形成でき、そのため、デバイス
にはステップまたは層は追加されない。高い逆阻止電圧
に利点がある用途には、自動車のイグニッション・シス
テムが含まれる。
【００２０】以上から分かるように、逆阻止電圧が増大
して、高速のスイッチング速度を有する絶縁ゲート半導
体デバイスが提供された。この改良は、均一な濃度とい
うよりもむしろ、傾斜ドーパント分布を有するバッファ
層を設けた結果である。
して、高速のスイッチング速度を有する絶縁ゲート半導
体デバイスが提供された。この改良は、均一な濃度とい
うよりもむしろ、傾斜ドーパント分布を有するバッファ
層を設けた結果である。
【図１】 本発明を使用する絶縁ゲート半導体デバイス
の一部を拡大した断面図を示す。
の一部を拡大した断面図を示す。
【図２】 本発明の１実施例におけるドーピング分布の
グラフを示す。
グラフを示す。
【図３】 本発明の別の実施例におけるドーピング分布
のグラフを示す。
のグラフを示す。
【図４】 先行技術のドーピング分布のグラフを示す。
１０ 絶縁ゲート半導体デバイス １１ 半導体基板 １３ 傾斜バッファ層 １４ 半導体層 １６ ベース領域 １７ エミッタ領域 ２１ 絶縁層 ２２ ゲート ２３ エミッタ電極 ２４ コレクタ・メタライゼーション
Claims (5)
- 【請求項１】 絶縁ゲート半導体デバイスであって：第
１導電形の半導体層（１１）；前記第１導電形の半導体
層（１１）上に配置された傾斜ドーパント分布を有する
第２導電形のバッファ層（１３）；前記バッファ層（１
３）上に配置された前記第２導電形の半導体層（１
４）；前記第２導電形の半導体層（１４）内に配置され
た前記第１導電形のドープ領域（１６）；および前記第
１導電形のドープ領域（１６）の一部の中に配置された
前記第２導電形のドープ領域（１７）；によって構成さ
れることを特徴とする絶縁ゲート半導体デバイス。 - 【請求項２】 前記バッファ層（１３）の傾斜ドーパン
ト分布が線形であることを特徴とする、請求項１記載の
絶縁ゲート半導体デバイス。 - 【請求項３】 前記バッファ層（１３）の傾斜ドーパン
ト分布にステップがあることを特徴とする、請求項１記
載の絶縁ゲート半導体デバイス。 - 【請求項４】 前記バッファ層（１３）の傾斜ドーパン
ト分布が、前記第１導電形の半導体層（１１）から７ミ
クロン以上かまたはこれに等しいピーク・ドーピングを
有することを特徴とする、請求項１記載の絶縁ゲート半
導体デバイス。 - 【請求項５】 絶縁ゲート半導体デバイスを形成する方
法であって：第１導電形の半導体層（１１）を設ける段
階；前記第１導電形の半導体層（１１）上に、傾斜ドー
パント分布を有する第２導電形のバッファ層（１３）を
形成する段階；前記バッファ層（１３）上に第２導電形
の半導体層（１４）を形成する段階；前記第２導電形の
半導体層（１４）内に前記第１導電形のドープ領域（１
６）を形成する段階；および前記第１導電形のドープ領
域（１６）の一部の中に、前記第２導電形のドープ領域
（１７）を形成する段階；によって構成されることを特
徴とする形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US38271095A | 1995-02-02 | 1995-02-02 | |
| US382710 | 1999-08-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241987A true JPH08241987A (ja) | 1996-09-17 |
Family
ID=23510070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8038898A Pending JPH08241987A (ja) | 1995-02-02 | 1996-01-31 | 絶縁ゲート半導体デバイスとその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0725446A1 (ja) |
| JP (1) | JPH08241987A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184478A (ja) * | 2006-01-10 | 2007-07-19 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2017028249A (ja) * | 2015-04-30 | 2017-02-02 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | エピタキシャル成長による半導体デバイスの製作 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19731495C2 (de) * | 1997-07-22 | 1999-05-20 | Siemens Ag | Durch Feldeffekt steuerbarer Bipolartransistor und Verfahren zu seiner Herstellung |
| CN113451400A (zh) * | 2021-06-28 | 2021-09-28 | 宁波达新半导体有限公司 | 沟槽栅逆导型igbt器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6445173A (en) * | 1987-08-13 | 1989-02-17 | Fuji Electric Co Ltd | Conductive modulation type mosfet |
| JPS6482563A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Semiconductor device |
| IT1218200B (it) * | 1988-03-29 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento di fabbricazione di un dispositivo semiconduttore mos di poterza a modulazione di conducibilita' (himos) e dispositivi con esso ottenuti |
| EP0405200A1 (de) * | 1989-06-30 | 1991-01-02 | Asea Brown Boveri Ag | MOS-gesteuertes, bipolares Leistungshalbleiter-Bauelement |
| JPH0793427B2 (ja) * | 1992-05-11 | 1995-10-09 | 尚茂 玉蟲 | ドリフトバッファ構造を有する半導体素子 |
| JP3081739B2 (ja) * | 1992-10-20 | 2000-08-28 | 三菱電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
-
1996
- 1996-01-30 EP EP96101258A patent/EP0725446A1/en not_active Withdrawn
- 1996-01-31 JP JP8038898A patent/JPH08241987A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184478A (ja) * | 2006-01-10 | 2007-07-19 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2017028249A (ja) * | 2015-04-30 | 2017-02-02 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | エピタキシャル成長による半導体デバイスの製作 |
| US10243066B2 (en) | 2015-04-30 | 2019-03-26 | Infineon Technologies Austria Ag | Producing a semiconductor device by epitaxial growth |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0725446A1 (en) | 1996-08-07 |
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