JPH08242049A - 多層配線基板用導電性ペースト - Google Patents
多層配線基板用導電性ペーストInfo
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- JPH08242049A JPH08242049A JP7043759A JP4375995A JPH08242049A JP H08242049 A JPH08242049 A JP H08242049A JP 7043759 A JP7043759 A JP 7043759A JP 4375995 A JP4375995 A JP 4375995A JP H08242049 A JPH08242049 A JP H08242049A
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- conductor
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 ビア導体の抵抗値を低く抑えながら、内部ポ
アやクラックの発生を抑制することのできるビア導体用
導電性ペーストを提供する。 【構成】 低温で焼結されるガラス・セラミック板のス
ルーホール内に充填されて導電体（ビア導体）を形成す
る導電性ペーストに関し、金属からなる物質Ａおよび導
電性金属酸化物からなる物質Ｂを主成分とする。物質Ａ
の焼結温度をＴ1、物質Ｂの焼結温度をＴ2 、ガラス・
セラミック材の焼結温度をＴとするとき、Ｔ1 ＜Ｔ＜Ｔ
2 の関係が満たされるようにする。
アやクラックの発生を抑制することのできるビア導体用
導電性ペーストを提供する。 【構成】 低温で焼結されるガラス・セラミック板のス
ルーホール内に充填されて導電体（ビア導体）を形成す
る導電性ペーストに関し、金属からなる物質Ａおよび導
電性金属酸化物からなる物質Ｂを主成分とする。物質Ａ
の焼結温度をＴ1、物質Ｂの焼結温度をＴ2 、ガラス・
セラミック材の焼結温度をＴとするとき、Ｔ1 ＜Ｔ＜Ｔ
2 の関係が満たされるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩやＩＣなどの電
子部品を搭載して電子回路を構成する多層配線基板の製
造に用いられる導電性ペーストに関するものである。
子部品を搭載して電子回路を構成する多層配線基板の製
造に用いられる導電性ペーストに関するものである。
【０００２】
【従来の技術】近年、低温焼結のガラス・セラミック基
板が開発されたのに伴い、その導電体にＡｕ、Ａｇ、Ｃ
ｕおよびＰｄの少なくとも１種を用いることが可能とな
った。
板が開発されたのに伴い、その導電体にＡｕ、Ａｇ、Ｃ
ｕおよびＰｄの少なくとも１種を用いることが可能とな
った。
【０００３】これらの金属は、従来のセラミック多層配
線基板に用いられてきたＷやＭｏ等に比べて導体抵抗お
よび溶融温度がともに低いので、安全性のよい設備を用
いて良質の多層配線基板を低コストで製造することがで
きる。
線基板に用いられてきたＷやＭｏ等に比べて導体抵抗お
よび溶融温度がともに低いので、安全性のよい設備を用
いて良質の多層配線基板を低コストで製造することがで
きる。
【０００４】かかる多層配線基板の製造方法に、グリー
ンシート積層法と、厚膜印刷法とがある。前者は高積層
に適し、微細な配線パターンを形成することができる。
しかし、焼成時の基板収縮にばらつきが生じやすいの
で、製造歩留がよくないという欠点がある。一方、後者
は焼成時における基板の板面方向への収縮量が少ないの
で、多層配線基板を歩留まりよく製造することができ
る。しかし、配線パターンによる段差が基板の表面に生
じるので、高積層や微細な配線パターンの形成には適し
ない。
ンシート積層法と、厚膜印刷法とがある。前者は高積層
に適し、微細な配線パターンを形成することができる。
しかし、焼成時の基板収縮にばらつきが生じやすいの
で、製造歩留がよくないという欠点がある。一方、後者
は焼成時における基板の板面方向への収縮量が少ないの
で、多層配線基板を歩留まりよく製造することができ
る。しかし、配線パターンによる段差が基板の表面に生
じるので、高積層や微細な配線パターンの形成には適し
ない。
【０００５】多層配線基板の製造においては、多層配線
基板を構成する絶縁層にスルーホール（以下、ビア穴と
いう）が設けられ、このビア穴に充填される導電体（以
下、ビア導体という）の素材たる導電性ペーストの選択
が重要な課題となる。その理由は、導電性ペーストの焼
成・焼結時における収縮率が、絶縁層の素材たる低温焼
結ガラス・セラミック材の焼成・焼結時における収縮率
に近似していないと、焼成・焼結後のビア導体や、ビア
導体と絶縁層との間に内部ポアやクラックが発生するか
らである。そこで、許容される導体抵抗値の範囲内にお
いて前記導電性ペーストに電気絶縁性の収縮抑制材を添
加している。
基板を構成する絶縁層にスルーホール（以下、ビア穴と
いう）が設けられ、このビア穴に充填される導電体（以
下、ビア導体という）の素材たる導電性ペーストの選択
が重要な課題となる。その理由は、導電性ペーストの焼
成・焼結時における収縮率が、絶縁層の素材たる低温焼
結ガラス・セラミック材の焼成・焼結時における収縮率
に近似していないと、焼成・焼結後のビア導体や、ビア
導体と絶縁層との間に内部ポアやクラックが発生するか
らである。そこで、許容される導体抵抗値の範囲内にお
いて前記導電性ペーストに電気絶縁性の収縮抑制材を添
加している。
【０００６】この種の収縮抑制材には、低温焼結のガラ
ス・セラミック材の焼結温度では焼結しない（収縮しな
い）材料が用いられる。この収縮抑制材にＡｌ2 Ｏ3 を
用いた事例を図４に示す。ここで、曲線ａは低温焼結の
ガラス・セラミック材の収縮率特性を、曲線ｂは第１の
導電性ペーストの収縮率特性を、そして、曲線ｃは第２
の導電性ペーストの収縮率特性をそれぞれ示している。
第１の導電極性ペーストとは、無機材料に平均粒径５μ
ｍのＣｕ粉末のみを混入し組成のものを指し、第２の導
電性ペーストとは、無機材料に平均粒径５μｍのＣｕ粉
末と、平均粒径２μｍのＡｌ2 Ｏ3 粉末（ペースト組成
中２０重量％）とを混入した組成のものを指す。
ス・セラミック材の焼結温度では焼結しない（収縮しな
い）材料が用いられる。この収縮抑制材にＡｌ2 Ｏ3 を
用いた事例を図４に示す。ここで、曲線ａは低温焼結の
ガラス・セラミック材の収縮率特性を、曲線ｂは第１の
導電性ペーストの収縮率特性を、そして、曲線ｃは第２
の導電性ペーストの収縮率特性をそれぞれ示している。
第１の導電極性ペーストとは、無機材料に平均粒径５μ
ｍのＣｕ粉末のみを混入し組成のものを指し、第２の導
電性ペーストとは、無機材料に平均粒径５μｍのＣｕ粉
末と、平均粒径２μｍのＡｌ2 Ｏ3 粉末（ペースト組成
中２０重量％）とを混入した組成のものを指す。
【０００７】第１の導電性ペースト（曲線ｂ）は、低温
焼結のガラス・セラミック材（曲線ａ）よりも高い収縮
率を示すのに対し、第２の導電性ペースト（曲線ｃ）
は、低温焼結のガラス・セラミック材（曲線ａ）に近似
した収縮率を示す。このため、第１の導電性ペーストを
用いて形成されたビア導体は図５の（ａ）に示すような
形状となり、第２の導電性ペーストを用いて形成された
ビア導体は図５の（ｂ）に示すような形状となる。すな
わち、図５の（ａ）においては、上側の絶縁層１のビア
穴２内に設けられた焼成処理後のビア導体３とビア穴２
との間にクラック４が発生しているのに対し、図５の
（ｂ）にはかかるクラックが存在しない。図中の５は下
側の絶縁層、６は配線用のライン状導体を示す。
焼結のガラス・セラミック材（曲線ａ）よりも高い収縮
率を示すのに対し、第２の導電性ペースト（曲線ｃ）
は、低温焼結のガラス・セラミック材（曲線ａ）に近似
した収縮率を示す。このため、第１の導電性ペーストを
用いて形成されたビア導体は図５の（ａ）に示すような
形状となり、第２の導電性ペーストを用いて形成された
ビア導体は図５の（ｂ）に示すような形状となる。すな
わち、図５の（ａ）においては、上側の絶縁層１のビア
穴２内に設けられた焼成処理後のビア導体３とビア穴２
との間にクラック４が発生しているのに対し、図５の
（ｂ）にはかかるクラックが存在しない。図中の５は下
側の絶縁層、６は配線用のライン状導体を示す。
【０００８】このように、ビア導体３の素材たる導電性
ペーストの焼成温度における収縮率特性を、低温焼結ガ
ラス・セラミック材の焼結温度における収縮率特性に近
似させることによって、多層配線基板の焼結後における
クラックの発生を抑制でき、高湿度下においても信頼性
の高い多層配線基板を得ることができる。
ペーストの焼成温度における収縮率特性を、低温焼結ガ
ラス・セラミック材の焼結温度における収縮率特性に近
似させることによって、多層配線基板の焼結後における
クラックの発生を抑制でき、高湿度下においても信頼性
の高い多層配線基板を得ることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、ビア導
体用導電性ペーストの焼成温度における収縮率特性を、
低温焼結のガラス・セラミック材の焼成温度における収
縮率特性に近似させるべく、Ａｌ2 Ｏ3 などの電気絶縁
性の収縮抑制材を導電性ペーストに添加すると、ビア導
体の抵抗値が必要以上に大きくなるという課題があっ
た。
体用導電性ペーストの焼成温度における収縮率特性を、
低温焼結のガラス・セラミック材の焼成温度における収
縮率特性に近似させるべく、Ａｌ2 Ｏ3 などの電気絶縁
性の収縮抑制材を導電性ペーストに添加すると、ビア導
体の抵抗値が必要以上に大きくなるという課題があっ
た。
【００１０】したがって本発明の目的は、ビア導体の抵
抗値を低く抑えながら、内部ポアやクラックの発生を抑
制することのできる信頼性の高い多層配線基板用導電性
ペーストを提供することにある。
抗値を低く抑えながら、内部ポアやクラックの発生を抑
制することのできる信頼性の高い多層配線基板用導電性
ペーストを提供することにある。
【００１１】
【課題を解決するための手段】本発明によると、上述し
た目的を達成するために、低温焼結のガラス・セラミッ
ク材からなる絶縁層のスルーホール内に充填されて導電
体を形成する導電性ペーストであって、金属からなる物
質Ａおよび導電性金属酸化物からなる物質Ｂを主成分と
し、物質Ａの焼結温度をＴ1 、物質Ｂの焼結温度を
Ｔ2 、ガラス・セラミック材の焼結温度をＴとすると
き、Ｔ1 ＜Ｔ＜Ｔ2 の関係を満たすことを特徴とする多
層配線基板用導電性ペーストが提供される。
た目的を達成するために、低温焼結のガラス・セラミッ
ク材からなる絶縁層のスルーホール内に充填されて導電
体を形成する導電性ペーストであって、金属からなる物
質Ａおよび導電性金属酸化物からなる物質Ｂを主成分と
し、物質Ａの焼結温度をＴ1 、物質Ｂの焼結温度を
Ｔ2 、ガラス・セラミック材の焼結温度をＴとすると
き、Ｔ1 ＜Ｔ＜Ｔ2 の関係を満たすことを特徴とする多
層配線基板用導電性ペーストが提供される。
【００１２】物質ＡがＣｕ、ＡｇおよびＡｇ−Ｐｄの少
なくとも１種からなり、物質ＢがＩｎ2 Ｏ3 およびＳｎ
Ｏの少なくとも１種またはその化合物からなる構成とな
すことができる。
なくとも１種からなり、物質ＢがＩｎ2 Ｏ3 およびＳｎ
Ｏの少なくとも１種またはその化合物からなる構成とな
すことができる。
【００１３】また、ペースト組成中に占める物質Ａが６
０〜８０重量％、物質Ｂが１０〜３０重量％、絶縁材料
としてのガラスが０〜１０重量％、有機材料が１０〜３
０重量％である構成となすことができる。
０〜８０重量％、物質Ｂが１０〜３０重量％、絶縁材料
としてのガラスが０〜１０重量％、有機材料が１０〜３
０重量％である構成となすことができる。
【００１４】
【作用】本発明においては、物質Ａが導電材料の役割を
果たすべく、ガラス・セラミック材の焼成時に焼結す
る。一方、物質Ｂは導電材料の役割を果たすが、焼結す
ることなくビア導体の収縮抑制作用をなす。つまり、物
質Ａとともに主成分となる物質Ｂが、導電材料にしてか
つ収縮抑制材を兼ねるという一人二役を果たし、それに
よって、ビア導体の抵抗値を従来よりも低く保持するこ
とができて、なおかつ、内部ポアやクラックの発生を抑
制することができる。
果たすべく、ガラス・セラミック材の焼成時に焼結す
る。一方、物質Ｂは導電材料の役割を果たすが、焼結す
ることなくビア導体の収縮抑制作用をなす。つまり、物
質Ａとともに主成分となる物質Ｂが、導電材料にしてか
つ収縮抑制材を兼ねるという一人二役を果たし、それに
よって、ビア導体の抵抗値を従来よりも低く保持するこ
とができて、なおかつ、内部ポアやクラックの発生を抑
制することができる。
【００１５】
【実施例】つぎに、本発明の実施例を説明する。本実施
例での導電性ペーストは、物質Ａとして平均粒径３μｍ
のＡｇ粉末を７５重量％、物質Ｂとして平均粒径５μｍ
のＩｎ2 Ｏ3 粉末を１０重量％、平均粒径１．８μｍの
ガラス粉末を２重量％、バインダとしてエチルセルロー
ス樹脂を０．８重量％、そして、溶剤としてテルピネオ
ールを１２．２重量％含む。これらの原料を３本ロール
で混合・混練して、ビア導体用の導電性ペーストを調製
する。
例での導電性ペーストは、物質Ａとして平均粒径３μｍ
のＡｇ粉末を７５重量％、物質Ｂとして平均粒径５μｍ
のＩｎ2 Ｏ3 粉末を１０重量％、平均粒径１．８μｍの
ガラス粉末を２重量％、バインダとしてエチルセルロー
ス樹脂を０．８重量％、そして、溶剤としてテルピネオ
ールを１２．２重量％含む。これらの原料を３本ロール
で混合・混練して、ビア導体用の導電性ペーストを調製
する。
【００１６】一方、多層配線基板の絶縁層としてのガラ
ス・セラミックグリーンシート（以下、グリーンシート
と略称する）は、Ｂ2 Ｏ3 −ＳｉＯ2 −ＰｂＯガラス粉
末およびＡｌ2 Ｏ3 を重量比で４０対６０の割合で混合
した組成物（日本硝子社製ＭＬＳ−１０００）と、バイ
ンダとしてのポリビニルブチラールと、可塑剤としての
ブチルベンジルフタレートと、溶剤としてのトルエンと
を含む。これらの素材をよく混合してスラリーとなし、
ドクターブレード法を適用してフィルム上にグリーンシ
ートを形成する。
ス・セラミックグリーンシート（以下、グリーンシート
と略称する）は、Ｂ2 Ｏ3 −ＳｉＯ2 −ＰｂＯガラス粉
末およびＡｌ2 Ｏ3 を重量比で４０対６０の割合で混合
した組成物（日本硝子社製ＭＬＳ−１０００）と、バイ
ンダとしてのポリビニルブチラールと、可塑剤としての
ブチルベンジルフタレートと、溶剤としてのトルエンと
を含む。これらの素材をよく混合してスラリーとなし、
ドクターブレード法を適用してフィルム上にグリーンシ
ートを形成する。
【００１７】このグリーンシートのビア導体形成位置
に、パンチング加工を施してビア穴を形成したのち、こ
のグリーンシートの表面をメタルマスクで覆い、このメ
タルマスクを介してグリーンシートの表面上に前記導電
性ペーストを印刷する。メタルマスクはビア穴に対応し
た位置に開口を有しているので、スキージによって展延
された導電性ペーストの一部分がビア穴に充墳される。
このとき、グリーンシートの裏面側から焼結金属および
ろ紙を通じて真空吸引する。
に、パンチング加工を施してビア穴を形成したのち、こ
のグリーンシートの表面をメタルマスクで覆い、このメ
タルマスクを介してグリーンシートの表面上に前記導電
性ペーストを印刷する。メタルマスクはビア穴に対応し
た位置に開口を有しているので、スキージによって展延
された導電性ペーストの一部分がビア穴に充墳される。
このとき、グリーンシートの裏面側から焼結金属および
ろ紙を通じて真空吸引する。
【００１８】次いで、配線用のライン状導体をグリーン
シート上に設ける印刷処理を施したのち、複数のグリー
ンシートを積層して熱プレスで積層体となし、この積層
体を加熱炉内に納めて大気中でバインダを除去し、か
つ、焼成する。
シート上に設ける印刷処理を施したのち、複数のグリー
ンシートを積層して熱プレスで積層体となし、この積層
体を加熱炉内に納めて大気中でバインダを除去し、か
つ、焼成する。
【００１９】このようにして作製された低温焼結ガラス
・セラミック多層配線基板のビア導体の抵抗値を測定し
たところ、２ｍΩ／１ビア導体であった。これは従来の
導電性ペーストを用いた場合の５ｍΩ／１ビア導体に比
べて格段に低い値である。そして、上述した実施例で作
製したビア導体用導電性ペーストは、図１の曲線ａに示
すような収縮率特性をもつ。曲線ｂはガラス・セラミッ
ク材の収縮率特性で、曲線ａは曲線ｂに近似したものと
なっている。
・セラミック多層配線基板のビア導体の抵抗値を測定し
たところ、２ｍΩ／１ビア導体であった。これは従来の
導電性ペーストを用いた場合の５ｍΩ／１ビア導体に比
べて格段に低い値である。そして、上述した実施例で作
製したビア導体用導電性ペーストは、図１の曲線ａに示
すような収縮率特性をもつ。曲線ｂはガラス・セラミッ
ク材の収縮率特性で、曲線ａは曲線ｂに近似したものと
なっている。
【００２０】ビア導体用導電性ペーストの物質Ａおよび
物質Ｂの添加量を種々変えて実験を重ねた。図１の曲線
ｃは物質Ａに平均粒径３μｍのＡｇ粉末を８５重量％、
物質Ｂに平均粒径５μｍのＩｎ2 Ｏ3 粉末を５重量％を
含ませた場合（比較例１）の収縮率特性である。また、
曲線ｄは物質Ａに平均粒径３μｍのＡｇ粉末Ａｇを５０
重量％、物質Ｂに平均粒径５μｍのＩｎ2 Ｏ3 を３５重
量％を含ませた場合（比較例２）の収縮率特性である。
そして、比較例１、２（曲線ｃ、ｄ）はいずれも、ガラ
ス・セラミック材の曲線ｂから離れたものとなってい
る。
物質Ｂの添加量を種々変えて実験を重ねた。図１の曲線
ｃは物質Ａに平均粒径３μｍのＡｇ粉末を８５重量％、
物質Ｂに平均粒径５μｍのＩｎ2 Ｏ3 粉末を５重量％を
含ませた場合（比較例１）の収縮率特性である。また、
曲線ｄは物質Ａに平均粒径３μｍのＡｇ粉末Ａｇを５０
重量％、物質Ｂに平均粒径５μｍのＩｎ2 Ｏ3 を３５重
量％を含ませた場合（比較例２）の収縮率特性である。
そして、比較例１、２（曲線ｃ、ｄ）はいずれも、ガラ
ス・セラミック材の曲線ｂから離れたものとなってい
る。
【００２１】図２の（ａ）に示すように、本発明の実施
例で形成されたビア導体７は、上側の絶縁層８に設けら
れたビア穴９内に安定に納まっており、上側の絶縁層８
と下側の絶縁層１０との間に設けられた配線用のライン
状導体１１に当接している。
例で形成されたビア導体７は、上側の絶縁層８に設けら
れたビア穴９内に安定に納まっており、上側の絶縁層８
と下側の絶縁層１０との間に設けられた配線用のライン
状導体１１に当接している。
【００２２】一方、図２の（ｂ）に示すビア導体１２
は、比較例１の導電性ペーストを用いて形成されたもの
で、焼成によって生じたクラック１３がビア穴９との間
に存在する。また、図２の（ｃ）に示すビア導体１４
は、比較例２の導電性ペーストを用いて形成したもの
で、焼成時によって生じたクラック１５が存在する。
は、比較例１の導電性ペーストを用いて形成されたもの
で、焼成によって生じたクラック１３がビア穴９との間
に存在する。また、図２の（ｃ）に示すビア導体１４
は、比較例２の導電性ペーストを用いて形成したもの
で、焼成時によって生じたクラック１５が存在する。
【００２３】上述した実施例では、物質ＡにＡｇを用い
たが、好ましくは、Ｃｕ、ＡｇおよびＡｇ−Ｐｄの少な
くとも１種を用いることができる。また、物質ＢにはＩ
ｎ2Ｏ3 およびＳｎＯの少なくとも１種またはその化合
物を用いるのが望ましい。さらに、ペースト組成中に占
める物質Ａは６０〜８０重量％の範囲内に、そして、物
質Ｂは１０〜３０重量％の範囲内にそれぞれ納めること
が望ましい。
たが、好ましくは、Ｃｕ、ＡｇおよびＡｇ−Ｐｄの少な
くとも１種を用いることができる。また、物質ＢにはＩ
ｎ2Ｏ3 およびＳｎＯの少なくとも１種またはその化合
物を用いるのが望ましい。さらに、ペースト組成中に占
める物質Ａは６０〜８０重量％の範囲内に、そして、物
質Ｂは１０〜３０重量％の範囲内にそれぞれ納めること
が望ましい。
【００２４】ビア穴内に導電性ペーストを充填したグリ
ーンシートの積層体を加熱炉内に納めて加熱し、バイン
ダを除去する処理工程および焼成する処理工程のプロフ
ァイルたる時間−温度分布特性を図３の（ａ）、（ｂ）
にそれぞれ例示する。
ーンシートの積層体を加熱炉内に納めて加熱し、バイン
ダを除去する処理工程および焼成する処理工程のプロフ
ァイルたる時間−温度分布特性を図３の（ａ）、（ｂ）
にそれぞれ例示する。
【００２５】
【発明の効果】以上のように本発明に係る導電性ペース
トは、とくに低温焼結のガラス・セラミック多層配線基
板のビア導体に用いることによって、その抵抗値を低く
抑えることができ、しかも、基板焼成後におけるビア導
体やその周辺部に内部ポアまたはクラックを発生させる
ことがなく、高湿度下にも耐える高い信頼性を得ること
ができる。
トは、とくに低温焼結のガラス・セラミック多層配線基
板のビア導体に用いることによって、その抵抗値を低く
抑えることができ、しかも、基板焼成後におけるビア導
体やその周辺部に内部ポアまたはクラックを発生させる
ことがなく、高湿度下にも耐える高い信頼性を得ること
ができる。
【図１】本発明の一実施例の導電性ペーストの収縮率特
性を他と比較する特性図。
性を他と比較する特性図。
【図２】本発明の一実施例におけるビア導体の形状を他
と比較して示す断面図。
と比較して示す断面図。
【図３】本発明におけるビア導体および絶縁層の焼成処
理における温度特性図。
理における温度特性図。
【図４】従来のビア導体用導電性ペーストの収縮率特性
を他と比較する特性図。
を他と比較する特性図。
【図５】従来のビア導体の形状を示す断面図。
７ ビア導体 ８、１０ 絶縁層 ９ ビア穴 １１ ライン状導体
フロントページの続き (72)発明者 熊谷 浩一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】 低温焼結のガラス・セラミック材からな
る絶縁層のスルーホール内に充填されて導電体を形成す
る導電性ペーストであって、金属からなる物質Ａおよび
導電性金属酸化物からなる物質Ｂを主成分とし、物質Ａ
の焼結温度をＴ1 、物質Ｂの焼結温度をＴ2 、ガラス・
セラミック材の焼結温度をＴとするとき、Ｔ1 ＜Ｔ＜Ｔ
2 の関係を満たすことを特徴とする多層配線基板用導電
性ペースト。 - 【請求項２】 物質ＡがＣｕ、ＡｇおよびＡｇ−Ｐｄの
少なくとも１種からなり、物質ＢがＩｎ2 Ｏ3 およびＳ
ｎＯの少なくとも１種またはその化合物からなる請求項
１記載の多層配線基板用導電性ペースト。 - 【請求項３】 ペースト組成中に占める物質Ａが６０〜
８０重量％、物質Ｂが１０〜３０重量％、絶縁材料とし
てのガラスが０〜１０重量％、有機材料が１０〜３０重
量％である請求項１記載の多層配線基板用導電性ペース
ト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7043759A JPH08242049A (ja) | 1995-03-03 | 1995-03-03 | 多層配線基板用導電性ペースト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7043759A JPH08242049A (ja) | 1995-03-03 | 1995-03-03 | 多層配線基板用導電性ペースト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08242049A true JPH08242049A (ja) | 1996-09-17 |
Family
ID=12672698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7043759A Pending JPH08242049A (ja) | 1995-03-03 | 1995-03-03 | 多層配線基板用導電性ペースト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08242049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5436662B2 (ja) * | 2010-03-31 | 2014-03-05 | 京セラ株式会社 | 実装基板およびデバイス |
-
1995
- 1995-03-03 JP JP7043759A patent/JPH08242049A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5436662B2 (ja) * | 2010-03-31 | 2014-03-05 | 京セラ株式会社 | 実装基板およびデバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |