JPH08242173A - 積分器および分散フィードバック式δς変調器 - Google Patents
積分器および分散フィードバック式δς変調器Info
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- JPH08242173A JPH08242173A JP4222495A JP4222495A JPH08242173A JP H08242173 A JPH08242173 A JP H08242173A JP 4222495 A JP4222495 A JP 4222495A JP 4222495 A JP4222495 A JP 4222495A JP H08242173 A JPH08242173 A JP H08242173A
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Abstract
(57)【要約】
【目的】 入力信号の振幅レベルに応じて各積分段が高
次から低次へと徐々に飽和して系全体を安定に保てるよ
うにした分散フィードバック式ΔΣ変調器を提供する。 【構成】 自身の積分出力を１サンプル遅延した信号と
下記するフィードバック信号とを加算し、その加算出力
をリミッタ２に入力し、そのリミッタ２の出力と積分入
力を加算することで前記積分出力を得る積分器１１〜１
４を構成し、この積分器１１〜１４を複数段直列に結合
し、初段の積分器１１に入力信号Ｘを加え、終段の積分
器１４の出力を量子化器３０の出力信号を１サンプル遅
延するとともに適宜に係数を掛けた信号を各積分器１１
〜１４に対するフィードバック信号とする。
次から低次へと徐々に飽和して系全体を安定に保てるよ
うにした分散フィードバック式ΔΣ変調器を提供する。 【構成】 自身の積分出力を１サンプル遅延した信号と
下記するフィードバック信号とを加算し、その加算出力
をリミッタ２に入力し、そのリミッタ２の出力と積分入
力を加算することで前記積分出力を得る積分器１１〜１
４を構成し、この積分器１１〜１４を複数段直列に結合
し、初段の積分器１１に入力信号Ｘを加え、終段の積分
器１４の出力を量子化器３０の出力信号を１サンプル遅
延するとともに適宜に係数を掛けた信号を各積分器１１
〜１４に対するフィードバック信号とする。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル・オーデ
ィオ機器などにおけるＡ／Ｄ変換器およびＤ／Ａ変換器
の主要な構成要素であるΔΣ変調器（海外ではΣΔ変調
器と呼ぶのが一般的である。）に関し、特に、複数の積
分器を直列的に結合する分散フィードバック式ΔΣ変調
器とそれに使用する積分器に関する。
ィオ機器などにおけるＡ／Ｄ変換器およびＤ／Ａ変換器
の主要な構成要素であるΔΣ変調器（海外ではΣΔ変調
器と呼ぶのが一般的である。）に関し、特に、複数の積
分器を直列的に結合する分散フィードバック式ΔΣ変調
器とそれに使用する積分器に関する。
【０００２】
【従来の技術】Ａ／Ｄ変換器及びＤ／Ａ変換器における
ΔΣ変調器にはフィードフォワード方式と分散フィード
バック方式とがある。分散フィードバック方式はフィー
ドフォワード方式における加算器が不要であるため、回
路の小型化が図れる、伝達関数を広く選べるなどのメリ
ットをあり、かかる分散フィードバック式ΔΣ変調器の
基本構成が図３（ａ）に示されている。
ΔΣ変調器にはフィードフォワード方式と分散フィード
バック方式とがある。分散フィードバック方式はフィー
ドフォワード方式における加算器が不要であるため、回
路の小型化が図れる、伝達関数を広く選べるなどのメリ
ットをあり、かかる分散フィードバック式ΔΣ変調器の
基本構成が図３（ａ）に示されている。
【０００３】図３（ａ）において、この例は、４つの積
分器１１、１２、１３、１４を直列に結合した４次ΔΣ
変調器である。各積分段間には係数器２１、２２、２３
がそれぞれ挿入されている。初段の積分器１１に入力信
号Ｘが印加され、終段の積分器１４の出力が量子化器３
０に入力されて量子化信号Ｙが得られる。量子化信号Ｙ
は、１サンプル遅延器４０で遅延され、それぞれ係数器
５１、５２、５３、５４を介して各積分器１１、１２、
１３、１４の入力段にフィードバックされ、各段の積分
入力に対して前記フィードバック信号が加算される（正
確には減算である）。各積分器１１〜１４は図３（ｂ）
のように、自身の積分出力を遅延器１で１サンプル遅延
し、その遅延信号と積分入力信号とを加算することで積
分出力を得るように構成されている。
分器１１、１２、１３、１４を直列に結合した４次ΔΣ
変調器である。各積分段間には係数器２１、２２、２３
がそれぞれ挿入されている。初段の積分器１１に入力信
号Ｘが印加され、終段の積分器１４の出力が量子化器３
０に入力されて量子化信号Ｙが得られる。量子化信号Ｙ
は、１サンプル遅延器４０で遅延され、それぞれ係数器
５１、５２、５３、５４を介して各積分器１１、１２、
１３、１４の入力段にフィードバックされ、各段の積分
入力に対して前記フィードバック信号が加算される（正
確には減算である）。各積分器１１〜１４は図３（ｂ）
のように、自身の積分出力を遅延器１で１サンプル遅延
し、その遅延信号と積分入力信号とを加算することで積
分出力を得るように構成されている。
【０００４】ここで、図３（ａ）の分散フィードバック
式ΔΣ変調器において、大振幅の入力信号Ｘが印加され
ても系を安定に保つためには、入力Ｘから出力Ｙに至る
伝送系に振幅制限手段（リミッタ）を付加する必要があ
る。そこで、従来では、図３（ｃ）に示すように、各積
分器１１〜１４の積分信号の出力経路上にリミッタ２を
挿入することが考えられた。
式ΔΣ変調器において、大振幅の入力信号Ｘが印加され
ても系を安定に保つためには、入力Ｘから出力Ｙに至る
伝送系に振幅制限手段（リミッタ）を付加する必要があ
る。そこで、従来では、図３（ｃ）に示すように、各積
分器１１〜１４の積分信号の出力経路上にリミッタ２を
挿入することが考えられた。
【０００５】
【発明が解決しようとする課題】しかしながら、各積分
段をすべて図３（ｃ）のように構成したのでは、当然な
がら第４次の積分器１４中のリミッタ２が最初に作動す
ることになるが、各積分器１１〜１４が直列接続されて
いるので、作動した第４次のリミッタ２によって他３段
の信号ループも制限を受けてしまい、入力Ｘから出力Ｙ
に至る系が非線形になってしまう。
段をすべて図３（ｃ）のように構成したのでは、当然な
がら第４次の積分器１４中のリミッタ２が最初に作動す
ることになるが、各積分器１１〜１４が直列接続されて
いるので、作動した第４次のリミッタ２によって他３段
の信号ループも制限を受けてしまい、入力Ｘから出力Ｙ
に至る系が非線形になってしまう。
【０００６】つまり、入力信号の振幅レベルに応じて各
積分段が高次から低次へと徐々に飽和して系全体を安定
に保つというのが理想的な振幅制限手段の動作である
が、図３（ｃ）のリミッタつき積分器で図３（ａ）の分
散フィードバック式ΔΣ変調器を構成したのでは、その
ような動作は実現できないのである。
積分段が高次から低次へと徐々に飽和して系全体を安定
に保つというのが理想的な振幅制限手段の動作である
が、図３（ｃ）のリミッタつき積分器で図３（ａ）の分
散フィードバック式ΔΣ変調器を構成したのでは、その
ような動作は実現できないのである。
【０００７】この発明は前述した従来の問題点に鑑みな
されたもので、その目的は、入力信号の振幅レベルに応
じて各積分段が高次から低次へと徐々に飽和して系全体
を安定に保てるようにした分散フィードバック式ΔΣ変
調器およびそのための積分器を提供することにある。
されたもので、その目的は、入力信号の振幅レベルに応
じて各積分段が高次から低次へと徐々に飽和して系全体
を安定に保てるようにした分散フィードバック式ΔΣ変
調器およびそのための積分器を提供することにある。
【０００８】
【課題を解決するための手段】この発明による積分器
は、自身の積分出力を１サンプル遅延した信号と別系統
からのフィードバック信号とを加算し、その加算出力を
リミッタに入力し、そのリミッタの出力と積分入力を加
算することで前記積分出力を得る構成とした。
は、自身の積分出力を１サンプル遅延した信号と別系統
からのフィードバック信号とを加算し、その加算出力を
リミッタに入力し、そのリミッタの出力と積分入力を加
算することで前記積分出力を得る構成とした。
【０００９】そして前記の構成の積分器を複数段直列に
結合し、初段の積分器に入力信号を加え、終段の積分器
の出力を量子化器に入力し、その量子化器の出力信号を
１サンプル遅延するとともに適宜に係数を掛けた信号を
各積分器に対する前記フィードバック信号とすることで
分散フィードバック式ΔΣ変調器を構成した。
結合し、初段の積分器に入力信号を加え、終段の積分器
の出力を量子化器に入力し、その量子化器の出力信号を
１サンプル遅延するとともに適宜に係数を掛けた信号を
各積分器に対する前記フィードバック信号とすることで
分散フィードバック式ΔΣ変調器を構成した。
【００１０】
【作用】自身の積分出力を１サンプル遅延した信号とフ
ィードバック信号との加算出力にリミッタを利かせ、そ
のリミッタの出力と積分入力を加算して前記の積分出力
とするので、リミッタの振幅制限機能が作動した場合で
も、積分入力と加算されるリミッタ出力が飽和するだけ
で、積分入力から積分出力に至る系が飽和するわけでは
ない。したがって、この積分器を複数段直列接続する分
散フィードバック式ΔΣ変調器においては、高次（最終
段）の積分器のリミッタが働いても、その段の積分機能
は飽和するものの、より低次の他の段の積分器の動作に
は支障はなく、初段の入力から出力段の量子化器に至る
系はほぼ線形に保たれる。そのため大振幅の入力に対し
ても安定に動作し、良好な特性を示すΔΣ変調器を実現
できる。
ィードバック信号との加算出力にリミッタを利かせ、そ
のリミッタの出力と積分入力を加算して前記の積分出力
とするので、リミッタの振幅制限機能が作動した場合で
も、積分入力と加算されるリミッタ出力が飽和するだけ
で、積分入力から積分出力に至る系が飽和するわけでは
ない。したがって、この積分器を複数段直列接続する分
散フィードバック式ΔΣ変調器においては、高次（最終
段）の積分器のリミッタが働いても、その段の積分機能
は飽和するものの、より低次の他の段の積分器の動作に
は支障はなく、初段の入力から出力段の量子化器に至る
系はほぼ線形に保たれる。そのため大振幅の入力に対し
ても安定に動作し、良好な特性を示すΔΣ変調器を実現
できる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１はこの発明の一実施例による４次の分散フィー
ドバック式ΔΣ変調器の概略構成を示している。基本構
成は従来のものと同様であり、４つの積分器１１、１
２、１３、１４を直列に結合した４次ΔΣ変調器であ
る。各積分段間には係数器２１、２２、２３がそれぞれ
挿入されている。初段の積分器１１に入力信号Ｘが印加
され、終段の積分器１４の出力が量子化器３０に入力さ
れて量子化信号Ｙが得られる。量子化信号Ｙは、１サン
プル遅延器４０で遅延され、それぞれ係数器５１、５
２、５３、５４を介して各積分器１１、１２、１３、１
４にフィードバックされる。
る。図１はこの発明の一実施例による４次の分散フィー
ドバック式ΔΣ変調器の概略構成を示している。基本構
成は従来のものと同様であり、４つの積分器１１、１
２、１３、１４を直列に結合した４次ΔΣ変調器であ
る。各積分段間には係数器２１、２２、２３がそれぞれ
挿入されている。初段の積分器１１に入力信号Ｘが印加
され、終段の積分器１４の出力が量子化器３０に入力さ
れて量子化信号Ｙが得られる。量子化信号Ｙは、１サン
プル遅延器４０で遅延され、それぞれ係数器５１、５
２、５３、５４を介して各積分器１１、１２、１３、１
４にフィードバックされる。
【００１２】各積分器１１〜１４にはそれぞれリミッタ
２が内蔵されており、積分のための１サンプル遅延器１
と積分入力と積分出力とフィードバック信号との関係
が、従来技術の項で説明した図３（ｃ）の構成と大きく
異なる。即ち、図１に示しているように、この発明の各
積分器１１〜１４においては、自身の積分出力を１サン
プル遅延した遅延器１の出力と、それぞれ係数器５１〜
５４を経たフィードバック信号とがまず加算器６１〜６
４にて加算され、その加算出力をリミッタ２に入力し、
リミッタ２の出力と積分入力が加算器６５〜６８にて加
算されて前記の積分出力となる。
２が内蔵されており、積分のための１サンプル遅延器１
と積分入力と積分出力とフィードバック信号との関係
が、従来技術の項で説明した図３（ｃ）の構成と大きく
異なる。即ち、図１に示しているように、この発明の各
積分器１１〜１４においては、自身の積分出力を１サン
プル遅延した遅延器１の出力と、それぞれ係数器５１〜
５４を経たフィードバック信号とがまず加算器６１〜６
４にて加算され、その加算出力をリミッタ２に入力し、
リミッタ２の出力と積分入力が加算器６５〜６８にて加
算されて前記の積分出力となる。
【００１３】この構成の積分器を４段直列接続した分散
フィードバック式ΔΣ変調器においては、入力信号Ｘの
振幅が大きくなり、最終段の積分器１４のリミッタ２が
働いても、その段の積分機能は飽和するものの、より低
次の他の段の積分器１１、１２、１３の動作には支障は
なく、初段の入力信号Ｘから出力段の量子化器３０に至
る系はほぼ線形に保たれる。さらに入力信号Ｘのレベル
が大きくなると、つぎに第３次の積分器１３のリミッタ
２も働くが、入力Ｘから出力Ｙに至る系はほぼ線形に保
たれる。さらに入力Ｘのレベルが大きくなると、第２次
の積分器１２のリミッタ２も働くが、やはり入出力系の
全体はほぼ線形に保たれる。
フィードバック式ΔΣ変調器においては、入力信号Ｘの
振幅が大きくなり、最終段の積分器１４のリミッタ２が
働いても、その段の積分機能は飽和するものの、より低
次の他の段の積分器１１、１２、１３の動作には支障は
なく、初段の入力信号Ｘから出力段の量子化器３０に至
る系はほぼ線形に保たれる。さらに入力信号Ｘのレベル
が大きくなると、つぎに第３次の積分器１３のリミッタ
２も働くが、入力Ｘから出力Ｙに至る系はほぼ線形に保
たれる。さらに入力Ｘのレベルが大きくなると、第２次
の積分器１２のリミッタ２も働くが、やはり入出力系の
全体はほぼ線形に保たれる。
【００１４】この発明の他の実施例による積分器の構成
を図２（ａ）に示している。この実施例はアナログ式の
積分器である。積分器の主体はオペアンプＯＰとコンデ
ンサＣ０であり、ダイオードＤ１とダイオードＤ２が前
記のリミッタ２に相当する。この積分器は、これに含ま
れる４個のスイッチＳＷ１〜ＳＷ４がつぎのように４相
のタイミングで動作する。
を図２（ａ）に示している。この実施例はアナログ式の
積分器である。積分器の主体はオペアンプＯＰとコンデ
ンサＣ０であり、ダイオードＤ１とダイオードＤ２が前
記のリミッタ２に相当する。この積分器は、これに含ま
れる４個のスイッチＳＷ１〜ＳＷ４がつぎのように４相
のタイミングで動作する。
【００１５】即ち、１相目は、ＳＷ１＝ａ、ＳＷ２＝
ｂ、ＳＷ３＝ａ、ＳＷ４＝ＯＦＦとなり、コンデンサＣ
ｉには積分入力がチャージされ、コンデンサＣｆにはフ
ィードバック信号がチャージされる。２相目は、ＳＷ１
＝開放、ＳＷ２＝ａ、ＳＷ３＝ｂ、ＳＷ４＝ＯＮとな
り、コンデンサＣｆにチャージされていた電荷がコンデ
ンサＣ０に加算される。コンデンサＣ０にダイオードＤ
１とダイオードＤ２が並列接続されているので、コンデ
ンサＣ０の電圧はダイオード順方向降下電圧０．７ボル
トを越えない（これがリミッタの作用である）。３相目
は、ＳＷ１＝ｂ、ＳＷ２＝ａ、ＳＷ３＝開放、ＳＷ４＝
ＯＦＦとなり、コンデンサＣｉにチャージされていた電
荷がコンデンサＣ０に加算される。このときダイオード
Ｄ１とダイオードＤ２が切り離されているため、結果と
して積分入力にリミッタの制限値が加算されているのと
同じになる。この回路の等価回路が図２（ｂ）である。
ｂ、ＳＷ３＝ａ、ＳＷ４＝ＯＦＦとなり、コンデンサＣ
ｉには積分入力がチャージされ、コンデンサＣｆにはフ
ィードバック信号がチャージされる。２相目は、ＳＷ１
＝開放、ＳＷ２＝ａ、ＳＷ３＝ｂ、ＳＷ４＝ＯＮとな
り、コンデンサＣｆにチャージされていた電荷がコンデ
ンサＣ０に加算される。コンデンサＣ０にダイオードＤ
１とダイオードＤ２が並列接続されているので、コンデ
ンサＣ０の電圧はダイオード順方向降下電圧０．７ボル
トを越えない（これがリミッタの作用である）。３相目
は、ＳＷ１＝ｂ、ＳＷ２＝ａ、ＳＷ３＝開放、ＳＷ４＝
ＯＦＦとなり、コンデンサＣｉにチャージされていた電
荷がコンデンサＣ０に加算される。このときダイオード
Ｄ１とダイオードＤ２が切り離されているため、結果と
して積分入力にリミッタの制限値が加算されているのと
同じになる。この回路の等価回路が図２（ｂ）である。
【００１６】以上より、アナログ回路の積分器において
も同様に１サンプル前の信号と、出力からのフィードバ
ック信号を先に加算してからリミッタをかけ、主となる
信号線に加算することができる。尚、上記実施例では積
分器１１〜１４が４段の場合について示したが、積分器
は２段以上であれば本発明を適用できる。
も同様に１サンプル前の信号と、出力からのフィードバ
ック信号を先に加算してからリミッタをかけ、主となる
信号線に加算することができる。尚、上記実施例では積
分器１１〜１４が４段の場合について示したが、積分器
は２段以上であれば本発明を適用できる。
【００１７】
【発明の効果】以上述べたように本発明によれば、自身
の積分出力を１サンプル遅延した信号と下記するフィー
ドバック信号とを加算し、その加算出力をリミッタに入
力し、そのリミッタの出力を積分入力を加算することで
前記積分出力を得る積分器を複数段直列に結合し、初段
の積分器に入力信号を加え、終段の積分器の出力を量子
化器に入力し、その量子化器の出力信号を１サンプル遅
延するとともに適宜に係数を掛けた信号を各積分器に対
するフィードバック信号とするよう構成したので、入力
信号の振幅レベルに応じて各積分段が高次から低次へと
徐々に飽和して系全体を安定に保つことができるという
効果がある。即ち、分散フィードバック式変調器はフィ
ードフォワード式変調器と比べて、量子化器前の加算器
が不要で伝達関数および内部振幅をより自由に設定でき
るという利点を有している。そして、この利点を失うこ
となく、大振幅の入力にも安定して動作し、良好な特性
を示すΔΣ変調器を構成できる。
の積分出力を１サンプル遅延した信号と下記するフィー
ドバック信号とを加算し、その加算出力をリミッタに入
力し、そのリミッタの出力を積分入力を加算することで
前記積分出力を得る積分器を複数段直列に結合し、初段
の積分器に入力信号を加え、終段の積分器の出力を量子
化器に入力し、その量子化器の出力信号を１サンプル遅
延するとともに適宜に係数を掛けた信号を各積分器に対
するフィードバック信号とするよう構成したので、入力
信号の振幅レベルに応じて各積分段が高次から低次へと
徐々に飽和して系全体を安定に保つことができるという
効果がある。即ち、分散フィードバック式変調器はフィ
ードフォワード式変調器と比べて、量子化器前の加算器
が不要で伝達関数および内部振幅をより自由に設定でき
るという利点を有している。そして、この利点を失うこ
となく、大振幅の入力にも安定して動作し、良好な特性
を示すΔΣ変調器を構成できる。
【図１】この発明の一実施例による分散フィードバック
式ΔΣ変調器の構成図。
式ΔΣ変調器の構成図。
【図２】（ａ）はこの発明の他の実施例による積分器の
構成図、（ｂ）はその等価回路図。
構成図、（ｂ）はその等価回路図。
【図３】（ａ）は分散フィードバック式ΔΣ変調器の基
本構成図、（ｂ）は積分器の構成図、（ｃ）は従来の積
分器の構成図。
本構成図、（ｂ）は積分器の構成図、（ｃ）は従来の積
分器の構成図。
１，４０…１サンプル遅延器 ２…リミッタ １１〜１４…積分器 ２１〜２３，５１〜５４…係数器 ３０…量子化器
Claims (2)
- 【請求項１】 自身の積分出力を１サンプル遅延した信
号と別系統からのフィードバック信号とを加算し、その
加算出力をリミッタに入力し、そのリミッタの出力と積
分入力を加算することで前記積分出力を得ることを特徴
とする積分器。 - 【請求項２】 自身の積分出力を１サンプル遅延した信
号と下記するフィードバック信号とを加算し、その加算
出力をリミッタに入力し、そのリミッタの出力と積分入
力を加算することで前記積分出力を得る積分器を複数段
直列に結合し、 初段の積分器に入力信号を加え、終段の積分器の出力を
量子化器に入力し、その量子化器の出力信号を１サンプ
ル遅延するとともに適宜に係数を掛けた信号を各積分器
に対するフィードバック信号とすることを特徴とする分
散フィードバック式ΔΣ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04222495A JP3303585B2 (ja) | 1995-03-02 | 1995-03-02 | 分散フィードバック式δς変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04222495A JP3303585B2 (ja) | 1995-03-02 | 1995-03-02 | 分散フィードバック式δς変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242173A true JPH08242173A (ja) | 1996-09-17 |
| JP3303585B2 JP3303585B2 (ja) | 2002-07-22 |
Family
ID=12630072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04222495A Expired - Fee Related JP3303585B2 (ja) | 1995-03-02 | 1995-03-02 | 分散フィードバック式δς変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303585B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100503687B1 (ko) * | 1996-11-27 | 2005-10-28 | 소니 유나이티드 킹덤 리미티드 | 신호처리기 |
| KR100764775B1 (ko) * | 2006-03-22 | 2007-10-11 | 엘지전자 주식회사 | 델타 시그마 변조 장치 |
| CN107925389A (zh) * | 2015-08-24 | 2018-04-17 | 雅马哈株式会社 | 信号处理装置和扬声器装置 |
| WO2020005223A1 (en) * | 2018-06-27 | 2020-01-02 | Massachusetts Institute Of Technology | Spectrally efficient digital logic |
| US10673417B2 (en) | 2018-06-27 | 2020-06-02 | Massachusetts Institute Of Technology | Spectrally efficient digital logic |
| US10944415B2 (en) | 2018-06-27 | 2021-03-09 | Massachusetts Institute Of Technology | Spectrally efficient digital logic (SEDL) analog to digital converter (ADC) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6160604B2 (ja) | 2014-12-22 | 2017-07-12 | オンキヨー株式会社 | Δς変調器およびそのプログラム |
| US9455736B2 (en) | 2014-12-22 | 2016-09-27 | Onkyo Corporation | ΔΣ modulator and program of ΔΣ modulator |
-
1995
- 1995-03-02 JP JP04222495A patent/JP3303585B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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