JPH08249266A - データ転送回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数のデータ転送チャネルの動作を連続して
行い、転送バスに空きクロック周期が生じないようにし
て高速化を図る。 【構成】 データバス２３３を介してデータ転送を行う
転送チャネルは、Ｉ／Ｏデバイス２１３，２１４とメモ
リ２１１との間で設定される。Ｉ／Ｏデバイス２１３，
２１４からデータ転送要求ｎＤＲＱがあると、要求信号
確認部２２１，２２２によって受信され、優先順位確認
部２２３で予め定める優先順位に従ってデータ転送を行
うチャネルが決定される。決定されたチャネルに対応し
て、転送準備部２２４，２２５および転送部２２６，２
２７が動作し、アドレスカウンタ２２９，２３１からの
アドレスがアドレスセレクタ２３２によって選択され、
アドレスバス２３４を介してメモリ２１５がアクセスさ
れる。選定されたＩ／Ｏデバイス２１３，２１４は、確
認信号ｎＤＡＫによって動作を開始する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のデータ転送チャ
ネルが存在するデータ転送回路であって、転送要求に応
じて高速にデータ転送が可能なデータ転送回路に関す
る。

【０００２】

【従来の技術】従来から、コンピュータシステムには、
入出力装置（Input Output Device、以下「Ｉ／Ｏデバ
イス」と略称する）とメモリとの間で直接データ転送を
行うダイレクトメモリアクセス（以下「ＤＭＡ」と略称
する）の機能が高速データ転送のために備えられてい
る。Ｉ／Ｏデバイスとメモリとの間の高速なデータ転送
は、たとえばコンピュータシステムと外部記憶装置との
間でのデータ転送や、グラフィック画像出力などのため
に必要である。一般にＤＭＡは、中央処理装置（以下
「ＣＰＵ」と略称する）がプログラム動作によってＩ／
Ｏデバイスとメモリとの間のデータ転送を行うよりも高
速なデータ転送が可能である。このようなコンピュータ
システムには、ＤＭＡの動作を制御するＤＭＡコントロ
ーラが備えられる。Ｉ／Ｏデバイスは、コンピュータシ
ステムの外部の装置などとの間で、ハンドシェイク等を
行いながらデータの転送を行う。ＤＭＡコントローラの
基本的な動作手順は次のようになる。

【０００３】（１）ＣＰＵが転送したいデータの存在す
る転送元のメモリやＩ／Ｏデバイスのアドレス、転送デ
ータ数、転送先のメモリやＩ／Ｏのアドレス、転送方法
などをＤＭＡコントローラに設定する。このような設定
によって、Ｉ／Ｏデバイスとメモリとの間で１つのデー
タ転送チャネルが設定される。

【０００４】（２）ＣＰＵは設定されたデータ転送チャ
ネルからデータ転送要求が出されるまでは通常のプログ
ラム動作を行う。設定されたデータ転送チャネルに属す
るＩ／Ｏデバイスから転送要求信号が発生されると、Ｄ
ＭＡコントローラはＣＰＵにＤＭＡ要求を行う。相手側
の外部装置の転送準備が終了していないようなときに
は、Ｉ／Ｏデバイスからの転送要求信号は発生されな
い。

【０００５】（３）複数の要求信号が発生されるときに
は、ＤＭＡコントローラは予め設定されている優先順位
に従い、最優先のデータ転送チャネルに対するデータ転
送準備を行う。

【０００６】（４）ＣＰＵがＤＭＡ要求を受け入れて、
メモリとＩ／Ｏデバイスとに対するデータバスとアドレ
スバスとの支配権を明け渡すと、ＤＭＡコントローラは
これらのバスを転送バスとしてメモリとＩ／Ｏデバイス
との間でデータ転送を行う。データ転送は転送要求信号
が継続する間行われる。転送要求を発生しているＩ／Ｏ
デバイスは、必要な量のデータが転送されると転送要求
信号を停止し、そのチャネルに対するデータ転送が終了
する。

【０００７】以上説明した基本的なデータ転送の手順の
うち、実際にデータ転送を行っているのは（３）および
（４）の手順である。これらの手順は、それぞれ１クロ
ック周期ずつ実行され、この転送モードはサイクルスチ
ールと呼ばれる。一般にバースト転送と呼ばれる転送モ
ードでは、一旦要求信号が検出されると、設定された転
送データ数分のデータ転送を連続して一気に行う。２回
目以降のデータ転送は（３）の手順を省いて１回の手順
で転送する処理を行うことが可能である。しかしなが
ら、転送中は転送バスが完全に１つのチャネルに占有さ
れてしまい、ＣＰＵを始めとする他のデバイスはバスの
支配権を明け渡した状態で停止してしまう。ＣＰＵが停
止すると、割込み処理などの受付も行われなくなる。割
込み処理の中には、要求発生から一定時間以内に一定量
の処理を実行する必要がある場合がある。たとえば各種
タイマ動作を行っているような場合である。このため
（３）と（４）との２回の手順を必要とするサイクルス
チール転送モードがよく使用される。

【０００８】図６は、以上述べた従来技術による動作を
行うデータ転送回路の構成を示す。転送回路１１１は、
発振器１１２から発生されるクロック信号ＣＬＯＣＫの
基本周期を動作の単位周期としてデータ転送処理を行
う。データ転送のための複数のチャネル０、１は、複数
のＩ／Ｏデバイス１１３，１１４とメモリ１１５との間
でそれぞれ設定される。転送回路１１１内には、Ｉ／Ｏ
デバイス１１３，１１４からのデータ転送要求ｎＤＲＱ
０，ｎＤＲＱ１の有無を確認する要求信号確認部１２
１，１２２、優先順位確認部１２３、転送準備部１２
４、転送部１２５、１つのＩ／Ｏデバイス１１３につい
ての転送カウンタ１２６およびアドレスカウンタ１２
７、他のＩ／Ｏデバイス１１４に対する転送カウンタ１
２８およびアドレスカウンタ１２９、およびアドレスセ
レクタ１３０が含まれる。各転送チャネルにおけるデー
タはデータバス１３１を介して転送され、データ転送に
関与するメモリ１１５のアドレスはアドレスバス１３２
を介して指定される。なお「ｎＤＲＱ０」などと表記し
てある場合の先頭の「ｎ」は、負論理、すなわち論理値
「０」となるときにその信号が真であることを示す。

【０００９】図６の回路の動作は次のようになる。

【００１０】（１）データ転送チャネルが複数のＩ／Ｏ
デバイス１１３，１１４に関連して設定された後、各Ｉ
／Ｏデバイス１１３，１１４からは、転送要求信号ｎＤ
ＲＱｍ＝０（ｍ＝０，１）として、転送回路１１１に対
してデータ転送要求を発生する。

【００１１】（２）転送回路１１１では、要求信号確認
部１２１，１２２で転送要求信号ｎＤＲＱｍを受信する
と、その結果を優先順位確認部１２３に伝える。優先順
位確認部１２３では、複数の転送要求が発生している場
合には、予め設定された優先順位に従ってデータ転送チ
ャネルを決定する。

【００１２】（３）決定されたデータ転送チャネルは転
送準備部１２４に伝達される。転送準備部１２４は、メ
モリアクセス要求信号を転送部１２５に与え、決定され
たデータ転送チャネルに対応してアドレスセレクタ１３
０を切換える。

【００１３】（４）転送部１２５は、決定されたデータ
転送チャネルのＩ／Ｏデバイス１１３，１１４に対し
て、応答信号ｎＤＡＫｍ＝０とし、決定されたデータ転
送チャネルに対応するアドレスカウンタ１２７，１２９
からアドレスセレクタ１３０を介してアドレスバス１３
２にアドレス信号を導出させる。このアドレス信号によ
って指定されるメモリ１１５のアドレスとデータ転送の
応答信号ｎＤＡＫｍ＝０で選択されたＩ／Ｏデバイス１
１３，１１４との間で、データバス１３１を占有しての
データ転送が、発振器１１２からのクロック信号ＣＬＯ
ＣＫの一周期の時間だけ行われる。

【００１４】（５）転送終了後、データ転送が行われた
データ転送チャネルの転送カウンタ１２６，１２８が１
だけ減少し、アドレスカウンタ１２７，１２９が次のア
ドレスに変化する。転送カウンタ１２６，１２８には最
初に転送データ数が設定されるので、これらの計数値が
０になると対応する要求信号確認部１２１，１２２に対
して転送要求の受信を停止する信号が発生され、そのデ
ータ転送チャネルに対する転送を終了する。

【００１５】図７および図８は、以上説明した転送動作
の手順と、クロック信号ＣＬＯＣＫに対して同期して行
われる転送タイミングとをそれぞれ示す。ステップ１０
０で電源スイッチがＯＮ状態となり、コンピュータシス
テムの動作が開始すると、発振器１１２によるクロック
信号ＣＬＯＣＫの発生も開始される。転送回路１１１
は、ステップ１０１でデータ転送チャネルが有効に設定
されてから、データ転送が可能になる。ステップ１０２
は、設定されたデータ転送チャネルに含まれるＩ／Ｏデ
バイス１１３，１１４からの転送要求信号ｎＤＲＱｍの
有無をチェックし、転送要求信号があればステップ１０
３に移る。ステップ１０１および１０２は、クロック信
号ＣＬＯＣＫ＝１、すなわち１クロック周期の半分で実
行される。

【００１６】ステップ１０３では、優先順位確認部１２
３によって最優先チャネルの確認が行われ、ステップ１
０４でそのチャネルについての転送準備が転送準備部１
２４によって行われる。ステップ１０３および１０４
は、１クロック周期の間に処理される。

【００１７】ステップ１０５ではデータバス１３１を占
有してデータ転送が行われる。この時間内で、Ｉ／Ｏデ
バイス１１３，１１４やメモリ１１５のアクセスを終了
する必要がある。クロック信号ＣＬＯＣＫ＝０である期
間、すなわち１クロック周期の半分をこの時間に対応さ
せると、クロック信号ＣＯＬＯＣＫの周波数が決定され
る。

【００１８】ステップ１０６では転送カウンタ１２６，
１２８のカウント値から残り転送データ数が判定され、
０となっていなければステップ１０１に戻る。残り転送
データ数が０であれば、ステップ１０７でそのデータ転
送チャネルを転送無効にしてステップ１０１に戻る。ス
テップ１０６および１０７は、クロック信号ＣＬＯＣＫ
＝１である１クロック周期の半分で、ステップ１０１お
よび１０２と同時に実行される。

【００１９】図８に示すように、Ｉ／Ｏデバイス１１
３，１１４がそれぞれ関連するデータ転送チャネルは、
転送要求ｎＤＲＱ０，ｎＤＲＱ１を競合して発生する場
合がありうる。Ｉ／Ｏデバイス１１３側のチャネル０の
方が優先順位が高いとすると、図７のステップ１０２で
転送要求信号の有無を確認した後、ステップ１０３の最
優先チャネルとしてはＩ／Ｏデバイス１１３側と判定さ
れる。ステップ１０４では転送準備が行われ、ステップ
１０５ではデータ転送が行われる。優先順位が高いＩ／
Ｏデバイス１１３側の転送チャネルが２回のデータ転送
を要求すると、それが終了してからＩ／Ｏデバイス１１
４側のチャネルについてのデータ転送が行われる。

【００２０】データ転送を伴う並列処理についての先行
技術は、たとえば特開昭６３−３０１３５１号公報、特
公平５−７０８６７号公報（特開平１−２３２４６１号
公報）、あるいは特開平４−１９５３６１号公報などに
も開示されている。特開昭６３−３０１３５１号公報で
は、複数個のプロセッサが並列に動作し、相互間でデー
タ通信を行う場合の制御方式が開示されている。特公平
５−７０８６７号公報では、マルチプロセッサシステム
を構成する複数個のプロセッサ間で、複数の処理要求を
割当てて並列処理を行う技術が開示されている。特開平
４−１９５３６１号公報では、複数の入出力ポート間で
バーストモードでデータ転送を行う場合の調定に関連す
る技術が開示されている。

【００２１】

【発明が解決しようとする課題】図８に示すように、デ
ータの転送のステップ１０４と、データの転送のステッ
プ１０５とを１クロック周期毎にシーケンシャルに繰返
すと、１回のデータ転送が行われると必ず１クロック周
期の時間をあけてから次のデータ転送を行うことにな
る。近年、ＣＰＵなどでは、ＲＩＳＣ（Reduced Instru
ction Set Computer）などの思想を取込み、またパイプ
ライン処理などを可能にして、１クロック周期で１つの
データ転送処理が可能な高速ＣＰＵや高速アクセス可能
なメモリあるいはＩ／Ｏデバイスなどが開発されてい
る。このようなデバイスを含むコンピュータシステムで
は、ＤＭＡ転送毎に２クロック周期以上の時間がかかる
と、高速性を充分に活かすことができない。

【００２２】また、優先順位の高いチャネル、たとえば
Ｉ／Ｏデバイス１１３に関連するチャネル０の要求が続
けて入力されると、そのデータ転送チャネルの転送ばか
りが行われる。他のＩ／Ｏデバイス１１４に関連するチ
ャネルは、データバス１３１が転送準備のステップ１０
４で空いているにも拘わらずに、チャネル０の転送終了
までずっと待たなければならない。

【００２３】バーストモードでデータ転送を行えば、最
初に設定した条件の範囲内では空きサイクルを生じるこ
となく連続したデータ転送が可能である。しかしなが
ら、一旦転送要求が入力され転送を開始すると、次に要
求を解除しても、もう１回余分に転送が行われてしま
う。要求信号確認と転送とを同時に実行するために、要
求信号確認が行われた時点では転送が終了してしまうか
らである。したがってバーストモードによる転送は、転
送データ数が決まっている場合や、バッファをもった相
手との間で転送する場合しか有効に利用することができ
ない。それ以外の場合は、余分に転送されたデータを受
取ることができず、動作が無駄になるか、誤動作を引起
こす場合もある。このことは、パイプライン処理によっ
て、データ転送と次のデータの準備とを並列に行うよう
にしても同様である。

【００２４】特開昭６３−３０１３５１号公報、特公平
５−７０８６７号公報あるいは特開平４−１９５３６１
号公報などの先行技術でも、シーケンシャルなデータ転
送を行う際に、転送バスに空きサイクルが生じることに
ついての対策は講じられていない。

【００２５】本発明の目的は、複数のデータ転送チャネ
ルの各チャネル毎に、転送要求の確認などの転送準備と
転送バスを占有してのデータ転送とをシーケンシャルに
交互に行いながら、全体としては転送バスを空けること
なく連続したデータ転送が可能なデータ転送回路を提供
することである。

【００２６】

【課題を解決するための手段】本発明は、データ転送に
必要な時間を規定する転送用クロックが設定される共通
の転送バスに対して、複数のデータ転送チャネルが存在
するデータ転送回路において、各データ転送チャネル
は、データ転送処理として、データ転送チャネル数以下
の予め定める複数の転送用クロック周期で、データ転送
のために必要な準備と転送用クロックの１周期だけ転送
バスを占有してのデータ転送とを行うように構成され、
転送要求のある複数のデータ転送チャネルで並列にデー
タ転送処理を行わせ、予め定める優先順位に従って、転
送バスを占有してデータ転送を行うデータ転送チャネル
を切換える調停手段を備えることを特徴とするデータ転
送回路である。 また本発明の前記調停手段は、１つのデータ転送チャネ
ルが転送バスを転送クロックの１周期だけ占有した後で
は、他のデータ転送チャネルに転送バスを転送用クロッ
クの１周期だけ占有させるように切換えることを特徴と
する。 また本発明の前記データ転送チャネルは、コンピュータ
システムのダイレクトメモリアクセス動作用に備えられ
ることを特徴とする。

【００２７】

【作用】本発明に従えば、共通の転送バスに対して複数
のデータ転送チャネルが存在し、転送用クロックの周期
として規定された時間に従ってデータ転送が行われる。
各データ転送チャネルは、転送バスを占有しないでデー
タ転送の準備を行い、転送用クロックの１周期だけ転送
バスを占有してデータ転送を行う。調停手段は、転送要
求のある複数のデータ転送チャネルで並列にデータ転送
処理を行わせ、優先順位に従って転送バスを占有する転
送チャネルを切換える。優先順位が高いデータ転送チャ
ネルもデータ転送の準備の際には転送バスを占有しない
ので、優先順位の低いデータ転送チャネルも転送バスを
占有することが可能になり、並列のデータ転送処理を全
体として高速に行うことができる。各データ転送チャネ
ルは、データ転送の前に準備段階があるので、必要な数
だけデータ転送を行うことができる。

【００２８】また本発明に従えば、１つのデータ転送チ
ャネルが転送バスを転送用クロックの１周期だけ占有し
た後では、他のデータ転送チャネルに転送バスを転送用
クロックの１周期だけ占有させるので、優先順位が高い
データ転送チャネルが転送バスを続けて占有することが
なく、優先順位の高いデータ転送チャネルの転送準備の
間に優先順位の低いデータ転送チャネルのデータを転送
バスを介して転送することができる。

【００２９】また本発明に従えば、コンピュータシステ
ムのダイレクトメモリアクセスを複数のチャネルについ
て高速に行うことができるので、ＣＰＵやメモリＩ／Ｏ
デバイスなどが高速化されても、充分高速なＤＭＡ動作
を行うことができる。

【００３０】

【実施例】図１は、本発明の一実施例について電気的に
等価な構成を示す。転送回路２１１は、コンピュータシ
ステム内に設けられるＤＭＡコントローラであり、発振
器２１２から規則正しく発生されるクロック信号ＣＬＯ
ＣＫに同期してＤＭＡ動作を行う。たとえばクロック信
号ＣＬＯＣＫの基本周期をメモリやデバイスのアクセス
時間に合わせて設定し、これを動作の単位周期としてデ
ータ転送処理をできるだけ高速で行う。データ転送のた
めの複数のチャネル０、１は、複数のＩ／Ｏデバイス２
１３，２１４とメモリ２１５との間でそれぞれ設定され
る。

【００３１】転送回路２１１内には、Ｉ／Ｏデバイス２
１３，２１４からのデータ転送要求ｎＤＲＱ０，ｎＤＲ
Ｑ１を受信し、その有無を確認する要求信号確認部２２
１，２２２が設けられる。要求信号確認部２２１、２２
２からの出力は、優先順位確認部２２３に与えられる。
転送準備部２２４，２２５、転送部２２６，２２７は、
チャネル０，１にそれぞれ対応して設けられる。さら
に、チャネル０についての転送カウンタ２２８およびア
ドレスカウンタ２２９、他のチャネル１に対する転送カ
ウンタ２３０およびアドレスカウンタ２３１、およびア
ドレスセレクタ２３２が含まれる。各転送チャネル０，
１における転送用データはデータバス２３３を介して転
送され、データ転送に関与するメモリ２１５のアドレス
はアドレスバス２３４を介して指定される。

【００３２】図２および図３は、図１の実施例による各
データ転送チャネル毎の転送動作の手順と、クロック信
号ＣＬＯＣＫに対して同期して行われる転送タイミング
とをそれぞれ示す。ステップ２００で電源スイッチがＯ
Ｎ状態となり、コンピュータシステムの動作が開始する
と、発振器２１２によるクロック信号ＣＬＯＣＫの発生
も開始される。転送回路２１１は、ステップ２０１でデ
ータ転送チャネルが有効に設定されてから、データ転送
が可能になる。ステップ２０２では、設定されたデータ
転送チャネルに含まれるＩ／Ｏデバイス２１３，２１４
からの転送要求信号ｎＤＲＱｍの受信の有無をチェック
し、転送要求信号が受信されていればステップ２０３に
移る。ステップ２０１および２０２は、クロック信号Ｃ
ＬＯＣＫ＝１の期間、すなわち１クロック周期の半分で
実行される。

【００３３】ステップ２０３では、優先順位確認部２２
３によって、他に、より優先順位の高いデータ転送チャ
ネルからも同時に転送要求が有るか否かの確認が行われ
る。より優先順位が高いデータ転送チャネルからの転送
要求がある場合は、ステップ２０３の状態を繰り返す。
他に優先度の高い転送要求が無ければ、ステップ２０４
で、そのデータ転送チャネルについての転送準備が、転
送準備部２２４または２２５によって行われる。ステッ
プ２０３および２０４は、クロック信号がＣＬＯＣＫ＝
０およびＣＬＯＣＫ＝１となる１クロック周期の間に処
理される。

【００３４】ステップ２０５ではデータバス２３３を占
有してデータ転送が行われる。この時間は、ＣＬＯＣＫ
＝０、すなわち１クロック周期の半分であり、この時間
内で、Ｉ／Ｏデバイス２１３，２１４やメモリ２１５の
アクセスを終了する必要がある。

【００３５】ステップ２０６では転送カウンタ２２８，
２３０のカウント値から残り転送データ数が判定され、
０となっていなければステップ２０１に戻る。残り転送
データ数が０であれば、ステップ２０７でそのデータ転
送チャネルを転送無効にしてからステップ２０１に戻
る。ステップ２０６および２０７は、クロック信号ＣＬ
ＯＣＫ＝１である１クロック周期の半分で、ステップ２
０１および２０２と同時に並列に実行される。

【００３６】図３に示すように、Ｉ／Ｏデバイス２１
３，２１４がそれぞれ関連する複数のデータ転送チャネ
ルは、転送要求ｎＤＲＱ０，ｎＤＲＱ１を競合して発生
する場合がありうる。Ｉ／Ｏデバイス２１３側のチャネ
ル０の方が優先順位が高いとすると、図２のステップ２
０２で転送要求信号の有無を確認するまでは同等に取扱
われても、ステップ２０３ではＩ／Ｏデバイス２１３側
の方が優先順位が高いと判定される。ステップ２０４で
は転送準備が行われ、ステップ２０５でデータ転送が行
われる。その内にＩ／Ｏデバイス２１４側の転送要求が
受付けられ、Ｉ／Ｏデバイス２１３側の転送後、すぐＩ
／Ｏデバイス２１４側の転送が行われる。よってＩ／Ｏ
デバイス２１３側から２回のデータ転送要求とＩ／Ｏデ
バイス２１４側から１回のデータ転送要求とが同時に入
力された場合、Ｉ／Ｏデバイス２１３側転送、Ｉ／Ｏデ
バイス２１４側転送、Ｉ／Ｏデバイス２１３側転送と、
交互にデータ転送が行われる。

【００３７】図１の転送回路２１１の動作は次のように
なる。なお、２つのデータ転送チャネルは、Ｉ／Ｏデバ
イス２１３，２１４にそれぞれ関連し、これらのチャネ
ル０，１の間では、チャネル０側の方が優先順位が高い
ものとする。また、チャネル０は２回のデータ転送を必
要とし、チャネル１は１回のデータ転送を必要とするも
のとする。

【００３８】（１）各Ｉ／Ｏデバイス２１３，２１４か
らは、転送要求信号をｎＤＲＱｍ＝０（ｍ＝０，１）で
アクティブな状態とし、転送回路２１１に対してデータ
転送要求を発生する。

【００３９】（２）転送回路２１１では、要求信号確認
部２２１，２２２で転送要求信号ｎＤＲＱｍを受信する
と、その結果を優先順位確認部２２３に伝える。優先順
位確認部２２３では、予め設定された優先順位に従って
チャネル０をデータ転送チャネルとして選択決定する。

【００４０】（３）決定されたチャネル０に関連する転
送準備部２２４は、優先順位確認部２２３から転送開始
の指示が与えられ、メモリアクセス要求信号を転送部２
２６に与え、チャネル０側のアドレスカウンタ２２９か
らのアドレス値をアドレスバス２３４に導出するように
アドレスセレクタ２３２を切換える。チャネル１側の転
送準備部２２５へは、チャネル０の転送が終了するま
で、優先順位確認部２２３から転送開始を示す開始指示
が与えられない。チャネル１側は、開始指示があるまで
待つ。

【００４１】（４）転送部２２５は、同じチャネル０側
ののＩ／Ｏデバイス２１３に対して、応答信号ｎＤＡＫ
０＝０とし、アドレスカウンタ２２９からアドレスセレ
クタ２３２を介してアドレスバス２３４にアドレス信号
を導出させる。このアドレス信号によって指定されるメ
モリ２１５のアドレスと応答信号ｎＤＡＫ０＝０で選択
されたＩ／Ｏデバイス２１３との間で、データバス２３
３を占有してのデータ転送が、発振器２１２からのクロ
ック信号ＣＬＯＣＫの一周期の時間だけ行われる。転送
カウンタ２２８は１だけ減算され、アドレスカウンタ２
２９の値には所定の計算が施される。

【００４２】優先順位確認部２２３は、チャネル０の転
送準備が終了したので、他のチャネル１の方を選択し、
転送準備部２２５に開始指示を与える。転送準備部２２
５は、メモリアクセス要求信号を導出し、アドレスカウ
ンタ２３１の値をアドレスセレクタ２３２からアドレス
バス２３４に導出させる。これによって、メモリ２１５
とＩ／Ｏデバイス２１４との間で、データバス２３３を
占有してのデータ転送がチャネル０に引き続いて行われ
る。転送カウンタ２３０は、１だけ減算されると０にな
るので、要求信号確認部２２２に対して要求を受付けな
いように指示し、チャネル１に対する転送処理を終了す
ることができる。

【００４３】（５）チャネル０については、２回目のデ
ータ転送要求ｎＤＲＱ０＝０がＩ／Ｏデバイス２１３か
ら発生される。要求信号確認部２２１および優先順位確
認部２２３によって、再びチャネル０が選択され、上記
（３）以下と同様にして、転送終了後、チャネル０の転
送カウンタ２２８が１だけ減少して０になる。この結
果、要求信号確認部２２１に対しても、転送要求を受付
けないように指示が行われ、転送を終了することができ
る。

【００４４】図４および図５は、以上説明した転送回路
２１１をＤＭＡコントローラとして含むコンピュータシ
ステムの概略的な構成と、クロック信号ＣＬＯＣＫに対
して同期して行われるＤＭＡ動作タイミングとをそれぞ
れ示す。ＣＰＵ２３５と転送回路２１１とは、データバ
ス２３３およびアドレスバス２３４に対して、バスマス
タとなりうる。通常は、ＣＰＵ２３５がバスの支配権を
有し、プログラム動作によって、所定の処理を行う。転
送回路２１１も従属的な周辺デバイスの一つとして扱わ
れ、チャネル設定のために、転送カウンタ２２８，２３
０やアドレスカウンタ２２９，２３１等の内部レジスタ
に必要なデータが書き込まれたり、読み出されたりす
る。ＤＭＡ動作は、転送回路２１１がＩ／Ｏデバイス２
１３，２１４からの転送要求ｎＤＲＱ０，１に応答し
て、ＣＰＵ２３５にバス要求ｎＢＲＥＱを与え、ＣＰＵ
２３５がｎＢＡＫを返して動作停止状態になることによ
って開始される。

【００４５】図５の動作フロー３００で、ＣＰＵ２３５
は通常動作を行い、転送回路２１１はｎＤＲＱ０＝ｎＤ
ＲＱ１＝０となってチャネル０，１の両方から転送要求
を受ける。動作フロー３０１では、ＣＰＵ２３５は通常
動作を続け、転送回路２１１は転送準備のためにバス要
求ｎＢＲＥＱ＝０としてＣＰＵ２３５にバス開放を促
す。動作フロー３０２で、ＣＰＵ２３５は通常動作を続
けると共に、次のサイクルのクロック周期ではバスを開
放することを示すためｎＢＡＫ＝１からｎＢＡＫ＝０に
変化させる。転送回路２１１は、転送準備のため、アド
レスバス２３３にチャネル０の転送アドレスＤＭＡ01を
出力する。

【００４６】動作フロー３０３で、ＣＰＵ２３５はバス
の支配権を転送回路２１１に引き渡してバスを開放す
る。データＤ０１の転送は、チャネル０としてメモリ２
１５のアドレスＤＭＡ01とＩ／Ｏデバイス２１３との間
で行われる。この間に次のチャネル１の転送準備とし
て、アドレスバス２３３には次の転送アドレスＤＭＡ１
１が出力される。動作フロー３０４では、ＣＰＵ２３５
はバス開放中であり、メモリ２１５のアドレスＤＭＡ11
とＩ／Ｏデバイス２１４との間でデータＤ11が転送され
る。この間に、次のアドレスＤＭＡ02が準備される。

【００４７】動作フロー３０５では、ＣＰＵ２３５はバ
ス開放中であり、チャネル０のデータＤ02の転送が行わ
れる。転送要求ｎＤＲＱ０，１が無くなるので、ｎＢＲ
ＥＱ＝１に戻す。動作フロー３０６で、ＣＰＵ２３５は
通常動作に戻り、バスの支配権を取戻す。転送回路２１
１は、転送要求が入力されるまで待機する。ＣＰＵ２３
５の通常動作中は、アドレスバス２３４にはたとえばＣ
ＰＵ１，ＣＰＵ２，ＣＰＵ３，ＣＰＵ４の値を出力し、
これに対応してデータバス２３３ではデータＤＣ１，Ｄ
Ｃ２，ＤＣ３，ＤＣ４の転送が行われる。

【００４８】なお、上述の実施例で転送回路２１１は独
立したＤＭＡコントローラとして使用されているけれど
も、ＣＰＵをコアとして同一ＬＳＩチップ上に集積する
こともできる。また、データバスやアドレスバスのＤＭ
Ａに対する調停ばかりではなく、マルチプロセッサシス
テムや、ＧＰＩＢあるいはＳＣＳＩなどのインターフェ
イスバスにも用いることができる。

【００４９】また、上述の実施例では、データ転送チャ
ネルが２つの場合を示しているが、３チャネル以上の場
合でも、同様に実施可能である。ただし３つ以上の転送
要求が同時に入力され、各要求が２回以上のデータ転送
を要求している場合、優先順位の高い２つのデータ転送
チャネルがバスを占有してしまい、他のデータ転送チャ
ネルは上位の転送が終了するまで待たされる。このよう
なことがあっては困る用途では、転送が行われたチャネ
ルの優先順位が自動的に最下位になるようなラウンドロ
ビン等の回路が必要になる。

【００５０】

【発明の効果】以上のように本発明によれば、複数のデ
ータ転送チャネルは、各データ転送チャネル毎に転送要
求信号の確認などの転送準備を行う機能を有し、転送バ
スを転送用クロックの１周期ずつ占有して実際のデータ
転送を行う。調停手段が、転送バスを占有するデータ転
送チャネルを切換えることによって、全体としては転送
バスを空けることなく高速でシーケンシャルなデータ転
送を行うことができる。

【００５１】また本発明によれば、１つのデータ転送チ
ャネルについて転送用クロックの１周期だけ転送バスを
占有させた後は、他に転送要求を行っているデータ転送
チャネルがあれば、そのデータ転送チャネルが転送バス
を転送用クロックの１周期だけ占有してデータ転送を行
うことができる。これによって優先順位が高いデータ転
送チャネルなど、特定のデータ転送チャネルが転送バス
を続けて占有し、他のデータ転送チャネルが転送バスを
長い間使用することができないような事態を有効に避け
ることができる。

【００５２】また本発明によれば、コンピュータシステ
ムのダイレクトメモリアクセス動作を、複数のチャネル
に対して全体として高速に行うことができる。特に、Ｃ
ＰＵにＲＩＳＣ形プロセッサなどを使用して、全体とし
て高速動作が可能なコンピュータシステムにおいても、
充分に高速動作可能なＤＭＡを実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の等価的な電気的構成を示す
ブロック図である。

【図２】図１の実施例の動作を示すフローチャートであ
る。

【図３】図１の実施例の動作タイミングを示すタイムチ
ャートである。

【図４】図１の実施例による転送回路を含むコンピュー
タシステムの電気的構成を示すブロック図である。

【図５】図４のコンピュータシステムの動作を示すタイ
ムチャートである。

【図６】従来からの転送回路の電気的構成を示すブロッ
ク図である。

【図７】図６の構成の動作を示すフローチャートであ
る。

【図８】図６の構成の動作を示すタイムチャートであ
る。

【符号の説明】

２１１ 転送回路 ２１２ 発振器 ２１３，２１４ Ｉ／Ｏデバイス ２１５ メモリ ２２１，２２２ 要求信号確認部 ２２３ 優先順位確認部 ２２４，２２５ 転送準備部 ２２６，２２７ 転送部 ２２８，２３０ 転送カウンタ ２２９，２３１ アドレスカウンタ ２３２ アドレスセレクタ ２３３ データバス ２３４ アドレスバス ２３５ ＣＰＵ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ転送に必要な時間を規定する転送
   用クロックが設定される共通の転送バスに対して、複数
   のデータ転送チャネルが存在するデータ転送回路におい
   て、 各データ転送チャネルは、データ転送処理として、デー
   タ転送チャネル数以下の予め定める複数の転送用クロッ
   ク周期で、データ転送のために必要な準備と転送用クロ
   ックの１周期だけ転送バスを占有してのデータ転送とを
   行うように構成され、 転送要求のある複数のデータ転送チャネルで並列にデー
   タ転送処理を行わせ、予め定める優先順位に従って、転
   送バスを占有してデータ転送を行うデータ転送チャネル
   を切換える調停手段を備えることを特徴とするデータ転
   送回路。
2. 【請求項２】 前記調停手段は、１つのデータ転送チャ
   ネルが転送バスを転送クロックの１周期だけ占有した後
   では、他のデータ転送チャネルに転送バスを転送用クロ
   ックの１周期だけ占有させるように切換えることを特徴
   とする請求項１記載のデータ転送回路。
3. 【請求項３】 前記データ転送チャネルは、コンピュー
   タシステムのダイレクトメモリアクセス動作用に備えら
   れることを特徴とする請求項１または２記載のデータ転
   送回路。