JPH08250666A

JPH08250666A - ６角形のｃｍｏｓ型ｎａｎｄゲート・デバイスを含むマイクロエレクトロニック集積回路

Info

Publication number: JPH08250666A
Application number: JP8045049A
Authority: JP
Inventors: Ashok Kapoor; アショック・カプアー
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1995-03-01
Filing date: 1996-03-01
Publication date: 1996-09-27
Also published as: EP0730303A2; US6005264A; EP0730303A3

Abstract

(57)【要約】【課題】従来よりもワイアリングの距離を削減する方
向付けを与えるマイクロエレクトロニック・ゲート・デ
バイスを提供する。【解決手段】半導体基板（４０２）上における複数の
ＣＭＯＳマイクロエレクトロニック・デバイス（３０）
の配列において、６角形の構成を用いることにより、ワ
イアリングの距離を削減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広くは、マイクロ
エレクトロニック集積回路の技術に関し、更に詳しく
は、複数の六角形のＣＭＯＳ方式のＮＡＮＤゲート・デ
バイスを含むマイクロエレクトロニック集積回路に関す
る。

【０００２】

【従来の技術】マイクロエレクトロニック集積回路は、
シリコン基板又はウエハ上に複数の異なる物質の層を形
成することにより作成される多数の半導体デバイスから
成る。これらのデバイスは、ＡＮＤ、ＯＲ、ＮＡＮＤ、
ＮＯＲやそれ以外の２進論理関数を与える論理ゲートを
含む。それぞれのデバイスは、複数のピン又は端子を含
み、これらは、電気的な相互接続ワイヤ・ネットワーク
又はネットによって他のデバイスのピン又は端子に接続
される。

【０００３】図１に示されているように、従来型のマイ
クロエレクトロニック集積回路１０は、その上に多数の
半導体デバイスが形成されている基板１２を有する。こ
れらのデバイスは、ＣＰＵや出入力デバイスなどである
大きな機能的なマクロブロックを含む。典型的な集積回
路は、更に、論理ゲートなどの多数のより小型のデバイ
スを含み、これらは、一般に、マクロブロックによって
占有されていない基板上の領域に、長方形のパターンで
配置されている。

【０００４】論理ゲート１６は、基板１２上の他のゲー
ト１６への相互接続を与える端子１８を有する。相互接
続は、集積回路１０のネットリストによって必要とされ
る相互接続を達成するように、ゲート１６の端子１８の
間に延長する垂直方向及び水平方向の導体２０、２２を
介してなされている。ここでは、図面の明瞭さのため
に、ごく少数の素子だけを示してある。

【０００５】

【発明が解決しようとする課題】従来型の集積回路設計
では、導体２０、２２は、垂直方向及び水平方向のチャ
ンネル（図示せず）において、長方形（マンハッタンの
道路型）パターンで形成される。よって、相互接続の方
向付けとしては２つの方向だけが提供されるが、導体の
複数の層が２つの直交方向に延長すれば、必要な面積が
大きくなる傾向にあることが分かっている。

【０００６】方向付け（ルーティング）の目的は、相互
接続に必要な線の長さのトータルを最小にし、また、ル
ーティングの密集度を最小にすることである。従来の長
方形方式では、対角線方向の接続が不可能であるため
に、この目的を達成する上で制限があった。２つの端子
の間の対角線方向の経路は、同じ２点を相互接続しよう
とする２つの長方形方向の経路の合計よりも短いことは
明らかである。

【０００７】従来型の長方形方式の相互接続の欠点は、
寄生キャパシタンスに弱い点である。多くの導体が平行
に同じ方向におかれることにより、隣接する導体が寄生
キャパシタンスを形成し、それによって、信号の混線や
他の望ましくない効果が生じていた。

【０００８】

【課題を解決する手段】本発明によれば、集積回路のマ
イクロエレクトロニック・デバイスの端子を相互接続す
るための導体は、相互に６０度の関係にある３つの方向
に延長する。

【０００９】導体は、基板上に重なっている密接にパッ
クされた小さな６角形の中心によって定義される点を通
過する。導体は、６角形のエッジに対しては垂直方向に
延長する。

【００１０】３方向に延長する導体は、３つの異なる層
の中に形成することができるし、また、交差しない限り
は、１つの層の中で２又は３の方向に延長させることも
できる。

【００１１】本発明の３方向ルーティング配列を用いる
マイクロエレクトロニック集積回路は、半導体基板と、
その基板上に回路の空間使用を最小にするように密接に
パックされた６角形の配列で形成されたマイクロエレク
トロニック・デバイスとを含む。

【００１２】本発明の集積回路は、半導体基板と、その
基板上に形成された複数のＣＭＯＳマイクロエレクトロ
ニック・デバイスとを含む。それぞれのデバイスは、第
１の導電形（ＰＭＯＳ又はＮＭＯＳ）の６角形のＡＮＹ
素子と、第２の導電形（ＮＭＯＳ又はＰＭＯＳ）の６角
形のＡＬＬ素子とを含み、これらのＡＮＹ素子とＡＬＬ
素子とは、それぞれが、電気的に相互接続される複数の
入力及び出力を有している。

【００１３】ＡＮＹ素子は、基本的には、ＯＲ素子であ
り、ＡＬＬ素子は、基本的には、ＡＮＤ素子である。し
かし、これらの素子の電源接続や導電形（ＮＭＯＳ又は
ＰＭＯＳ）の選択は、変更すること可能であり、所望の
ＮＡＮＤ、ＡＮＤ、ＯＲ、ＮＯＲ構成を有するデバイス
を提供することができる。ＡＮＹ素子は、プルアップと
して、ＡＬＬ素子はプルダウンとして、又はその逆に機
能する。

【００１４】本発明は、従来のような２方向ではなく、
３方向のルーティングを与えることにより、集積回路で
の相互接続におけるワイヤの長さを実質的に削減でき
る。ルーティングの方向は、第１の方向に対して、２つ
の対角線方向を含み、これは、従来の長方形方向よりも
短くなる。更に、相互に平行に走る導体の数が少なくな
り、異なる層での導体の間の角度も従来よりも大きくな
り、それにより、従来生じていた寄生キャパシタンスや
そのほかの望ましくない効果を削減できる。

【００１５】本発明のこれらの目的及びそれ以外の目的
は、当業者であれば、以下の詳細な説明を添付の図面と
共に読むことにより理解できよう。図面では、類似する
構成要件には類似の参照番号が付してある。

【００１６】

【発明の実施の形態】マイクロエレクトロニック集積回
路のための半導体ＣＭＯＳゲート・デバイスは、参照番
号３０によって示され、図２で図解されている。デバイ
ス３０は、その基本的な形態において、論理ＮＡＮＤ機
能を提供するが、以下で説明するように、論理ＡＮＤ、
ＮＯＲ、ＯＲ、又はそれ以外の論理関数を提供するよう
にもできる。

【００１７】ゲート・デバイス３０は、基板３２の上に
形成され、図解されているように、第１から第６のエッ
ジ１３４−１、１３４−２、１３４−３、１３４−４、
１３４−５、１３４−６を含む６角形の外縁１３４を有
する論理ＡＬＬ（全部）素子１３３を含む。６角形の半
導体活性領域１３６が、外縁１３４の内部に形成されて
おり、活性領域１３６と外縁１３４との間に定義され
る。

【００１８】ＡＬＬ素子１３３は、第１のエッジ１３４
−１に隣接する活性領域に形成される導電性の電極又は
端子４０を含み、ＦＥＴのソース端子として機能する。
別の電極又は端子１４２が第２のエッジ１３４−２に隣
接する活性領域に形成され、ＦＥＴのドレイン端子とし
て機能する。

【００１９】ＡＬＬ素子１３３は、更に、端子１４０、
１４２の間に形成されるゲート１４８、１５０、１５２
を含む。ゲート１４８、１５０、１５２は、好ましくは
絶縁されたゲートであり、それぞれが、ＭＯＳ構成にお
ける酸化物上に形成された導電性の金属の層を有する絶
縁酸化物の層を含む。

【００２０】ゲート電極又は端子１５４、１５６、１５
８は、６角形のエッジ３４−６、３４−３、３４−５に
隣接する非活性領域１３８において形成され、それぞれ
が、ゲート１４８、１５０、１５２に電気的に接続され
る。有効なソース・ドレイン間の電気的な絶縁を与える
ために、ゲート１４８、１５０、１５２のそれぞれの反
対側の端部が、非活性領域１３８の中に延長する。

【００２１】ＡＬＬ素子１３３は、その最も基本的な形
態において、論理ＡＮＤ機能を提供する。端子１４０は
ソース端子として機能し、他方で、端子１４２はＦＥＴ
のＦＥＴのドレイン端子として機能し、チャンネルが端
子１４０、１４２の間で定義される。

【００２２】各ゲート１４８、１５０、１５２は、チャ
ンネルの下にある対応する部分の導電性を制御して、ゲ
ート１４８、１５０、１５２のそれぞれが、チャンネル
を流れる導電を独立に禁止することができる。信号がゲ
ート１４８、１５０、１５２のすべてに印加されなけれ
ばならず、それにより、チャンネルの下にある部分がチ
ャンネルの中の導通を可能にするためにエンハンスされ
る。これが、ＡＬＬ又はＡＮＤ構成である。

【００２３】デバイス３０は、更に、図解されているよ
うに、第１から第６のエッジ２３４−１、２３４−２、
２３４−３、２３４−４、２３４−５、２３４−６を含
む６角形の外縁２３４を有するＡＮＹ（任意）素子２３
３と、活性領域２３６とを含む。非活性領域２３８が、
活性領域２３６と外縁２３４との間に定義される。

【００２４】ＡＮＹ素子２３３は、ＦＥＴのソース端子
として機能する中央の導電性の電極又は端子２４０と、
第１、第２、第３のエッジ２３４−１、２３４−２、２
３４−３のそれぞれに隣接して活性領域２３６に形成さ
れる電極又は端子２４２、２４４、２４６と、を含む。

【００２５】端子２４２、２４４、２４６は、ＦＥＴの
ドレイン端子として機能し、好ましくは、動作のために
相互接続されている。端子２４２、２４４、２４６の２
つが図面では図解されているが、端子２４２、２４４、
２４６の中の１つずつでも、又は、２つより多くても、
本発明の範囲に含まれる。

【００２６】ＡＮＹ素子２３３は、更に、端子２４２、
２４４、２４６それぞれと、中央の端子２４０との間に
形成されるゲート２４８、２５０、２５２を含む。ゲー
ト２４８、２５０、２５２は、好ましくは絶縁されたゲ
ートであり、それぞれが、ＭＯＳ構成における酸化物上
に形成された導電性の金属の層を有する絶縁酸化物の層
を含む。

【００２７】有効なソース・ドレイン間の電気的な絶縁
を与えるために、ゲート２４８、２５０、２５２のそれ
ぞれの反対側の端部が、非活性領域２３８の中に延長す
る。

【００２８】デバイス３０は、ＣＭＯＳ構成を有してお
り、素子１３３、２３３の一方が第１の導電形を有し、
素子１３３、２３３の他方が、第１の導電形とは反対の
第２の導電形を有する。

【００２９】更に詳しくは、素子１３３、２３３の一方
はＮチャンネル（ＮＭＯＳ）であり、他方がＰチャンネ
ル（ＰＭＯＳ）である。素子１３３、２３３の一方はプ
ルアップ素子として機能し、他方はプルダウン素子とし
て機能する。

【００３０】基板３２上でデバイス３０によって要求さ
れる面積を最小にするために、素子１３３、２３３は、
外縁１３４、２３４がエッジを共通にするように、密着
してパックされることが好ましい。図解されているよう
に、素子１３３のエッジ１３４−４は、素子２３３のエ
ッジ２３４−６と共通である。

【００３１】ＡＮＹ素子２３３のゲート２４８、２５
０、２５２は、ＡＮＹ素子２３３のゲート２４８、２５
０、２５２がそれぞれゲート端子１５８、１５６、１５
４に電気的に接続されるように、ＡＬＬ素子のゲート１
５２、１５０、１４８に電気的に接続される。ＡＬＬ素
子１３３とＡＮＹ素子２３３との入力は、よって、相互
に接続される。後に更に詳細に説明するように、ＡＬＬ
素子１３３とＡＮＹ素子２３３との出力もまた相互に接
続され、所望の機能を提供する。

【００３２】ゲート１５２、２４８及び１４８、２５２
は、集積的に形成されており、非活性領域１３８、２３
８を横断して延長している。導体２５３が、ゲート２５
０を端子１５６に接続する。導体２５３は素子１３３、
２３３の外縁１３４、２３４の外部に延長しているよう
に図には示されているが、導体２５３を、非活性領域１
３８、２３８それぞれの上に方向付けることも、本発明
の範囲内にある。

【００３３】ＡＮＹ素子２３３は、その最も基本的な形
態において、論理ＯＲ機能を提供する。ドレイン端子２
４２、２４４、２４６と対応するゲート２４８、２５
０、２５２との対のそれぞれは、共通のソース端子２４
０と組み合わされてＦＥＴを形成し、各トランジスタ
は、そのドレインとソースとの間の導通チャンネルを独
立に確立する。これが、ＡＮＹ又はＯＲ構成である。

【００３４】デバイス３０に基づくＣＭＯＳ型のＮＡＮ
Ｄゲート２６０が、図３に示されている。デバイス３０
は、図解の便宜のために簡略化された形態で示されてい
るが、素子１３３、２３３の６角形の外縁とその端子だ
けが図解されている。端子２４４、２４６は、すべてが
示されているわけではないが、端子２４２に電気的に接
続されているものと仮定する。

【００３５】入力信号ＩＮＡ、ＩＮＢ、ＩＮＣがゲート
端子１５４、１５６、１５８のそれぞれに印加される。
論理ハイの信号は、実質的にＶ_DDに等しいものと仮定さ
れ、論理ローの信号は、実質的にグランドに等しいもの
と仮定される。Ｖ_DDは、グランドに対して正である。

【００３６】ＡＮＹ素子２３３の活性領域２３６はＮ形
であり、ＰＭＯＳ動作を提供する。中央端子２４０はＶ
_DDに接続され、他方で、出力信号ＯＵＴが相互接続され
たドレイン端子２４２、２４４、２４６において取られ
る。

【００３７】任意のロー入力が、端子２４２、２４４、
２４６と中央端子２４０との間の導電性チャンネルを確
立し、それによって、出力をＶ_DDに接続して、ハイの出
力信号ＯＵＴを生じる。すべての入力がハイであれば、
ＡＮＹ素子２３３はオフになり、端子２４２、２４４、
２４６は浮遊（フロート）する。

【００３８】よって、ＡＮＹ素子２３３は、ＣＭＯＳ形
のＮＡＮＤゲート２６０のプルアップとして機能し、任
意のロー入力はハイ出力を生じる。

【００３９】ＡＬＬ素子１３３の活性領域１３６はＰ形
であり、ＮＭＯＳ動作を提供する。ソース端子１４０は
接地されており、ドレイン端子１４２は、ＡＮＹ素子２
３３の端子２４２、２４４、２４６に接続され、共通の
出力を提供する。

【００４０】入力のどれかがローであるときには、ＡＬ
Ｌ素子１３３はオフになり、端子１４２は浮遊する。入
力のすべてがハイである場合には、端子１４０、１４２
の間に導電性のチャンネルが確立され、出力をグランド
に接続し、論理ローの出力を生じる。

【００４１】従って、ＡＮＹ素子２３３は、ＣＭＯＳ形
のＮＡＮＤゲート２６０のプルダウン素子として機能
し、任意のロー入力がハイ出力を生じ、出力は、すべて
の入力がハイに応答して、ローである。

【００４２】デバイス３０を組み込んだＣＭＯＳ形のＡ
ＮＤゲート２７０は、図４に図解されている。ＡＮＹ素
子２３３の活性領域２３６はＮ形であり、ＰＭＯＳのＦ
ＥＴ動作を提供し、端子２４２、２４４、２４６は接地
される。出力信号ＯＵＴは、中央端子２４０において現
れる。

【００４３】ＡＮＤゲート２７０におけるＡＮＹ素子２
３３のＰＭＯＳ構成により、論理ローである入力信号Ｉ
ＮＡ、ＩＮＢ、ＩＮＣは、端子２４２、２４４、２４６
それぞれと中央端子２４０との間に、導電性のチャンネ
ルを確立する。これにより、出力が接地される。入力の
すべてがハイであるときは、ＡＮＹ素子２３３はオフに
なり、端子２４０は浮遊する。

【００４４】よって、任意のロー入力はロー出力を生じ
させ、ＡＮＹ素子２３３は、ＣＭＯＳ形のＡＮＤゲート
２７０のプルダウン素子として機能する。

【００４５】ＡＬＬ素子１３３の活性領域１３６はＰ形
であり、ＮＭＯＳのＦＥＴ動作を提供する。ドレイン端
子１４２はＶ_DDに接続され、端子１４０はＡＮＹ素子２
３３の端子２４０に接続されて、共通の出力ＯＵＴを提
供する。

【００４６】任意の論理ローの入力信号ＩＮＡ、ＩＮ
Ｂ、ＩＮＣがゲート端子１５４、１５６、１５８それぞ
れに印加されると、ＡＬＬ素子１３３はオフになり、端
子１４０は浮遊する。

【００４７】ＡＬＬ素子１３３は図４の構成においては
ＮＭＯＳ動作を提供するので、ゲート端子１５４、１５
６、１５８のすべてへの正の入力は、端子１４０、２４
２の間に、導電性のチャンネルを確立する。チャンネル
の全体がエンハンスされることによって、ソース端子１
４０をドレイン端子１４２を介して電位Ｖ_DDに接続し、
論理ハイの出力を生じる。

【００４８】このように、ＡＬＬ素子１３３は、ＡＮＤ
ゲート２７０のプルアップ素子として機能し、ゲート２
７０は、入力のすべてがハイであれば論理ハイの出力を
生じ、入力のどれかがローであれば論理ローの出力を生
じさせる。

【００４９】デバイス３０を組み込んだＮＯＲゲート２
８０が、図５に図解されている。ＡＮＹ素子２３３の活
性領域２３６はＰ形であり、ＮＭＯＳ動作を提供し、中
央端子２４０は接地され、端子２４２、２４４、２４６
は出力を提供するように接続される。

【００５０】すべての端子がローであると、ＡＮＹ素子
２３３はオフになり、端子２４２、２４４、２４６は浮
遊する。入力のどれかがハイであると、導電性のチャン
ネルが、端子２４２、２４４、２４６それぞれと中央端
子２４０との間に確立され、端子２４２、２４４、２４
６と従って出力をグランドに接続し、論理ローの出力を
生じる。

【００５１】このようにして、ＡＮＹ素子２３３は、Ｃ
ＭＯＳ形のＮＯＲゲート２８０のプルダウン素子として
機能する。出力ＯＵＴは、入力のどれか又はすべてがハ
イである場合にはローである。

【００５２】ＡＬＬ素子１３３の活性領域１３６はＮ形
であり、ＰＭＯＳ動作を提供する。ソース端子１４０は
Ｖ_DDに接続され、ドレイン端子１４２は出力ＯＵＴに接
続される。

【００５３】すべてのロー入力は、端子１４０、１４２
の間に導電性のチャンネルを確立することによって、出
力をＶ_DDに接続し、ハイの出力を生じる。入力のどれか
がハイがハイであると、ＡＬＬ素子１３３はオフされ
て、端子１４２は浮遊する。

【００５４】このように、ＮＯＲ構成が提供され、ＡＬ
Ｌ素子１３３はプルアップ素子として機能し、任意のハ
イ入力がロー出力を生じ、出力は、すべての入力がロー
であることに応答してハイである。

【００５５】デバイス３０に基づくＣＭＯＳ形のＯＲゲ
ート２９０が図６に図解されている。ＡＮＹ素子２３３
の活性領域２３６はＰ形であり、ＮＭＯＳのＦＥＴ動作
を提供する。端子２４２、２４４、２４６はＶ_DDに接続
され、端子４０は出力を提供するように接続される。

【００５６】すべての論理ハイの入力信号がゲート端子
２５４、２５６、２５８それぞれに印加されると、ＡＮ
Ｙ素子２３３はオフになり、端子２４２、２４４、２６
６は浮遊する。

【００５７】デバイス３０は図６の構成においてはＮＭ
ＯＳ動作を提供するので、ゲート端子２５４、２５６、
２５８の任意のものへの正の入力は、端子２４２、２４
４、２４６それぞれと中央端子２４０との間に、導電性
のチャンネルを確立する。これらのチャンネルの中の任
意のものが、中央端子２４０を電位Ｖ_DDに接続し、論理
ハイの出力を生じる。

【００５８】このように、ＡＮＹ素子２３３は、ＯＲゲ
ート２９０のプルアップ素子として機能し、出力ＯＵＴ
は、入力のどれか又はすべてがハイであれば論理ハイの
出力を生じる。

【００５９】ＡＮＹ素子１３３の活性領域１３６はＮ形
であり、ＰＭＯＳのＦＥＴ動作を提供する。ドレイン端
子１４２は接地されており、ソース端子１４０は出力を
提供するように接続されている。

【００６０】ＯＲゲート２９０におけるＡＬＬ素子１３
３のＰＭＯＳ構成によって、すべての入力信号は、端子
１４０、１４２の間に導電性のチャンネルを確立するに
は、論理ローでなければならない。これにより、出力は
接地される。

【００６１】このように、ＡＮＹ素子１３３はＣＭＯＳ
のＯＲゲート２９０においては、プルダウン素子として
機能し、すべてのロー入力は、ロー出力を生じる。

【００６２】デバイス３０は３つの入力を有するように
図解されているが、これは、６角形のデバイスの形状に
理想的に適している。しかし、１又は２の入力を有する
ゲート・デバイスを提供することも本発明の範囲に含ま
れる。１つの入力を有するデバイスは、バッファ又はイ
ンバータとして用いることができる。

【００６３】デバイス３０は、３つではなく、１又は２
の入力を有するかのように動作させるには、修正するこ
となく、構成し得る。たとえば、ただ２つの入力を有す
る図３のＮＡＮＤゲート２６０を動作させることを望む
場合には、ゲート端子１５８をＶ_DDに接続し、２つの入
力をゲート端子１５４、１５６に印加する。図５のＮＯ
Ｒゲートは、ゲート端子１５８を接地し、２つの入力を
ゲート端子１５４、１５６に印加することにより、２入
力構成にすることができる。

【００６４】デバイス３０を修正し、ゲート１４８、１
５０、１５２、端子１４２、１４４、１４６及び１５
４、１５６、１５８の中の１又は２を除いて、１又は２
だけの入力を有するようにすることも本発明の範囲に含
まれる。

【００６５】論理ゲートをこのデバイス３０に基づいて
相互接続する３方向の６角形の方向付け構成の幾何学的
配列（ｇｅｏｍｅｔｒｙ）図７に示されている。直交座
標系はＸ軸とＹ軸とを有する。小さな６角形３００の密
接にパックされた（ｃｌｏｓｅｌｙｐａｃｋｅｄ）パ
ターンが、座標系の上に重ねられており、６角形３００
の中心はターミナル点３０２によって指定されている。

【００６６】本願における開示の目的においては、「密
接にパックされた」（ｃｌｏｓｅｌｙｐａｃｋｅｄ）
とは、６角形３００が、共通の側を図解されるように共
有するように連続的に配置され、隣接する６角形３００
の間には空間は存在しないようになっているように理解
される。以下で更に詳細に説明するように、デバイス３
０に基づく論理ゲート・デバイスは、基板３２の上に密
接にパックされた配列で形成され、各論理ゲート・デバ
イスは、多数の小さな６角形３００を被覆するようにな
っている。

【００６７】本発明によると、３０２として示されてい
る６角形３００の中心は、論理ゲート・デバイスの端子
への相互接続点を表す。点３０２を相互接続する導体
は、３つの方向に延長しており、相互に６０度の角度を
形成している。

【００６８】３つの方向に延長する導体は、３つの異な
る層の中に形成することができて、又は、２又は３の方
向に延長する導体を、交差しないようにしながら２つの
層の中に形成することもできる。

【００６９】図解されているように、方向ｅ_１は、Ｘ軸
と平行な方向に延長する。方向ｅ_２は、方向ｅ_１から反
時計方向に６０度だけ回転しており、また、方向ｅ
_３は、方向ｅ_１から反時計方向に１２０度だけ回転した
位置になる。方向ｅ_１、ｅ_２、ｅ_３は、図７に示したよ
うに同じ長さを有するベクトルによって表され、正三角
形になっている。便宜上の理由で、これらのｅ_１、
ｅ_２、ｅ_３の記号を、それぞれの方向に延長するベクト
ルと、方向自体との両方を表すのに用いる。６角形３０
０に内接する円の半径をεとする。

【００７０】ベクトルｅ_１、ｅ_２、ｅ_３は、以下の記号
を用いることにより定義できる。すなわち、

【数１】ｅ_１＝（１，０）

【数２】ｅ_２＝（１／２，３^1/2／２）

【数３】ｅ_３＝ｅ_１−ｅ_２

【００７１】本発明の幾何学的な構造は、集合論を用い
ても定義できる。正６角形の集合であるＳＩＸ（α，
ε）は、点αにある中心と、ベクトルｅ_１、ｅ_２、ｅ_３
に垂直な側辺と、上述の内接円の半径に等しいεとを有
する。平面上の点の集合であるＳＵは、ｘ_１ｅ_１＋ｘ_２
ｅ_２によって表現できる。ここで、ｘ_１とｘ_２とは、整
数である。

【００７２】集合ＳＵからのすべてのαに対する集合Ｓ
ＩＸ（α，１／２）は、６角形のエッジ上でのみ交差
し、平面を、図解されているような密接にパックされた
構成に分割する。これらの６角形に内接する円もまた、
稠密にパックされている。

【００７３】図７に更に図解されているように、導体３
０４、３０６のように方向ｅ_２に延長する２つの隣接す
る導体の間の垂直距離Ｓは、Ｘ−Ｙ座標で測定すると、
Ｓ＝３ ^1/2／２＝０．８７である。又は、Ｓ＝３ ^1/2ε
＝１．７３εである。他の２つの方向のｅ_１、ｅ_３に延
長する隣接する導体の間の垂直距離もｅ_２と同様であ
る。

【００７４】本発明による６角形の方向付け構成の利点
は、対角線方向に分離した２つのを相互接続する導体の
ワイヤの長さが、従来型の長方形の方向付けよりも実質
的に短くなる点である。図７に示されているように、相
互接続されるターミナル点３０８、３１０は、（ｘ，
ｙ）座標では、それぞれ、（０，０）と（３，３ ^1/2）
とになる。

【００７５】本発明の方向付け構成を用いると、点３０
８、３１０は、点３１０から座標が（２，０）である点
３１４へ方向ｅ_１に延長する第１の導体３１２と、点３
１４から点３１０へ方向ｅ_２に延長する第２の導体３１
６と、により接続され得る。導体３１２、３１４それぞ
れの長さは２であり、接続の全体の長さは４である。

【００７６】従来型の長方形による方向付け方法によれ
ば、点３０８、３１０の間の接続には、点３０８から点
３１４への導体３１２が必要であった。しかし、対角線
方向の導体３１６の代わりに、従来型の方法では２つの
導体が要求される。すなわち、点３１４から座標が
（３，０）の点３２０までの導体３１８と、点３２０か
ら点３１０までの導体３２２とである。

【００７７】導体３１２、３１８の長さの合計は３であ
るが、これに対して、導体３２２の長さは、３ ^1/2 で
ある。従来型の長方形による相互接続経路の長さの合計
は、従って、３＋３ ^1/2 ＝４．７３である。よって、
点３０８、３１０の間の従来型の経路の長さは、本発明
による場合よりも、１８．３パーセント長い。

【００７８】経路の長さの１８．３パーセントの削減
は、本発明の６角形の方向付け構成を用いて得られる平
均値であり、個別的には、場合によってこの値は変動す
る。しかし、長方形方向付けを用いた場合の任意の２つ
の点の間の距離は、どの場合にも、本発明の６角形方式
による場合よりも短くなることはない。

【００７９】図７の６角形方式の構成を用いて相互接続
されているデバイス３０の実例が、図８に示されてい
る。図面に示されている特定の相互接続の方向は図解の
ために任意に選択されており、本発明の範囲を制限する
ものではない。一般的に、ワイヤリングの方向の任意の
ものが、デバイス３０の任意の素子を相互接続するのに
用いられ得る。

【００８０】図においては、ｅ_１の方向に延長する導体
３３０、３３２、３３４が提供されて、ＡＮＹ素子２３
３のドレイン端子２４２、２４４、２４６を相互接続し
ている。ｅ_１の方向にやはり延長している導体３３６も
提供されて、中央端子２４０を相互接続している。

【００８１】ｅ_２の方向に延長する導体３３８が提供さ
れ、ゲート端子１５４を入力ＩＮＡに対して相互接続し
ている。ｅ_１の方向に延長する導体３４０はゲート端子
１５６の入力ＩＮＢへの相互接続を与え、また、ｅ_３の
方向に延長する導体３４２はゲート端子１５８の入力Ｉ
ＮＣへの相互接続を与える。ｅ_２の方向に延長する導体
３４４、３４６は、端子１４０、１４２に相互接続を与
える。

【００８２】導体３３８、３４０、３４２は、好ましく
は、３つの別個のワイヤリング層又は導電性平面におい
て提供され、他方で、導体３３６は好ましくは、更に別
のワイアリング層又は導電性平面において提供される。

【００８３】図９は、本発明によるマイクロエレクトロ
ニック集積回路４００を図解しており、複数のデバイス
３０が密接にパックされた６角形配列でその上に形成さ
れた半導体基板４０２が示されている。３つの方向
ｅ_１、ｅ_２、ｅ_３に延長する導体３３０、３４６を用い
たデバイスの相互接続の例が示されている。

【００８４】上述の説明から、本発明によるゲート・デ
バイス幾何学構成と３方向の相互接続構成によれば、従
来技術におけるように２方向ではなく、３つの方向を考
慮することにより、集積回路のワイヤの長さを実質的に
削減できることが理解できる。これらの方向は、第１の
方向に対して、２つの対角線方向を含み、これが、従来
の長方形方式のものと比較してより短い相互接続経路を
与える。

【００８５】更に、相互に対して平行に延長する導体の
数も少なくなり、異なる層における導体の間の角度は従
来よりも大きく、よって、寄生キャパシタンスなどの、
従来型の長方形方式の方向付けの結果として生じ得る望
ましくない効果を減少させることができる。

【００８６】当業者であれば、本発明の範囲から離れず
に、種々の修正が可能であろう。たとえば、ＦＥＴに対
してのソースやドレインなどの用語は、単に、ゲートに
印加される電圧によって制御されるチャンネル領域の反
対側を示しているだけである。電流が一方から他方に向
けて流れ得るという点で、ソースとドレインとは、交換
可能である。

【００８７】従って、この明細書で用いられるソース、
ドレインの語は、また、それらに印加される電圧の相対
的な極性は、任意であって、発明の範囲内で反転可能で
あり、発明の範囲を制限するものではない。

【００８８】たとえば、図１０においては、デバイス３
０’に基づく修正されたＣＭＯＳ形のＮＡＮＤゲート２
６０’が示されている。これは、ＡＮＹ素子２３３のソ
ース及びドレイン端子が相互に反対になっている点で、
図３のＮＡＮＤゲートとは異なっている。

【００８９】本発明のこの実施例では、端子２４２、２
４４、２４６はソースを構成してＶ_DDに接続され、中央
端子２４０はドレインを構成してＡＬＬ素子１３３の端
子１４２と並列に、出力に接続されている。すべてを尽
くしているわけではないが、この修正は、本発明の他の
すべての実施例に同じようになすことができる。

【図面の簡単な説明】

【図１】従来技術による集積回路を示す図である。

【図２】本発明を具体化するマイクロエレクトロニック
・ゲート・デバイスを示す図である。

【図３】論理ＮＡＮＤ機能を与えるように接続された本
発明のデバイスを図解する回路図である。

【図４】論理ＡＮＤ機能を与えるように接続されたゲー
ト・デバイスを図解する回路図である。

【図５】論理ＮＯＲ機能を与えるように接続されたゲー
ト・デバイスを図解する回路図である。

【図６】論理ＯＲ機能を与えるように接続されたゲート
・デバイスを図解する回路図である。

【図７】本発明による６角形配列に基づいて、本発明の
デバイスを相互接続する３方向へのルーティングを図解
する図である。

【図８】図７の３方向へのルーティングを用いて接続さ
れた１つのデバイスを図解する図である。

【図９】緊密にパックされた６角形配列の複数の本発明
のゲート・デバイスを含むマイクロエレクトロニック集
積回路を図解する図である。

【図１０】ソースとドレインとの接続を反転された論理
ＮＡＮＤ機能を与えるように接続されたゲート・デバイ
スを図解する図である。

Claims

【特許請求の範囲】

【請求項１】ＣＭＯＳマイクロエレクトロニック装置
であって、第１の入力と出力とを有する、第１の導電形の六角形の
ＡＮＹ要素と、第１の入力と出力とを有する、前記第１の導電形とは逆
の第２の導電形の六角形のＡＬＬ要素と、を備えてお
り、前記ＡＮＹ及びＡＬＬ要素の前記第１の入力は電気的に
相互接続され、前記ＡＮＹ及びＡＬＬ要素の前記出力は
電気的に相互接続されていることを特徴とする装置。
【請求項２】請求項１記載の装置において、前記ＡＮＹ要素は、６つのエッジを含む六角形によって
定義される外縁を有しており、前記ＡＬＬ要素は、６つのエッジを含む六角形によって
定義される外縁を有しており、前記ＡＮＹ要素の前記６つのエッジの中の１つは、前記
ＡＬＬ要素の前記６つのエッジの中の１つと共通である
ことを特徴とする装置。
【請求項３】請求項１記載の装置において、前記ＡＮ
Ｙ要素は、第１から第６のエッジを含む六角形によって
定義される外縁を有しており、更に、前記外縁の内部に形成される活性領域と、前記活性領域の中央部分に形成された中央端子と、前記活性領域における前記第１のエッジに隣接して形成
された第１の端子と、前記第１の端子と前記中央端子との間に形成され、前記
第１の入力に電気的に接続された第１のゲートと、を備えることを特徴とする装置。
【請求項４】請求項３記載の装置において、前記ＡＮ
Ｙ要素は、更に、前記活性領域における前記第２のエッジに隣接して形成
された第２の端子と、前記第２の端子と前記中央端子との間に形成された第２
のゲートと、を備えることを特徴とする装置。
【請求項５】請求項４記載の装置において、前記第１
のエッジと前記第２のエッジとは、前記第４のエッジに
よって分離されることを特徴とする装置。
【請求項６】請求項４記載の装置において、前記ＡＮ
Ｙ要素は、更に、前記活性領域における前記第３のエッジに隣接して形成
された第３の端子と、前記第３の端子と前記中央端子との間に形成された第３
のゲートと、を備えることを特徴とする装置。
【請求項７】請求項６記載の装置において、前記第１
のエッジと前記第２のエッジとは前記第４のエッジによ
って分離され、前記第２のエッジと前記第３のエッジと
は前記第５のエッジによって分離され、前記第３のエッ
ジと前記第１のエッジとは前記第６のエッジによって分
離されることを特徴とする装置。
【請求項８】請求項７記載の装置において、前記ＡＮ
Ｙ要素は、更に、前記活性領域と前記外縁との間に配置
された不活性領域を備えることを特徴とする装置。
【請求項９】請求項８記載の装置において、前記ＡＮ
Ｙ要素は、前記第４、第５及び第６のエッジに隣接して
前記不活性領域に形成されているゲート端子であって、
また、前記第１、第２及び第３のゲートのそれぞれに接
続される第１、第２及び第３のゲート端子を更に備える
ことを特徴とする装置。
【請求項１０】請求項９記載の装置において、前記中央端子は、ソース端子を構成し、前記第１、第２及び第３の端子は、ドレイン端子を構成
することを特徴とする装置。
【請求項１１】請求項３記載の装置において、前記第
１のゲートは、前記基板の上に形成される絶縁酸化物層と、前記酸化物層の上に形成される導電性の金属層と、を備えることを特徴とする装置。
【請求項１２】請求項３記載の装置において、前記ＡＮＹ要素は、前記活性領域と前記外縁との間に配
置された非活性領域を更に有し、前記第１のゲートは、前記非活性領域の中に延長する反
対端部を有することを特徴とする装置。
【請求項１３】請求項１記載の装置において、前記Ａ
ＬＬ要素は、第１から第６のエッジを含む六角形によっ
て定義される外縁を有しており、更に、前記外縁の内部に形成される活性領域と、前記活性領域において前記第１のエッジに隣接して形成
される第１の端子と、前記活性領域において前記第２のエッジに隣接して形成
される第２の端子と、前記第１の端子と前記第２の端子との間に形成される第
１のゲートと、を備えることを特徴とする装置。
【請求項１４】請求項１３記載の装置において、前記
ＡＬＬ要素は、前記第１のゲートと前記第２のゲートと
の間に形成される第２のゲートを更に備えることを特徴
とする装置。
【請求項１５】請求項１４記載の装置において、前記
第１のエッジと前記第２のエッジとは、前記第４のエッ
ジによって分離されることを特徴とする装置。
【請求項１６】請求項１４記載の装置において、前記
ＡＬＬ要素は、前記第２のゲートと前記第２の端子との
間に形成される第３のゲートを更に備えることを特徴と
する装置。
【請求項１７】請求項１６記載の装置において、前記
第１のエッジと前記第２のエッジとは前記第４のエッジ
によって分離され、前記第２のエッジと前記第３のエッ
ジとは前記第５のエッジによって分離され、前記第３の
エッジと前記第１のエッジとは前記第６のエッジによっ
て分離されることを特徴とする装置。
【請求項１８】請求項１７記載の装置において、前記
ＡＬＬ要素は、前記活性領域と前記外縁との間に配置さ
れる非活性領域を更に備えることを特徴とする装置。
【請求項１９】請求項１８記載の装置において、前記
ＡＮＹ要素は、前記第３、第５及び第６のエッジに隣接
して前記不活性領域に形成されているゲート端子であっ
て、また、前記第１、第２及び第３のゲートのそれぞれ
に接続される第１、第２及び第３のゲート端子を更に備
えることを特徴とする装置。
【請求項２０】請求項１９記載の装置において、前記第１の端子は、ソース端子を構成し、前記第２の端子は、ドレイン端子を構成することを特徴
とする装置。
【請求項２１】請求項１３記載の装置において、前記
第１のゲートは、前記基板の上に形成される絶縁酸化物層と、前記酸化物層の上に形成される導電性の金属層と、を備えることを特徴とする装置。
【請求項２２】請求項１３記載の装置において、前記
ＡＬＬ要素は、前記活性領域と前記外縁との間に配置さ
れた非活性領域を更に有し、前記第１のゲートは、前記
非活性領域の中に延長する反対端部を有することを特徴
とする装置。
【請求項２３】請求項１記載の装置において、前記第１の導電形はＰ形であり、前記ＡＮＹ要素は、前記活性領域において前記第２のエッジに隣接して形成
される第２の端子と、前記第２の端子と前記中央端子との間に形成され、第２
の入力に電気的に接続された第２のゲートと、を更に備
えており、前記ＡＮＹ要素の前記中央端子は、ソース端子を構成
し、第１の電位に接続されており、前記ＡＮＹ要素の前記第１及び第２の端子は、ドレイン
端子を構成し、前記出力に接続されており、前記第２の導電形はＮ形であり、前記ＡＬＬ要素は、前記第１のゲートと前記第２の端子
との間に形成され第２の入力に電気的に接続された第２
のゲートを更に備えており、前記ＡＬＬ要素の前記第１の端子は、ソース端子を構成
し、前記第１の電位よりも低い第２の電位に接続されて
おり、前記ＡＬＬ要素の前記第２の端子は、ドレイン端子を構
成し、前記出力に接続されており、前記ＡＮＹ及びＡＬＬ要素の前記第２の入力は、この装
置がＮＡＮＤ機能を提供するように、電気的に相互接続
されていることを特徴とする装置。
【請求項２４】請求項１記載の装置において、前記第１の導電形はＰ形であり、前記ＡＮＹ要素は、前記活性領域において前記第２のエッジに隣接して形成
される第２の端子と、前記第２の端子と前記中央端子との間に形成され、第２
の入力に電気的に接続された第２のゲートと、を更に備
えており、前記ＡＮＹ要素の前記中央端子は、ソース端子を構成
し、前記出力に接続されており、前記ＡＮＹ要素の前記第１及び第２の端子は、ドレイン
端子を構成し、第１の電位に接続されており、前記第２の導電形はＮ形であり、前記ＡＬＬ要素は、前記第１のゲートと前記第２の端子
との間に形成され第２の入力に電気的に接続された第２
のゲートを更に備えており、前記ＡＬＬ要素の前記第１の端子は、ソース端子を構成
し、前記出力に接続されており、前記ＡＬＬ要素の前記第２の端子は、ドレイン端子を構
成し、前記第１の電位よりも高い第２の電位に接続され
ており、前記ＡＮＹ及びＡＬＬ要素の前記第２の入力は、この装
置がＡＮＤ機能を提供するように、電気的に相互接続さ
れていることを特徴とする装置。
【請求項２５】請求項１記載の装置において、前記第１の導電形はＮ形であり、前記ＡＮＹ要素は、前記活性領域において前記第２のエッジに隣接して形成
される第２の端子と、前記第２の端子と前記中央端子との間に形成され、第２
の入力に電気的に接続された第２のゲートと、を更に備
えており、前記ＡＮＹ要素の前記中央端子は、ソース端子を構成
し、第１の電位に接続されており、前記ＡＮＹ要素の前記第１及び第２の端子は、ドレイン
端子を構成し、前記出力に接続されており、前記第２の導電形はＰ形であり、前記ＡＬＬ要素は、前記第１のゲートと前記第２の端子
との間に形成され第２の入力に電気的に接続された第２
のゲートを更に備えており、前記ＡＬＬ要素の前記第１の端子は、ソース端子を構成
し、前記第１の電位よりも高い第２の電位に接続されて
おり、前記ＡＬＬ要素の前記第２の端子は、ドレイン端子を構
成し、前記出力に接続されており、前記ＡＮＹ及びＡＬＬ要素の前記第２の入力は、この装
置がＮＯＲ機能を提供するように、電気的に相互接続さ
れていることを特徴とする装置。
【請求項２６】請求項１記載の装置において、前記第１の導電形はＮ形であり、前記ＡＮＹ要素は、前記活性領域において前記第２のエッジに隣接して形成
される第２の端子と、前記第２の端子と前記中央端子との間に形成され、第２
の入力に電気的に接続された第２のゲートと、を更に備
えており、前記ＡＮＹ要素の前記中央端子は、ソース端子を構成
し、前記出力に接続されており、前記ＡＮＹ要素の前記第１及び第２の端子は、ドレイン
端子を構成し、第１の電位に接続されており、前記第２の導電形はＰ形であり、前記ＡＬＬ要素は、前記第１のゲートと前記第２の端子
との間に形成され第２の入力に電気的に接続された第２
のゲートを更に備えており、前記ＡＬＬ要素の前記第１の端子は、ソース端子を構成
し、前記出力に接続されており、前記ＡＬＬ要素の前記第２の端子は、ドレイン端子を構
成し、前記第１の電位よりも低い第２の電位に接続され
ており、前記ＡＮＹ及びＡＬＬ要素の前記第２の入力は、この装
置がＯＲ機能を提供するように、電気的に相互接続され
ていることを特徴とする装置。