JPH08250730A - 集積回路を製造するための方法およびｐ形ドーパントの拡散を減少するための方法、ならびに集積回路 - Google Patents
集積回路を製造するための方法およびｐ形ドーパントの拡散を減少するための方法、ならびに集積回路Info
- Publication number
- JPH08250730A JPH08250730A JP7261795A JP26179595A JPH08250730A JP H08250730 A JPH08250730 A JP H08250730A JP 7261795 A JP7261795 A JP 7261795A JP 26179595 A JP26179595 A JP 26179595A JP H08250730 A JPH08250730 A JP H08250730A
- Authority
- JP
- Japan
- Prior art keywords
- indium
- depth
- source
- region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0167—Manufacturing their channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＮＭＯＳおよびＰＭＯＳデバイスにおけるＭ
ＯＳＦＥＴ性能を向上させる。 【解決手段】 ＮＭＯＳデバイスのチャネル領域（３
６）に、および／または、ＰＭＯＳデバイスでチャネル
領域（３６）の上にある導体ゲート（３２）にしきい値
調節注入物としてインジウムを用いることでＭＯＳデバ
イスが提供される。インジウムイオンは比較的不動性が
高く、それが注入された領域で位置の安定性を達成す
る。インジウムイオンは横方向とシリコン基板に垂直な
方向とに容易には偏析および拡散しない。しきい値スキ
ューおよびゲート酸化膜厚さエンハンスメントの問題を
最小にするために、配置の不動性が必要である。さら
に、チャネル領域内のインジウム原子がホットキャリア
効果およびそれに関連した問題を最小にすると考えられ
る。
ＯＳＦＥＴ性能を向上させる。 【解決手段】 ＮＭＯＳデバイスのチャネル領域（３
６）に、および／または、ＰＭＯＳデバイスでチャネル
領域（３６）の上にある導体ゲート（３２）にしきい値
調節注入物としてインジウムを用いることでＭＯＳデバ
イスが提供される。インジウムイオンは比較的不動性が
高く、それが注入された領域で位置の安定性を達成す
る。インジウムイオンは横方向とシリコン基板に垂直な
方向とに容易には偏析および拡散しない。しきい値スキ
ューおよびゲート酸化膜厚さエンハンスメントの問題を
最小にするために、配置の不動性が必要である。さら
に、チャネル領域内のインジウム原子がホットキャリア
効果およびそれに関連した問題を最小にすると考えられ
る。
Description
【発明の分野】この発明は集積回路の製造、より特定的
には、ＮＭＯＳおよびＰＭＯＳデバイスにおけるＭＯＳ
ＦＥＴの性能を向上させる活性領域注入物に関する。
には、ＮＭＯＳおよびＰＭＯＳデバイスにおけるＭＯＳ
ＦＥＴの性能を向上させる活性領域注入物に関する。
【関連技術の説明】ＭＯＳＦＥＴデバイスを製造するこ
とは周知である。概して、ＭＯＳＦＥＴはドープされて
いない多結晶材料または“ポリシリコン”材料を比較的
薄いゲート酸化膜の上に与え、ポリシリコンおよび隣接
したソース／ドレイン領域に不純物ドーパント材料を注
入することで製造される。ソース／ドレイン領域を形成
するために用いられる不純物ドーパント材料がｎ形であ
るならば、結果として生じるＭＯＳＦＥＴはＮＭＯＳＦ
ＥＴ（“ＮＭＯＳ”）デバイスである。逆に、ソース／
ドレインのドーパント材料がｐ形であるならば、結果と
して生じるＭＯＳＦＥＴデバイスはＰＭＯＳＦＥＴ
（“ＰＭＯＳ”）デバイスである。ポリシリコンおよび
隣接したソース／ドレイン領域は周知のフォトリソグラ
フィ技術を用いて形成される。ポリシリコンおよびソー
ス／ドレイン領域は、通常よく“フィールド酸化膜”と
称される厚い層にわたって形成された開口にパターン化
される。開口はＮＭＯＳおよびＰＭＯＳデバイスが形成
される領域であり、製造された活性デバイスを受けるの
で、一般に“活性領域”と呼ばれる。したがって、活性
領域はフィールド酸化膜間の領域であり、一般に、ゲー
ト酸化膜と、シリコン内でポリシリコンの対向する側面
に形成されたゲート酸化膜およびソース／ドレイン領域
の上のポリシリコンとを含む。金属配線はポリシリコン
およびソース／ドレイン領域と接続するように厚いフィ
ールド酸化膜の上にわたされ、回路構造全体の形成を完
成する。多くの回路は同じモノリシック基板上のＰＭＯ
ＳおよびＮＭＯＳデバイスの両方を利用する。両方の型
のデバイスが形成され得るが、デバイスはソース／ドレ
イン不純物ドーパントに基づいて区別される。ｎ形ドー
パントがＮＭＯＳデバイスを形成するのに用いられ、ｐ
形ドーパントがＰＭＯＳデバイスを形成するのに用いら
れる方法は、各デバイスに関連した特有の問題を必然的
に伴う。ＭＯＳＦＥＴレイアウト密度が増加すると、問
題は悪化する。処理パラメータおよび処理ステップに調
節がなされないとデバイスの故障が起こり得る。多くの
場合、ＮＭＯＳ処理はデバイスの各々の型に特有の問題
のためにＰＭＯＳ処理と異なっていなければならない。
ＮＭＯＳ製造に固有の問題がまず検討され、次にＰＭＯ
Ｓが続く。ＮＭＯＳデバイスは一般に、ＰＭＯＳデバイ
スよりも甚だしく、いわゆる“ホットキャリア効果”で
損害を被る。たとえば、１．５μｍよりも短いチャネル
の長さのためにＮＭＯＳデバイスの不必要な領域へのホ
ットキャリア（すなわち、電子）の移動がひどくなる。
ＮＭＯＳデバイスのホットエレクトロンは相対物のＰＭ
ＯＳデバイスのホットホールよりも移動性があり、ホッ
トキャリア効果をＮＭＯＳ処理において顕著な問題にす
る。チャネルの寸法が縮小するだけでなく、ゲート酸化
膜が薄くなり、接合部が浅くなると、ホットエレクトロ
ンは移動する。高電界は移動する電子が運動エネルギを
得て“熱く”なるようにさせる。各ホットエレクトロン
は（ｉ）衝突電離を起こしてチャネル領域で電子−ホー
ルの対を発生させることがあり、（ｉｉ）ホットエレク
トロンを最初にドレインの近くのチャネル領域から、上
にあるゲート酸化膜へ注入させ得る。電子−ホールの対
がフリーキャリアになり、ソースおよびドレインの間で
逆の方向に流れると、衝突電離はその間で意図しないタ
ーンオンを促進し得る。ゲート酸化膜への注入はゲート
酸化膜を偏位させることがあり、しきい値シフトだけで
なく、極端な場合にはラッチアップを起こす。数多くの
技術がＮＭＯＳデバイスでホットエレクトロン注入の問
題を減少するために用いられる。たとえば、Ｎｇらによ
る「ゲルマニウムドーピングによる、Ｓｉ ＭＯＳＦＥ
Ｔにおけるホットキャリア劣化の抑制（Suppression of
Hot-Carrier Degradation in Si MOSFET's by Germani
um Doping ）」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖ． Ｌｅｔｔ．、第１１巻、第１号、（１９９０年１
月）を参照されたい。ある技術は活性領域内にしきい値
注入調節することを含む。しきい値調節は一般に、犠牲
酸化膜またはゲート酸化膜を介して、下にあるチャネル
領域にｐ形ドーパントを注入することを含む。典型的に
用いられるｐ形ドーパントは１１ａ．ｍ．ｕ．の原子質
量を有するホウ素である。ｐ形ホウ素はこれによって、
シリコン／ゲート酸化膜界面の近くの表面でｐ形ドーパ
ントの濃度を増加することで、ＮＭＯＳデバイスのしき
い値を増加するよう作用する。ＮＭＯＳデバイスにおけ
るチャネルでｐ形ドーパントを増加することで、しきい
値がプラスに歪められ、意図しないターンオン、パンチ
スルー、およびラッチアップの可能性が減少される。ホ
ウ素に関連した軽い原子質量はしきい値調節ドーパント
として適切であるが、ＮＭＯＳデバイスに固有の付加的
な問題を引き起こし得る。たとえば、低質量のためにホ
ウ素は偏析し、チャネル領域で注入された位置から、そ
の後より重いｎ形イオンでドープされる、隣接したソー
ス／ドレイン領域に移動する傾向を有する。たとえば、
ヒ素がソース／ドレインのドーパントとして用いられる
ならば、ヒ素はシリコン基板の格子構造を本質的に分裂
させ、ソース／ドレイン領域内に結合機会を起こすであ
ろう。移動性が高く、軽いホウ素原子がそのチャネル領
域から隣接したソース／ドレイン領域に移動し、これに
よってしきい値調節の有効性を激減させるシンクとして
結合機会は作用する。発明者が考えるには、ホウ素の偏
析および拡散は、チャネルがソースおよびドレインの周
囲で当接する、チャネルの端縁で主に起こる。これによ
って、ホウ素濃度の勾配はチャネル領域に存在し、これ
はチャネルの端縁でしきい値調節ドーパントを低下させ
ることから生じる。ＮＭＯＳチャネルの長さが減少する
と、しきい値減少問題が一層ひどくなる。隣接したソー
ス／ドレイン領域への横方向の偏析および拡散に加え
て、ホウ素は移動性の高い性質のために、上にあるゲー
ト酸化膜へ垂直方向に拡散し得る。次の加熱サイクルの
間、ホウ素は格子または準格子の位置に沿ってシリコン
／ゲート酸化膜界面にわたって容易に移動し得る。垂直
移動するホウ素はしたがって、成長する酸化膜によって
消費され、チャネルでのホウ素濃度を減少するだけでな
く、逆に、ゲート酸化膜でホール濃度を増加すると推定
される。ゲート酸化膜においてホール濃度が増加するこ
とで、通常ホットエレクトロン効果から生じる注入され
た電子が引付けられ得る。ホットエレクトロンを引付け
ることが、上述されたホットエレクトロン効果の問題を
さらにひどくする。しきい値調節物としてホウ素が不完
全であることは、ＮＭＯＳ製造において認識されている
問題の一例にすぎない。ＮＭＯＳと同様に、ＰＭＯＳ製
造も数多くの問題を必然的に伴う。問題は一般的に、ゲ
ートの長さが短くなり、一般に短チャネル効果（“ＳＣ
Ｅ”）として分類、または類別されると生じる。ＰＭＯ
ＳデバイスでＳＣＥを最小にするために、研究者はソー
ス／ドレイン領域に対してチャネル領域の完全な状態を
維持する必要があることを示してきた。米国特許第４，
８３５，１１２号に教示されるように、最初の目標量を
超えてチャネル領域へソース／ドレイン領域からの拡散
を妨げ、実質的に防ぐのにさまざまなバリアドーパント
が用いられる。ゲルマニウムのようなバリアイオンが典
型的にソース／ドレイン領域へ注入され、ソース／ドレ
イン領域の横方向の拡散を妨げ、ＰＭＯＳデバイスの有
効なチャネルの長さ（Ｌｅｆｆ）を維持する。チャネル
領域の完全な状態、そのサイズおよびドーパント濃度を
維持することは、ＰＭＯＳの動作性を予測するのに欠く
ことができない。ｐ形ソース／ドレイン領域を形成する
間、活性領域すなわちソース／ドレイン領域にわたっ
て、また、チャネル領域の上にあるポリシリコン材料
へ、ｐ形ドーパントは自己整合プロセスで注入される。
ｐ形ソース／ドレイン注入物がホウ素またはフッ化ホウ
素（ＢＦ2 ）を含むならば、あとのアニールの間、ホウ
素は低原子質量のためにポリシリコンゲート材料を介し
て移動し、チャネルへ入る傾向を有する。たとえば、ベ
ィカー（Ｂａｋｅｒ）らによる「Ｐ＋ ポリシリコンで
ゲートされたＰチャネルＭＯＳＦＥＴにおけるしきい値
電圧の不安定性へのフッ素の影響（The Influence of F
luorine on Threshold Voltage Instabilities in P+ P
olysilicon Gated P-Channel MOSFETs）」、ＩＥＤＭ
（１９８９）、４４３頁−４４６頁を参照されたい。ホ
ウ素またはフッ化ホウ素抽出物はチャネル領域の濃度水
準に変化を生じさせる。チャネル濃度におけるわずかな
変化は、しきい値電圧でのシフトとＰＭＯＳデバイスの
予測不可能な動作とを生じるであろう。たとえばホウ素
またはフッ化ホウ素をポリシリコンへ注入することで、
サン（Ｓｕｎｇ）らによる「Ｐ＋ ゲートデバイスのホ
ウ素拡散におけるフッ素効果（Fluorine Effects onBor
on Diffusion of P+ Gate Devices）」、ＩＥＤＭ、
（１９８９）、４４７頁−４５０頁で説明されたような
数多くの問題が提起される。上にあるポリシリコンから
チャネル領域へホウ素が移動することは、起こり得るし
きい値電圧スキューについて自明であるが、付加的な問
題が生じ得る。たとえば、ソース／ドレイン領域を発生
し、ゲートポリシリコンをドープするのにＢＦ2 注入物
が用いられるならば、フッ化ホウ素からのフッ素は低原
子質量であるために移動性が高く、一般にポリシリコン
−酸化膜および酸化膜−シリコンの界面で蓄積する。ベ
ィカーらによって説明されたように、フッ素はシリコン
−酸化膜の結合をこわす傾向を有し、次の加熱サイクル
の間に酸素を自由にする。自由酸素はポリシリコンおよ
びシリコン基板と結合してゲート酸化膜を厚くすること
があり、これは一般に酸化膜厚さエンハンスメント
（“ＯＴＥ”）と称される。ＯＴＥはしきい値を増加さ
せるだけでなく、成長している酸化膜内でキャリア（帯
電キャリア）を消費することもあり、極端な場合、酸化
膜へ注入されたホットキャリアと結果として同様に酸化
膜を予め帯電する。この出願の共同発明者であるモハメ
ッド アンジューム（ＭｏｈａｍｍｅｄＡｎｊｕｍ）に
より、「不純物移動バリアを備えた半導体ゲート導体お
よびこれを生成するための方法（Semiconductor Gate C
onductor with Impurity Migration Barrier and Metho
d for Producing Same）」と題された、共通に譲渡さ
れ、現在係属中の米国特許出願によって教示されたとお
り、ポリシリコンゲート導体から、下にあるゲート酸化
膜およびチャネルにホウ素および／またはフッ素が移動
することを最小にし、または減少しようとする研究が行
なわれてきた。ゲルマニウムのようなバリア注入物を上
述された出願で教示されたとおりのゲート材料に与える
ことには、次に与えられるホウ素またはフッ化ホウ素よ
りも深くゲルマニウムバリアイオンが与えられることを
確かにするために、正確な濃度およびドーパントエネル
ギが必要とされる。こうして、ポリシリコンがパターン
化され、ソース／ドレインが形成される前に、ゲルマニ
ウムバリアイオンは別個のステップでポリシリコンゲー
トのみへ注入される。付加的なゲルマニウム注入ステッ
プを除去し、正確にバリアイオンを注入しなければなら
ない点を取り除くのは有利であろう。上述の段落を通じ
て説明されたように、ＰＭＯＳおよびＮＭＯＳデバイス
の活性領域へ注入されたホウ素および／またはフッ化ホ
ウ素は、これらデバイスの動作において数多くの問題を
提起する。チャネルの長さが縮小すると、ＮＭＯＳおよ
びＰＭＯＳにおけるしきい値調節物として、かつＰＭＯ
Ｓデバイスの表面チャネルでのゲート注入物として、ホ
ウ素および／またはフッ化ホウ素を完全に除去する必要
が生じる。ホウ素および／またはフッ化ホウ素を完全に
除去する代わりに、通常のソース／ドレイン、ホウ素ま
たはフッ化ホウ素注入の前に、新規なｐ形バリアイオン
をＰＭＯＳデバイスのポリシリコンおよびソース／ドレ
イン領域の両方に予め注入することも望ましいであろ
う。
とは周知である。概して、ＭＯＳＦＥＴはドープされて
いない多結晶材料または“ポリシリコン”材料を比較的
薄いゲート酸化膜の上に与え、ポリシリコンおよび隣接
したソース／ドレイン領域に不純物ドーパント材料を注
入することで製造される。ソース／ドレイン領域を形成
するために用いられる不純物ドーパント材料がｎ形であ
るならば、結果として生じるＭＯＳＦＥＴはＮＭＯＳＦ
ＥＴ（“ＮＭＯＳ”）デバイスである。逆に、ソース／
ドレインのドーパント材料がｐ形であるならば、結果と
して生じるＭＯＳＦＥＴデバイスはＰＭＯＳＦＥＴ
（“ＰＭＯＳ”）デバイスである。ポリシリコンおよび
隣接したソース／ドレイン領域は周知のフォトリソグラ
フィ技術を用いて形成される。ポリシリコンおよびソー
ス／ドレイン領域は、通常よく“フィールド酸化膜”と
称される厚い層にわたって形成された開口にパターン化
される。開口はＮＭＯＳおよびＰＭＯＳデバイスが形成
される領域であり、製造された活性デバイスを受けるの
で、一般に“活性領域”と呼ばれる。したがって、活性
領域はフィールド酸化膜間の領域であり、一般に、ゲー
ト酸化膜と、シリコン内でポリシリコンの対向する側面
に形成されたゲート酸化膜およびソース／ドレイン領域
の上のポリシリコンとを含む。金属配線はポリシリコン
およびソース／ドレイン領域と接続するように厚いフィ
ールド酸化膜の上にわたされ、回路構造全体の形成を完
成する。多くの回路は同じモノリシック基板上のＰＭＯ
ＳおよびＮＭＯＳデバイスの両方を利用する。両方の型
のデバイスが形成され得るが、デバイスはソース／ドレ
イン不純物ドーパントに基づいて区別される。ｎ形ドー
パントがＮＭＯＳデバイスを形成するのに用いられ、ｐ
形ドーパントがＰＭＯＳデバイスを形成するのに用いら
れる方法は、各デバイスに関連した特有の問題を必然的
に伴う。ＭＯＳＦＥＴレイアウト密度が増加すると、問
題は悪化する。処理パラメータおよび処理ステップに調
節がなされないとデバイスの故障が起こり得る。多くの
場合、ＮＭＯＳ処理はデバイスの各々の型に特有の問題
のためにＰＭＯＳ処理と異なっていなければならない。
ＮＭＯＳ製造に固有の問題がまず検討され、次にＰＭＯ
Ｓが続く。ＮＭＯＳデバイスは一般に、ＰＭＯＳデバイ
スよりも甚だしく、いわゆる“ホットキャリア効果”で
損害を被る。たとえば、１．５μｍよりも短いチャネル
の長さのためにＮＭＯＳデバイスの不必要な領域へのホ
ットキャリア（すなわち、電子）の移動がひどくなる。
ＮＭＯＳデバイスのホットエレクトロンは相対物のＰＭ
ＯＳデバイスのホットホールよりも移動性があり、ホッ
トキャリア効果をＮＭＯＳ処理において顕著な問題にす
る。チャネルの寸法が縮小するだけでなく、ゲート酸化
膜が薄くなり、接合部が浅くなると、ホットエレクトロ
ンは移動する。高電界は移動する電子が運動エネルギを
得て“熱く”なるようにさせる。各ホットエレクトロン
は（ｉ）衝突電離を起こしてチャネル領域で電子−ホー
ルの対を発生させることがあり、（ｉｉ）ホットエレク
トロンを最初にドレインの近くのチャネル領域から、上
にあるゲート酸化膜へ注入させ得る。電子−ホールの対
がフリーキャリアになり、ソースおよびドレインの間で
逆の方向に流れると、衝突電離はその間で意図しないタ
ーンオンを促進し得る。ゲート酸化膜への注入はゲート
酸化膜を偏位させることがあり、しきい値シフトだけで
なく、極端な場合にはラッチアップを起こす。数多くの
技術がＮＭＯＳデバイスでホットエレクトロン注入の問
題を減少するために用いられる。たとえば、Ｎｇらによ
る「ゲルマニウムドーピングによる、Ｓｉ ＭＯＳＦＥ
Ｔにおけるホットキャリア劣化の抑制（Suppression of
Hot-Carrier Degradation in Si MOSFET's by Germani
um Doping ）」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖ． Ｌｅｔｔ．、第１１巻、第１号、（１９９０年１
月）を参照されたい。ある技術は活性領域内にしきい値
注入調節することを含む。しきい値調節は一般に、犠牲
酸化膜またはゲート酸化膜を介して、下にあるチャネル
領域にｐ形ドーパントを注入することを含む。典型的に
用いられるｐ形ドーパントは１１ａ．ｍ．ｕ．の原子質
量を有するホウ素である。ｐ形ホウ素はこれによって、
シリコン／ゲート酸化膜界面の近くの表面でｐ形ドーパ
ントの濃度を増加することで、ＮＭＯＳデバイスのしき
い値を増加するよう作用する。ＮＭＯＳデバイスにおけ
るチャネルでｐ形ドーパントを増加することで、しきい
値がプラスに歪められ、意図しないターンオン、パンチ
スルー、およびラッチアップの可能性が減少される。ホ
ウ素に関連した軽い原子質量はしきい値調節ドーパント
として適切であるが、ＮＭＯＳデバイスに固有の付加的
な問題を引き起こし得る。たとえば、低質量のためにホ
ウ素は偏析し、チャネル領域で注入された位置から、そ
の後より重いｎ形イオンでドープされる、隣接したソー
ス／ドレイン領域に移動する傾向を有する。たとえば、
ヒ素がソース／ドレインのドーパントとして用いられる
ならば、ヒ素はシリコン基板の格子構造を本質的に分裂
させ、ソース／ドレイン領域内に結合機会を起こすであ
ろう。移動性が高く、軽いホウ素原子がそのチャネル領
域から隣接したソース／ドレイン領域に移動し、これに
よってしきい値調節の有効性を激減させるシンクとして
結合機会は作用する。発明者が考えるには、ホウ素の偏
析および拡散は、チャネルがソースおよびドレインの周
囲で当接する、チャネルの端縁で主に起こる。これによ
って、ホウ素濃度の勾配はチャネル領域に存在し、これ
はチャネルの端縁でしきい値調節ドーパントを低下させ
ることから生じる。ＮＭＯＳチャネルの長さが減少する
と、しきい値減少問題が一層ひどくなる。隣接したソー
ス／ドレイン領域への横方向の偏析および拡散に加え
て、ホウ素は移動性の高い性質のために、上にあるゲー
ト酸化膜へ垂直方向に拡散し得る。次の加熱サイクルの
間、ホウ素は格子または準格子の位置に沿ってシリコン
／ゲート酸化膜界面にわたって容易に移動し得る。垂直
移動するホウ素はしたがって、成長する酸化膜によって
消費され、チャネルでのホウ素濃度を減少するだけでな
く、逆に、ゲート酸化膜でホール濃度を増加すると推定
される。ゲート酸化膜においてホール濃度が増加するこ
とで、通常ホットエレクトロン効果から生じる注入され
た電子が引付けられ得る。ホットエレクトロンを引付け
ることが、上述されたホットエレクトロン効果の問題を
さらにひどくする。しきい値調節物としてホウ素が不完
全であることは、ＮＭＯＳ製造において認識されている
問題の一例にすぎない。ＮＭＯＳと同様に、ＰＭＯＳ製
造も数多くの問題を必然的に伴う。問題は一般的に、ゲ
ートの長さが短くなり、一般に短チャネル効果（“ＳＣ
Ｅ”）として分類、または類別されると生じる。ＰＭＯ
ＳデバイスでＳＣＥを最小にするために、研究者はソー
ス／ドレイン領域に対してチャネル領域の完全な状態を
維持する必要があることを示してきた。米国特許第４，
８３５，１１２号に教示されるように、最初の目標量を
超えてチャネル領域へソース／ドレイン領域からの拡散
を妨げ、実質的に防ぐのにさまざまなバリアドーパント
が用いられる。ゲルマニウムのようなバリアイオンが典
型的にソース／ドレイン領域へ注入され、ソース／ドレ
イン領域の横方向の拡散を妨げ、ＰＭＯＳデバイスの有
効なチャネルの長さ（Ｌｅｆｆ）を維持する。チャネル
領域の完全な状態、そのサイズおよびドーパント濃度を
維持することは、ＰＭＯＳの動作性を予測するのに欠く
ことができない。ｐ形ソース／ドレイン領域を形成する
間、活性領域すなわちソース／ドレイン領域にわたっ
て、また、チャネル領域の上にあるポリシリコン材料
へ、ｐ形ドーパントは自己整合プロセスで注入される。
ｐ形ソース／ドレイン注入物がホウ素またはフッ化ホウ
素（ＢＦ2 ）を含むならば、あとのアニールの間、ホウ
素は低原子質量のためにポリシリコンゲート材料を介し
て移動し、チャネルへ入る傾向を有する。たとえば、ベ
ィカー（Ｂａｋｅｒ）らによる「Ｐ＋ ポリシリコンで
ゲートされたＰチャネルＭＯＳＦＥＴにおけるしきい値
電圧の不安定性へのフッ素の影響（The Influence of F
luorine on Threshold Voltage Instabilities in P+ P
olysilicon Gated P-Channel MOSFETs）」、ＩＥＤＭ
（１９８９）、４４３頁−４４６頁を参照されたい。ホ
ウ素またはフッ化ホウ素抽出物はチャネル領域の濃度水
準に変化を生じさせる。チャネル濃度におけるわずかな
変化は、しきい値電圧でのシフトとＰＭＯＳデバイスの
予測不可能な動作とを生じるであろう。たとえばホウ素
またはフッ化ホウ素をポリシリコンへ注入することで、
サン（Ｓｕｎｇ）らによる「Ｐ＋ ゲートデバイスのホ
ウ素拡散におけるフッ素効果（Fluorine Effects onBor
on Diffusion of P+ Gate Devices）」、ＩＥＤＭ、
（１９８９）、４４７頁−４５０頁で説明されたような
数多くの問題が提起される。上にあるポリシリコンから
チャネル領域へホウ素が移動することは、起こり得るし
きい値電圧スキューについて自明であるが、付加的な問
題が生じ得る。たとえば、ソース／ドレイン領域を発生
し、ゲートポリシリコンをドープするのにＢＦ2 注入物
が用いられるならば、フッ化ホウ素からのフッ素は低原
子質量であるために移動性が高く、一般にポリシリコン
−酸化膜および酸化膜−シリコンの界面で蓄積する。ベ
ィカーらによって説明されたように、フッ素はシリコン
−酸化膜の結合をこわす傾向を有し、次の加熱サイクル
の間に酸素を自由にする。自由酸素はポリシリコンおよ
びシリコン基板と結合してゲート酸化膜を厚くすること
があり、これは一般に酸化膜厚さエンハンスメント
（“ＯＴＥ”）と称される。ＯＴＥはしきい値を増加さ
せるだけでなく、成長している酸化膜内でキャリア（帯
電キャリア）を消費することもあり、極端な場合、酸化
膜へ注入されたホットキャリアと結果として同様に酸化
膜を予め帯電する。この出願の共同発明者であるモハメ
ッド アンジューム（ＭｏｈａｍｍｅｄＡｎｊｕｍ）に
より、「不純物移動バリアを備えた半導体ゲート導体お
よびこれを生成するための方法（Semiconductor Gate C
onductor with Impurity Migration Barrier and Metho
d for Producing Same）」と題された、共通に譲渡さ
れ、現在係属中の米国特許出願によって教示されたとお
り、ポリシリコンゲート導体から、下にあるゲート酸化
膜およびチャネルにホウ素および／またはフッ素が移動
することを最小にし、または減少しようとする研究が行
なわれてきた。ゲルマニウムのようなバリア注入物を上
述された出願で教示されたとおりのゲート材料に与える
ことには、次に与えられるホウ素またはフッ化ホウ素よ
りも深くゲルマニウムバリアイオンが与えられることを
確かにするために、正確な濃度およびドーパントエネル
ギが必要とされる。こうして、ポリシリコンがパターン
化され、ソース／ドレインが形成される前に、ゲルマニ
ウムバリアイオンは別個のステップでポリシリコンゲー
トのみへ注入される。付加的なゲルマニウム注入ステッ
プを除去し、正確にバリアイオンを注入しなければなら
ない点を取り除くのは有利であろう。上述の段落を通じ
て説明されたように、ＰＭＯＳおよびＮＭＯＳデバイス
の活性領域へ注入されたホウ素および／またはフッ化ホ
ウ素は、これらデバイスの動作において数多くの問題を
提起する。チャネルの長さが縮小すると、ＮＭＯＳおよ
びＰＭＯＳにおけるしきい値調節物として、かつＰＭＯ
Ｓデバイスの表面チャネルでのゲート注入物として、ホ
ウ素および／またはフッ化ホウ素を完全に除去する必要
が生じる。ホウ素および／またはフッ化ホウ素を完全に
除去する代わりに、通常のソース／ドレイン、ホウ素ま
たはフッ化ホウ素注入の前に、新規なｐ形バリアイオン
をＰＭＯＳデバイスのポリシリコンおよびソース／ドレ
イン領域の両方に予め注入することも望ましいであろ
う。
【発明の概要】上記のように概説された問題は、この発
明による改良された活性領域注入方法論によって大部分
が解決される。すなわち、ＮＭＯＳおよび／またはＰＭ
ＯＳデバイスの活性領域（すなわち、ソース／ドレイン
および上にあるゲートポリシリコン）は、ホウ素または
フッ化ホウ素ではないｐ形ドーパントで注入される。ｐ
形ドーパントとして好ましくはインジウムが選択され
る。おおよそ１１４ａ．ｍ．ｕ．の原子質量を有するイ
ンジウムはＮＭＯＳデバイスのチャネル領域へ注入され
てこのデバイスのしきい値を高めることができる一方、
大きなインジウム原子がその注入された位置から偏析お
よび拡散する可能性を最小にする。特に、インジウム原
子はソース／ドレインが注入された領域へ向かって、横
方向にあまり偏析および拡散しない傾向を有する。さら
に、インジウム原子はその位置を維持し、上にあるゲー
ト酸化膜へ相当な量では拡散しない。こうして、インジ
ウムはＮＭＯＳしきい値調節注入物として、ホウ素を超
える著しい利点を提供する。その相対的な「注入され
た」位置を維持することによって、インジウムはしきい
値調節濃度を維持でき、ゲート酸化膜へ移動してＯＴＥ
問題を生じる傾向をあまり有さない。ＰＭＯＳ処理に関
して、インジウムはソース／ドレイン領域の両方とその
間に与えられたポリシリコンへの単一ステップの注入物
として用いられる。自己整合注入方法論において、イン
ジウムはそのままの状態でＰＭＯＳデバイスのｐ形ドー
パントとして十分である。一旦ソース／ドレイン領域へ
注入されると、インジウムは十分なＬｅｆｆおよび浅い
接合深さを確かにするのに必要な、そのソース／ドレイ
ン位置を実質的に維持する。さらに、大きなインジウム
はポリシリコンゲート構造内にその位置を維持し、ポリ
シリコンゲート内のホウ素またはフッ化ホウ素に関連し
て上述された問題であるが、上にあるゲート酸化膜およ
びチャネル領域へ相当な量で拡散することはない。ＰＭ
ＯＳ処理に関連して説明されたように、従来のホウ素お
よびフッ化ホウ素の代わりにインジウムがソース／ドレ
イン領域のｐ形ドーパントとして役立つ。所望であれ
ば、代わりにホウ素またはフッ化ホウ素がインジウムが
活性領域へ注入された後で注入され、予めのアモルファ
ス化のためにより均一なゲートドーピングおよびより少
ないチャネリングを提供できる。この発明には不可欠で
はないが、ホウ素がインジウム注入の後で注入されるな
らば、ホウ素をソース／ドレイン領域への不純物ソース
として用いることができる。インジウムは結晶粒界位置
を詰めることでポリシリコン材料におけるバリアとして
役立つ。したがって、インジウムがＰＭＯＳ活性領域内
で唯一のドーパントとして好まれるが、インジウムの後
で注入されるならばホウ素をなお用いることができ、ホ
ウ素よりも深い、ピーク濃度の深さでインジウムは注入
される。大きな原子質量と注入位置が維持される性質と
がインジウムの重要な利点である。すなわち、インジウ
ム注入位置は、ソース／ドレイン領域、チャネル領域
（すなわち、しきい値調節領域）、およびポリシリコン
ゲート領域を含む活性領域内に維持される。その上、さ
らに重要なのは、目標材料内の制御された、浅い距離で
インジウムが比較的容易に注入できることである。近代
的なイオン注入デバイスは一般に、ドーパント濃度なら
びに、ウェハ注入ステップのスループットを増加するの
に必要な高エネルギ水準および高電流で動作する。高い
エネルギは一般に、軽い原子ソース材料が用いられる場
合により深い深さで注入することに関係する。こうし
て、ホウ素が選ばれたソースであるならば、軽い原子質
量を有するホウ素は典型的に、重いフッ化ホウ素または
インジウムよりも、提供された注入エネルギに対して深
く与えられるであろう。インジウムはホウ素またはフッ
化ホウ素よりも原子質量が大きいので、一定した、比較
的高い注入エネルギの目標でもって浅い位置に位置付け
ることができる。チャネルの長さが減少すると、接合の
深さおよび注入種のしきい値調節の深さは減少されなけ
ればならない。したがって、大きな原子質量の、重いイ
オンソースが目標のソース／ドレインだけでなく、活性
領域内のいかなる目標のためにも選択されることが著し
く重要である。概して、この発明は集積回路を製造する
ための方法を企図する。この方法を、単一のモノリシッ
ク基板上にＰＭＯＳ、ＮＭＯＳまたはＰＭＯＳおよびＮ
ＭＯＳデバイスの組合せ（すなわち、ＣＭＯＳ）を形成
するために用いることができる。この方法は半導体基板
の上方表面の活性領域に開口を設けるステップを含む。
インジウムイオンは次に、開口を介して活性領域に注入
でき、これによって、ポリシリコンゲート材料が次に活
性領域上に堆積され、ＮＭＯＳデバイスのしきい値調節
注入を完成できる。さらに、インジウムは開口を介して
導体ゲートと活性領域内に形成されたソースおよびドレ
イン領域とに注入され、ＰＭＯＳデバイスのソース／ド
レイン注入およびポリシリコン注入を完成できる。ＮＭ
ＯＳデバイスのしきい値調節注入において、インジウム
イオンは好ましくは、半導体基板の上方表面に対して第
１の深さで濃度ピークに注入される。ゲート領域の好ま
しくは二酸化シリコンである絶縁層は、第１の深さによ
って制限された深さでシリコン基板の活性領域の上およ
び中に成長する。注入されるインジウムイオンはゲート
絶縁体が形成される前または後に注入できる。ゲート絶
縁膜が形成される前に注入されるならば、下にあるシリ
コンの中へ成長したゲート絶縁膜（酸化膜）の成長停止
バリアとしてインジウムが用いられ得る。したがって、
インジウムをゲート酸化膜の成長を密接に制御し、次の
アニールサイクルの間、不必要に継続する成長を防ぐた
めに用いられることができる。チャネル領域に注入され
たインジウムはＮＭＯＳデバイスのしきい値調節物とし
て十分機能し、続いて起こるゲート酸化膜の成長を制御
するだけでなく、横方向の拡散ならびに、チャネル領域
のインジウムとソース／ドレイン領域のｎ形注入イオン
との間の混合または結合を制御する。Ｎ形イオンは一般
に、大きなインジウムイオンに類似した大きなヨウ化イ
オンであり、したがって、その注入位置から容易には移
動しない。したがってＬｅｆｆは維持される。さらに、
チャネル注入されたインジウムは図面を参照して以下に
説明されるように、ドレイン領域からソース、基板、ま
たはゲート酸化膜へ生じるホットエレクトロン効果の問
題を最小にするのに役立つ。ＰＭＯＳデバイスに関し
て、インジウムはソース／ドレインドーパントとしてだ
けでなく、ＰＭＯＳチャネル領域の上にあるポリシリコ
ン内の大きく、実質的に不動のドーパントとしても十分
機能する。やや不動性のあるインジウムイオンはポリシ
リコン目標領域から、下にあるチャネル領域へと容易に
は移動せず、したがって、従来のホウ素またはフッ化ホ
ウ素注入に通常関連したＯＴＥ問題またはしきい値スキ
ューを生じない。したがって、インジウムは製造プロセ
スに用いられ、パターン化された半導体ゲート導体体か
ら、下にあるチャネル領域へ、またはソース／ドレイン
領域から、隣接したチャネル領域へ、ｐ形ドーパント
（インジウム、またはインジウムおよびホウ素の組合
せ）が拡散することを減少する。次の詳細な説明を読
み、添付の図面を参照すると、この発明の他の目的およ
び利点が明らかになる。
明による改良された活性領域注入方法論によって大部分
が解決される。すなわち、ＮＭＯＳおよび／またはＰＭ
ＯＳデバイスの活性領域（すなわち、ソース／ドレイン
および上にあるゲートポリシリコン）は、ホウ素または
フッ化ホウ素ではないｐ形ドーパントで注入される。ｐ
形ドーパントとして好ましくはインジウムが選択され
る。おおよそ１１４ａ．ｍ．ｕ．の原子質量を有するイ
ンジウムはＮＭＯＳデバイスのチャネル領域へ注入され
てこのデバイスのしきい値を高めることができる一方、
大きなインジウム原子がその注入された位置から偏析お
よび拡散する可能性を最小にする。特に、インジウム原
子はソース／ドレインが注入された領域へ向かって、横
方向にあまり偏析および拡散しない傾向を有する。さら
に、インジウム原子はその位置を維持し、上にあるゲー
ト酸化膜へ相当な量では拡散しない。こうして、インジ
ウムはＮＭＯＳしきい値調節注入物として、ホウ素を超
える著しい利点を提供する。その相対的な「注入され
た」位置を維持することによって、インジウムはしきい
値調節濃度を維持でき、ゲート酸化膜へ移動してＯＴＥ
問題を生じる傾向をあまり有さない。ＰＭＯＳ処理に関
して、インジウムはソース／ドレイン領域の両方とその
間に与えられたポリシリコンへの単一ステップの注入物
として用いられる。自己整合注入方法論において、イン
ジウムはそのままの状態でＰＭＯＳデバイスのｐ形ドー
パントとして十分である。一旦ソース／ドレイン領域へ
注入されると、インジウムは十分なＬｅｆｆおよび浅い
接合深さを確かにするのに必要な、そのソース／ドレイ
ン位置を実質的に維持する。さらに、大きなインジウム
はポリシリコンゲート構造内にその位置を維持し、ポリ
シリコンゲート内のホウ素またはフッ化ホウ素に関連し
て上述された問題であるが、上にあるゲート酸化膜およ
びチャネル領域へ相当な量で拡散することはない。ＰＭ
ＯＳ処理に関連して説明されたように、従来のホウ素お
よびフッ化ホウ素の代わりにインジウムがソース／ドレ
イン領域のｐ形ドーパントとして役立つ。所望であれ
ば、代わりにホウ素またはフッ化ホウ素がインジウムが
活性領域へ注入された後で注入され、予めのアモルファ
ス化のためにより均一なゲートドーピングおよびより少
ないチャネリングを提供できる。この発明には不可欠で
はないが、ホウ素がインジウム注入の後で注入されるな
らば、ホウ素をソース／ドレイン領域への不純物ソース
として用いることができる。インジウムは結晶粒界位置
を詰めることでポリシリコン材料におけるバリアとして
役立つ。したがって、インジウムがＰＭＯＳ活性領域内
で唯一のドーパントとして好まれるが、インジウムの後
で注入されるならばホウ素をなお用いることができ、ホ
ウ素よりも深い、ピーク濃度の深さでインジウムは注入
される。大きな原子質量と注入位置が維持される性質と
がインジウムの重要な利点である。すなわち、インジウ
ム注入位置は、ソース／ドレイン領域、チャネル領域
（すなわち、しきい値調節領域）、およびポリシリコン
ゲート領域を含む活性領域内に維持される。その上、さ
らに重要なのは、目標材料内の制御された、浅い距離で
インジウムが比較的容易に注入できることである。近代
的なイオン注入デバイスは一般に、ドーパント濃度なら
びに、ウェハ注入ステップのスループットを増加するの
に必要な高エネルギ水準および高電流で動作する。高い
エネルギは一般に、軽い原子ソース材料が用いられる場
合により深い深さで注入することに関係する。こうし
て、ホウ素が選ばれたソースであるならば、軽い原子質
量を有するホウ素は典型的に、重いフッ化ホウ素または
インジウムよりも、提供された注入エネルギに対して深
く与えられるであろう。インジウムはホウ素またはフッ
化ホウ素よりも原子質量が大きいので、一定した、比較
的高い注入エネルギの目標でもって浅い位置に位置付け
ることができる。チャネルの長さが減少すると、接合の
深さおよび注入種のしきい値調節の深さは減少されなけ
ればならない。したがって、大きな原子質量の、重いイ
オンソースが目標のソース／ドレインだけでなく、活性
領域内のいかなる目標のためにも選択されることが著し
く重要である。概して、この発明は集積回路を製造する
ための方法を企図する。この方法を、単一のモノリシッ
ク基板上にＰＭＯＳ、ＮＭＯＳまたはＰＭＯＳおよびＮ
ＭＯＳデバイスの組合せ（すなわち、ＣＭＯＳ）を形成
するために用いることができる。この方法は半導体基板
の上方表面の活性領域に開口を設けるステップを含む。
インジウムイオンは次に、開口を介して活性領域に注入
でき、これによって、ポリシリコンゲート材料が次に活
性領域上に堆積され、ＮＭＯＳデバイスのしきい値調節
注入を完成できる。さらに、インジウムは開口を介して
導体ゲートと活性領域内に形成されたソースおよびドレ
イン領域とに注入され、ＰＭＯＳデバイスのソース／ド
レイン注入およびポリシリコン注入を完成できる。ＮＭ
ＯＳデバイスのしきい値調節注入において、インジウム
イオンは好ましくは、半導体基板の上方表面に対して第
１の深さで濃度ピークに注入される。ゲート領域の好ま
しくは二酸化シリコンである絶縁層は、第１の深さによ
って制限された深さでシリコン基板の活性領域の上およ
び中に成長する。注入されるインジウムイオンはゲート
絶縁体が形成される前または後に注入できる。ゲート絶
縁膜が形成される前に注入されるならば、下にあるシリ
コンの中へ成長したゲート絶縁膜（酸化膜）の成長停止
バリアとしてインジウムが用いられ得る。したがって、
インジウムをゲート酸化膜の成長を密接に制御し、次の
アニールサイクルの間、不必要に継続する成長を防ぐた
めに用いられることができる。チャネル領域に注入され
たインジウムはＮＭＯＳデバイスのしきい値調節物とし
て十分機能し、続いて起こるゲート酸化膜の成長を制御
するだけでなく、横方向の拡散ならびに、チャネル領域
のインジウムとソース／ドレイン領域のｎ形注入イオン
との間の混合または結合を制御する。Ｎ形イオンは一般
に、大きなインジウムイオンに類似した大きなヨウ化イ
オンであり、したがって、その注入位置から容易には移
動しない。したがってＬｅｆｆは維持される。さらに、
チャネル注入されたインジウムは図面を参照して以下に
説明されるように、ドレイン領域からソース、基板、ま
たはゲート酸化膜へ生じるホットエレクトロン効果の問
題を最小にするのに役立つ。ＰＭＯＳデバイスに関し
て、インジウムはソース／ドレインドーパントとしてだ
けでなく、ＰＭＯＳチャネル領域の上にあるポリシリコ
ン内の大きく、実質的に不動のドーパントとしても十分
機能する。やや不動性のあるインジウムイオンはポリシ
リコン目標領域から、下にあるチャネル領域へと容易に
は移動せず、したがって、従来のホウ素またはフッ化ホ
ウ素注入に通常関連したＯＴＥ問題またはしきい値スキ
ューを生じない。したがって、インジウムは製造プロセ
スに用いられ、パターン化された半導体ゲート導体体か
ら、下にあるチャネル領域へ、またはソース／ドレイン
領域から、隣接したチャネル領域へ、ｐ形ドーパント
（インジウム、またはインジウムおよびホウ素の組合
せ）が拡散することを減少する。次の詳細な説明を読
み、添付の図面を参照すると、この発明の他の目的およ
び利点が明らかになる。
【詳細な説明】この発明はさまざまなな変形および代替
の形をとることができるが、この発明の具体的な実施例
は図面の例によって示され、この明細書で詳細に説明さ
れる。しかしながら、図面およびその詳細な説明はこの
発明を開示された特定の形状に限定するようには意図さ
れず、前掲の特許請求の範囲によって規定されるよう
に、この発明の精神および範囲内に入るあらゆる変形、
均等物、および代わりとなるものを含むよう意図される
ことを理解されたい。次に図面を参照すると、図１はこ
の発明によるＰＭＯＳおよび／またはＮＭＯＳデバイス
を製造するために適切な、部分的な半導体基板１０を例
示する。基板１０は好ましくはシリコンベースの単結晶
構造である。基板１０のひとつの表面はｐウェル１２お
よび／またはｎウェル１４を実現する。ｐウェル１２は
ｐ形不純物を用いて（拡散または注入によって）形成さ
れ、一方、ｎウェル１４はｎ形不純物を用いて（拡散ま
たは注入によって）形成される。図１はシリコンの局部
酸化（“ＬＯＣＯＳ”）における１つのステップを例示
する。ＬＯＣＯＳは基板１０の上方表面１６上に形成さ
れた活性領域の絶縁体分離のために必要である。ＬＯＣ
ＯＳはたとえば、絶縁層、好ましくは酸化膜を上方表面
１６の全体にわたって堆積または成長させることで始ま
る。酸化層の上に堆積されるのは、酸素拡散に耐えるた
めに酸化に対するマスクとして用いられる層である。適
切な耐酸素性材料は窒化シリコンを含む。一旦窒化シリ
コンが酸化膜の上に堆積されると、マスクは窒化シリコ
ンおよび下にある酸化膜の両方の一部を露出し、選択的
にエッチングするのに用いられ、パッド酸化膜２０の下
にある耐酸素性材料１８のパターン化された構造を提供
する。ｐウェル１２およびｎウェル１４が同じモノリシ
ック基板１０上に形成されるならば、パターン化された
窒化シリコン１８およびパッド酸化膜２０は各ウェルの
上方表面１６で活性領域の上に形成される。この明細書
で定義されるように、「活性領域」は以下に説明される
ようにポリシリコンゲート導体およびソース／ドレイン
注入物を受ける領域である。したがって、活性領域は図
２を参照して説明されるフィールド酸化膜の間に形成さ
れる領域である。図２は図１に続くステップで窒化シリ
コン１８が全くない領域での絶縁層、一般に二酸化シリ
コン２２の熱成長を例示する。酸化膜２２は比較的厚
く、従来的な認識で「フィールド酸化膜」と称されるよ
うに一般に厚さが数千オングストロームであり、フィー
ルド酸化膜２２の間に形成された活性領域２４を分離す
る。活性領域２４は、フィールド酸化膜２２が成長した
後で窒化シリコン１８およびパッド酸化膜２０の両方を
取り除いた結果として存在する。窒化シリコン１８およ
びパッド酸化膜２０を取り除くと、活性領域にのみ露出
した上方表面１６が残る。したがって、露出した活性領
域２４は図３から１０に示される次のステップによって
もたらされる、注入されたイオンおよび堆積した／成長
した薄いフィルムとを受けることができる。次に図３を
参照すると、図２に続くステップがインジウムが活性領
域２４へ注入される点で示される。図３はｐウェル１２
およびｎウェル１４の活性領域の両方への例示的なイン
ジウム注入を図示する。しかしながら、熟練した技術者
にはフォトレジストが用いられてｎウェルの上に与えら
れ、ｐウェル１２内にのみインジウム注入を達成できる
ことが理解される。同じことが逆にも当てはまる。イン
ジウム注入は基板１０の露出した上方表面１６へ、また
はインジウム注入の前のステップで形成されたゲート酸
化膜を介して有利に挿入できる。したがって、図３のイ
ンジウム注入は活性領域２４内に形成されたデバイスの
しきい値を調節するために用いられ、領域２６は浅いイ
ンジウム注入物、またはこれを受けるようにされたゲー
ト酸化膜を含む。インジウムは、元素のインジウムを電
離し、１×１０12ａｔｏｍｓ／ｃｍ2 から１×１０13ａ
ｔｏｍｓ／ｃｍ2 の範囲内の例示的なドーズ量でインジ
ウムイオンを加速するイオン注入装置を用いて注入され
る。都合のよいことに、原子質量１１４ａ．ｍ．ｕ．の
インジウムは極めて重いので、イオン注入装置は高いエ
ネルギで動作できる。一例として、注入エネルギは２２
０ｋｅＶよりも大きい水準で現れ、上方表面１６の下方
に０．１０３ミクロンよりも薄い厚さでインジウムを与
えることができる。これによって、近代的なイオン注入
器は軽いイオンよりも適切な注入ソース材料としてイン
ジウムを提供できる。チャネルの長さが極めて短い場
合、活性領域２４において浅い、好ましくは３ミクロン
以下の範囲のしきい値調節物が必要である。ｐウェル１
２の活性領域２６へのインジウム注入は、結果として起
こるＮＭＯＳデバイスのしきい値を増加する。逆に、ｎ
ウェル１４の活性領域２６へのインジウム注入は、結果
として起こるＰＭＯＳデバイスのしきい値を減少する。
図４を参照すると、領域５または８の活性領域２４が示
される。特に、図４は領域２６の形成を説明するのに役
立つ。領域２６はゲート酸化膜３０の下にインジウム注
入２８を含む。インジウム領域２８はゲート酸化膜３０
が成長する前、またはゲート酸化膜３０の後に形成され
る。したがって、インジウム領域２８は基板１０の上方
表面１６の下方の制御された位道でゲート酸化膜を停止
する。ゲート酸化膜３０の酸素原子は上方表面１６でシ
リコン原子と結合すると推定される。シリコン原子が圧
倒的な量のインジウム原子と結合するならば、酸素が占
めることが可能な結合位置の数が不十分になり、それに
よって酸化膜３０の下向きの成長を制限する。したがっ
て、インジウム注入領域２８はゲート酸化膜３０の厚さ
を密接に制御するための機構として十分機能し、これは
デバイスのしきい値およびスピードの動作性の密接な制
御を達成するために有利な結果である。図５を参照する
と、図３の領域５に沿う断面図が図３に続く処理ステッ
プで示される。特に、図５はソース／ドレイン領域３４
の間に置かれた導体ゲート３２を有するｐウェル１２内
の活性領域２４を示す。ソース／ドレイン領域３４は、
ヒ素（Ａｓ）またはリン（Ｐ）のいずれかであるｎ形イ
オンでの自己整合処理を用いて注入される。図５のソー
ス／ドレイン注入は図３のステップの後で起こり、ここ
で、インジウムイオンは活性領域、特に、導体ゲート３
２およびゲート酸化膜３０の下にあるチャネル領域３６
内に予め堆積される。したがって、インジウム注入領域
２８はチャネル領域３６内でソース／ドレイン領域３４
の間に形成される。図５のＮＭＯＳ構造は軽くドープさ
れたドレイン（“ＬＤＤ”）処理を用いて、図示される
ように側壁スペーサ３８および軽くドープされた領域４
０を有して形成される。しかしながら、ＬＤＤはこの発
明を実行するのに用いられるのが不可欠ではない。ＬＤ
Ｄは、短いチャネルの長さのデバイスへの適用性を示す
例示的な目的のためにのみ用いられる。図６を参照する
と、図５の領域６に沿う詳細な図が提供され、原子レベ
ルで示される。図６は、そこに与えられたインジウム原
子４２を有するしきい値調節インジウム注入領域２８を
例示する。インジウム原子４２は、半導体製造に固有
な、次の高温加熱サイクルにもかかわらず、その注入さ
れた位置を維持する。インジウム原子４２は大きな原子
質量のために、シリコン格子を介して隣接した（横また
は上にある）位置へ移動することが困難である。たとえ
ば、図６は到着位置４２ｂによって示されるように、隣
接した、軽くドープされたソース／ドレイン領域４０の
方に少しだけ移動するインジウム原子４２ａを例示す
る。同様に、ゲート酸化膜３０の下方表面の近くのイン
ジウム原子４２ａはゲート酸化膜３０へ向かって到着位
置４２ｂへ少しだけ移動する。注入位置から比較的離れ
ないことで、上述されたＯＴＥの問題ならびに偏析およ
び横方向の拡散の問題が妨げられる。いかなるＯＴＥま
たは横方向の拡散も、しきい値を低下することでしきい
値調節の有効性を制限し得る。図６はさらに、ホットキ
ャリア効果に対する妨害物としてインジウム注入の利点
を説明する。特に、インジウムの大きな原子質量および
サイズは、チャネル３６のドレインの端縁の近くで熱く
なり、点線４４によって示されるようにチャネルを介し
てソースへ移動する電子の衝突電離を制限する。電子は
衝突電離によってエネルギを失い、ホールを参照番号４
６によって示されるように逆の方向に移動させる。電子
−ホールの対はホットキャリアまたはホットエレクトロ
ン効果と通常関連した他の問題および雪崩降伏を引き起
こし得る。インジウムの大きな原子質量のために、ドレ
インから押し流される電子はチャネル内で小さな原子単
位と容易には衝突せず、逆の方向に移動するホールを除
去し得る。インジウム原子が大きいことの結果として、
チャネルのキャリアは大きなインジウム原子によって散
らされるので、「ホット」キャリアと称されるのに十分
なエネルギを獲得できないことが推定される。散らすこ
とでキャリアのエネルギが低下され、これによって、Ｎ
ＭＯＳデバイスと通常関連したホットキャリア（または
ホットエレクトロン）効果を減少する。さらに、大きな
インジウム原子はドレイン領域４０からゲート酸化膜３
０へ電子が注入すること（参照番号４８によって示され
る）を最小にする。ゲート酸化膜へのホットキャリア注
入を最小にすること、または結果的に衝突電離に終える
ことがホットキャリア効果の問題を最小にし、または減
少するのに役立つ。図７を参照すると、チャネル領域３
６へのインジウム注入の深さに対する濃度のグラフが示
される。目標インジウム注入はゲート酸化膜３０の下方
表面のちょうど下の深さにおける濃度ピークとなる。濃
度ピークは数字５０として参照される深さで示される。
深さ５０は下向きの成長とゲート酸化膜３０内の酸素に
よるシリコンの消費とを制限するために選択される。好
ましくは、濃度ピークの深さ５０は基板１０の上方表面
１６の下で、または、ゲート酸化膜３０の最初の下方表
面の下で１０３０オングストロームより小さく、これは
インジウム注入に対するゲート酸化膜成長の相対的なオ
ーダに依存する。次に図８を参照すると、図３の領域８
に沿う断面図が図３に続くステップで示される。特に、
図８はソース／ドレインインジウム注入を受けているＰ
ＭＯＳデバイスの活性領域２４を例示する。インジウム
はソース／ドレイン領域３４に注入されてそこにｐ形不
純物を形成するだけでなく、導体ゲート３２の上方表面
に関した指定された深さにも注入される。導体ゲート３
２およびソース／ドレイン領域３４内の注入は、マスク
または付加的なフォトリソグラフィのステップを必要と
することなしに単一の注入ステップの間に有利に起こ
る。導体ゲート３２内のインジウムは材料３２内に実質
的に残り、相対物のホウ素またはＢＦ2 注入物と異な
り、材料３２を介して下にある酸化膜３０およびチャネ
ル３６へ完全に移動しない。ホウ素とフッ素およびＢＦ
2 の問題とを避けることで、インジウムは一旦与えられ
ると、近代的なＰＭＯＳデバイスの高められた表面チャ
ネル性能に必要なｐ＋ ポリシリコンゲート材料として
導体ゲート３２内に残される。下にある酸化膜３０およ
びチャネル３６への完全な移動を避けることで、チャネ
ルの長さが短い場合にみられる、マイナスのしきい値ス
キューとそのようなスキューから生じる問題とが妨げら
れる。ホウ素またはフッ化ホウ素の代わりにインジウム
をソース／ドレイン注入物として用いることで、高エネ
ルギ注入デバイスを用いると、より制御され、より浅い
注入がソース／ドレインにもたらされる。図８に示され
るように一旦インジウム注入が達成されると、続いて起
こるメタライゼーションがソース／ドレイン接合部に結
合され、ホウ素またはホウ素抽出物を必要とすることな
しに回路配線構造を完成できる。代わりに、別の例示的
な実施例に従って、インジウムが図９に示される処理ス
テップに従って注入された後でホウ素またはホウ素抽出
物が注入できる。代わりの実施例に従って、図９は図８
に示されるのに続いたステップで図３の領域８に沿う断
面図である。こうして、好ましい実施例によって図８の
ステップで注入を終える代わりに、ホウ素を用いる続い
て起こる注入が図９で示されるように利用できる。ホウ
素は図９に従って、導体ゲート３２から、下にあるゲー
ト酸化膜３０およびチャネル領域３６へ完全に拡散する
危険性を最小にして注入でき、これは、続いて起こるホ
ウ素のピーク濃度の深さＤ2 よりも深いピーク濃度時の
深さＤ1 で予め与えられたからである。深さＤ1 および
Ｄ2 は導体ゲート３２の上方表面に関して測定される。
インジウムおよびホウ素の注入エネルギを制御すること
で、インジウムは続いて起こるホウ素よりも深く注入さ
れ、導体ゲート３２からインジウムを介して下にあるゲ
ート酸化膜３０およびチャネル領域３６へホウ素が偏析
および拡散することに対するバリアを提供できる。ホウ
素がソース／ドレイン注入材料として用いられるのが不
可欠ではないが、用いられるならば、インジウム注入の
後で用いられることが理解される。大きなインジウム原
子は多結晶シリコン導体ゲート３２の結晶粒界位置およ
び結晶粒自体を十分に「詰め」、結晶粒位置を介して下
にある活性領域へ上にあるホウ素が格子および準格子間
を移動するのを防ぐ。完全な拡散に対するバリアを提供
することで、チャネルにおいてしきい値の厳しい制御を
維持し、ＯＴＥ問題を防ぐ利点が達成される。次に図１
０を参照すると、図９の実施例によるインジウムおよび
ホウ素の深さに対する濃度のグラフが示される。図１０
のグラフは導体ゲート３２の中、およびゲート酸化膜３
０の上に注入されたｐ形イオン（インジウムおよびホウ
素）のさまざまな濃度を例示する。インジウムイオンは
ゲート酸化膜３０およびチャネル領域３６の上の第１の
深さでの濃度ピークに注入されて示される。ホウ素イオ
ンのようなｐ形イオンは図９に示されるように、次のス
テップで導体ゲートへ第１の深さより浅い第２の深さで
濃度ピークに注入される。第１の深さはＤ1 として示さ
れ、第２の深さはＤ2 で示される。インジウム種は通常
よく“空乏効果”と称される現象を防ぐのに十分な深さ
で注入できる。加熱サイクルの後で、インジウム原子は
ポリシリコンの輪郭にわたって実質的に伸び、活性ホウ
素に原因がある不必要なゲート容量、または、ポリシリ
コンに次に与えられた不必要な不純物を最小にする。こ
の開示により利益を有する当業者には、この発明が、し
きい値調節物としてチャネル領域で、またはソース／ド
レイン注入物の一部として導体ゲート領域へｐ形注入物
を利用するＭＯＳアプリケーション（ＮＭＯＳおよび／
またはＰＭＯＳ）に適用できると考えられることが認識
されるであろう。また、図示され、説明されたこの発明
の形状は現在好ましい実施例としてみなされるべきであ
ることを理解されたい。特許請求の範囲で開示されるよ
うなこの発明の精神および範囲から逸脱することなく、
さまざまな変形および変化がなされてもよい。たとえ
ば、その変形が請求項に開示された結果を達成するなら
ば、この開示により利益を有する当業者には明らかにな
るように、変形が各処理ステップおよびあらゆる処理ス
テップでなされ得る。したがって、前掲の請求項はこの
ような変形および変化のすべてを含むと解釈されること
が意図される。
の形をとることができるが、この発明の具体的な実施例
は図面の例によって示され、この明細書で詳細に説明さ
れる。しかしながら、図面およびその詳細な説明はこの
発明を開示された特定の形状に限定するようには意図さ
れず、前掲の特許請求の範囲によって規定されるよう
に、この発明の精神および範囲内に入るあらゆる変形、
均等物、および代わりとなるものを含むよう意図される
ことを理解されたい。次に図面を参照すると、図１はこ
の発明によるＰＭＯＳおよび／またはＮＭＯＳデバイス
を製造するために適切な、部分的な半導体基板１０を例
示する。基板１０は好ましくはシリコンベースの単結晶
構造である。基板１０のひとつの表面はｐウェル１２お
よび／またはｎウェル１４を実現する。ｐウェル１２は
ｐ形不純物を用いて（拡散または注入によって）形成さ
れ、一方、ｎウェル１４はｎ形不純物を用いて（拡散ま
たは注入によって）形成される。図１はシリコンの局部
酸化（“ＬＯＣＯＳ”）における１つのステップを例示
する。ＬＯＣＯＳは基板１０の上方表面１６上に形成さ
れた活性領域の絶縁体分離のために必要である。ＬＯＣ
ＯＳはたとえば、絶縁層、好ましくは酸化膜を上方表面
１６の全体にわたって堆積または成長させることで始ま
る。酸化層の上に堆積されるのは、酸素拡散に耐えるた
めに酸化に対するマスクとして用いられる層である。適
切な耐酸素性材料は窒化シリコンを含む。一旦窒化シリ
コンが酸化膜の上に堆積されると、マスクは窒化シリコ
ンおよび下にある酸化膜の両方の一部を露出し、選択的
にエッチングするのに用いられ、パッド酸化膜２０の下
にある耐酸素性材料１８のパターン化された構造を提供
する。ｐウェル１２およびｎウェル１４が同じモノリシ
ック基板１０上に形成されるならば、パターン化された
窒化シリコン１８およびパッド酸化膜２０は各ウェルの
上方表面１６で活性領域の上に形成される。この明細書
で定義されるように、「活性領域」は以下に説明される
ようにポリシリコンゲート導体およびソース／ドレイン
注入物を受ける領域である。したがって、活性領域は図
２を参照して説明されるフィールド酸化膜の間に形成さ
れる領域である。図２は図１に続くステップで窒化シリ
コン１８が全くない領域での絶縁層、一般に二酸化シリ
コン２２の熱成長を例示する。酸化膜２２は比較的厚
く、従来的な認識で「フィールド酸化膜」と称されるよ
うに一般に厚さが数千オングストロームであり、フィー
ルド酸化膜２２の間に形成された活性領域２４を分離す
る。活性領域２４は、フィールド酸化膜２２が成長した
後で窒化シリコン１８およびパッド酸化膜２０の両方を
取り除いた結果として存在する。窒化シリコン１８およ
びパッド酸化膜２０を取り除くと、活性領域にのみ露出
した上方表面１６が残る。したがって、露出した活性領
域２４は図３から１０に示される次のステップによって
もたらされる、注入されたイオンおよび堆積した／成長
した薄いフィルムとを受けることができる。次に図３を
参照すると、図２に続くステップがインジウムが活性領
域２４へ注入される点で示される。図３はｐウェル１２
およびｎウェル１４の活性領域の両方への例示的なイン
ジウム注入を図示する。しかしながら、熟練した技術者
にはフォトレジストが用いられてｎウェルの上に与えら
れ、ｐウェル１２内にのみインジウム注入を達成できる
ことが理解される。同じことが逆にも当てはまる。イン
ジウム注入は基板１０の露出した上方表面１６へ、また
はインジウム注入の前のステップで形成されたゲート酸
化膜を介して有利に挿入できる。したがって、図３のイ
ンジウム注入は活性領域２４内に形成されたデバイスの
しきい値を調節するために用いられ、領域２６は浅いイ
ンジウム注入物、またはこれを受けるようにされたゲー
ト酸化膜を含む。インジウムは、元素のインジウムを電
離し、１×１０12ａｔｏｍｓ／ｃｍ2 から１×１０13ａ
ｔｏｍｓ／ｃｍ2 の範囲内の例示的なドーズ量でインジ
ウムイオンを加速するイオン注入装置を用いて注入され
る。都合のよいことに、原子質量１１４ａ．ｍ．ｕ．の
インジウムは極めて重いので、イオン注入装置は高いエ
ネルギで動作できる。一例として、注入エネルギは２２
０ｋｅＶよりも大きい水準で現れ、上方表面１６の下方
に０．１０３ミクロンよりも薄い厚さでインジウムを与
えることができる。これによって、近代的なイオン注入
器は軽いイオンよりも適切な注入ソース材料としてイン
ジウムを提供できる。チャネルの長さが極めて短い場
合、活性領域２４において浅い、好ましくは３ミクロン
以下の範囲のしきい値調節物が必要である。ｐウェル１
２の活性領域２６へのインジウム注入は、結果として起
こるＮＭＯＳデバイスのしきい値を増加する。逆に、ｎ
ウェル１４の活性領域２６へのインジウム注入は、結果
として起こるＰＭＯＳデバイスのしきい値を減少する。
図４を参照すると、領域５または８の活性領域２４が示
される。特に、図４は領域２６の形成を説明するのに役
立つ。領域２６はゲート酸化膜３０の下にインジウム注
入２８を含む。インジウム領域２８はゲート酸化膜３０
が成長する前、またはゲート酸化膜３０の後に形成され
る。したがって、インジウム領域２８は基板１０の上方
表面１６の下方の制御された位道でゲート酸化膜を停止
する。ゲート酸化膜３０の酸素原子は上方表面１６でシ
リコン原子と結合すると推定される。シリコン原子が圧
倒的な量のインジウム原子と結合するならば、酸素が占
めることが可能な結合位置の数が不十分になり、それに
よって酸化膜３０の下向きの成長を制限する。したがっ
て、インジウム注入領域２８はゲート酸化膜３０の厚さ
を密接に制御するための機構として十分機能し、これは
デバイスのしきい値およびスピードの動作性の密接な制
御を達成するために有利な結果である。図５を参照する
と、図３の領域５に沿う断面図が図３に続く処理ステッ
プで示される。特に、図５はソース／ドレイン領域３４
の間に置かれた導体ゲート３２を有するｐウェル１２内
の活性領域２４を示す。ソース／ドレイン領域３４は、
ヒ素（Ａｓ）またはリン（Ｐ）のいずれかであるｎ形イ
オンでの自己整合処理を用いて注入される。図５のソー
ス／ドレイン注入は図３のステップの後で起こり、ここ
で、インジウムイオンは活性領域、特に、導体ゲート３
２およびゲート酸化膜３０の下にあるチャネル領域３６
内に予め堆積される。したがって、インジウム注入領域
２８はチャネル領域３６内でソース／ドレイン領域３４
の間に形成される。図５のＮＭＯＳ構造は軽くドープさ
れたドレイン（“ＬＤＤ”）処理を用いて、図示される
ように側壁スペーサ３８および軽くドープされた領域４
０を有して形成される。しかしながら、ＬＤＤはこの発
明を実行するのに用いられるのが不可欠ではない。ＬＤ
Ｄは、短いチャネルの長さのデバイスへの適用性を示す
例示的な目的のためにのみ用いられる。図６を参照する
と、図５の領域６に沿う詳細な図が提供され、原子レベ
ルで示される。図６は、そこに与えられたインジウム原
子４２を有するしきい値調節インジウム注入領域２８を
例示する。インジウム原子４２は、半導体製造に固有
な、次の高温加熱サイクルにもかかわらず、その注入さ
れた位置を維持する。インジウム原子４２は大きな原子
質量のために、シリコン格子を介して隣接した（横また
は上にある）位置へ移動することが困難である。たとえ
ば、図６は到着位置４２ｂによって示されるように、隣
接した、軽くドープされたソース／ドレイン領域４０の
方に少しだけ移動するインジウム原子４２ａを例示す
る。同様に、ゲート酸化膜３０の下方表面の近くのイン
ジウム原子４２ａはゲート酸化膜３０へ向かって到着位
置４２ｂへ少しだけ移動する。注入位置から比較的離れ
ないことで、上述されたＯＴＥの問題ならびに偏析およ
び横方向の拡散の問題が妨げられる。いかなるＯＴＥま
たは横方向の拡散も、しきい値を低下することでしきい
値調節の有効性を制限し得る。図６はさらに、ホットキ
ャリア効果に対する妨害物としてインジウム注入の利点
を説明する。特に、インジウムの大きな原子質量および
サイズは、チャネル３６のドレインの端縁の近くで熱く
なり、点線４４によって示されるようにチャネルを介し
てソースへ移動する電子の衝突電離を制限する。電子は
衝突電離によってエネルギを失い、ホールを参照番号４
６によって示されるように逆の方向に移動させる。電子
−ホールの対はホットキャリアまたはホットエレクトロ
ン効果と通常関連した他の問題および雪崩降伏を引き起
こし得る。インジウムの大きな原子質量のために、ドレ
インから押し流される電子はチャネル内で小さな原子単
位と容易には衝突せず、逆の方向に移動するホールを除
去し得る。インジウム原子が大きいことの結果として、
チャネルのキャリアは大きなインジウム原子によって散
らされるので、「ホット」キャリアと称されるのに十分
なエネルギを獲得できないことが推定される。散らすこ
とでキャリアのエネルギが低下され、これによって、Ｎ
ＭＯＳデバイスと通常関連したホットキャリア（または
ホットエレクトロン）効果を減少する。さらに、大きな
インジウム原子はドレイン領域４０からゲート酸化膜３
０へ電子が注入すること（参照番号４８によって示され
る）を最小にする。ゲート酸化膜へのホットキャリア注
入を最小にすること、または結果的に衝突電離に終える
ことがホットキャリア効果の問題を最小にし、または減
少するのに役立つ。図７を参照すると、チャネル領域３
６へのインジウム注入の深さに対する濃度のグラフが示
される。目標インジウム注入はゲート酸化膜３０の下方
表面のちょうど下の深さにおける濃度ピークとなる。濃
度ピークは数字５０として参照される深さで示される。
深さ５０は下向きの成長とゲート酸化膜３０内の酸素に
よるシリコンの消費とを制限するために選択される。好
ましくは、濃度ピークの深さ５０は基板１０の上方表面
１６の下で、または、ゲート酸化膜３０の最初の下方表
面の下で１０３０オングストロームより小さく、これは
インジウム注入に対するゲート酸化膜成長の相対的なオ
ーダに依存する。次に図８を参照すると、図３の領域８
に沿う断面図が図３に続くステップで示される。特に、
図８はソース／ドレインインジウム注入を受けているＰ
ＭＯＳデバイスの活性領域２４を例示する。インジウム
はソース／ドレイン領域３４に注入されてそこにｐ形不
純物を形成するだけでなく、導体ゲート３２の上方表面
に関した指定された深さにも注入される。導体ゲート３
２およびソース／ドレイン領域３４内の注入は、マスク
または付加的なフォトリソグラフィのステップを必要と
することなしに単一の注入ステップの間に有利に起こ
る。導体ゲート３２内のインジウムは材料３２内に実質
的に残り、相対物のホウ素またはＢＦ2 注入物と異な
り、材料３２を介して下にある酸化膜３０およびチャネ
ル３６へ完全に移動しない。ホウ素とフッ素およびＢＦ
2 の問題とを避けることで、インジウムは一旦与えられ
ると、近代的なＰＭＯＳデバイスの高められた表面チャ
ネル性能に必要なｐ＋ ポリシリコンゲート材料として
導体ゲート３２内に残される。下にある酸化膜３０およ
びチャネル３６への完全な移動を避けることで、チャネ
ルの長さが短い場合にみられる、マイナスのしきい値ス
キューとそのようなスキューから生じる問題とが妨げら
れる。ホウ素またはフッ化ホウ素の代わりにインジウム
をソース／ドレイン注入物として用いることで、高エネ
ルギ注入デバイスを用いると、より制御され、より浅い
注入がソース／ドレインにもたらされる。図８に示され
るように一旦インジウム注入が達成されると、続いて起
こるメタライゼーションがソース／ドレイン接合部に結
合され、ホウ素またはホウ素抽出物を必要とすることな
しに回路配線構造を完成できる。代わりに、別の例示的
な実施例に従って、インジウムが図９に示される処理ス
テップに従って注入された後でホウ素またはホウ素抽出
物が注入できる。代わりの実施例に従って、図９は図８
に示されるのに続いたステップで図３の領域８に沿う断
面図である。こうして、好ましい実施例によって図８の
ステップで注入を終える代わりに、ホウ素を用いる続い
て起こる注入が図９で示されるように利用できる。ホウ
素は図９に従って、導体ゲート３２から、下にあるゲー
ト酸化膜３０およびチャネル領域３６へ完全に拡散する
危険性を最小にして注入でき、これは、続いて起こるホ
ウ素のピーク濃度の深さＤ2 よりも深いピーク濃度時の
深さＤ1 で予め与えられたからである。深さＤ1 および
Ｄ2 は導体ゲート３２の上方表面に関して測定される。
インジウムおよびホウ素の注入エネルギを制御すること
で、インジウムは続いて起こるホウ素よりも深く注入さ
れ、導体ゲート３２からインジウムを介して下にあるゲ
ート酸化膜３０およびチャネル領域３６へホウ素が偏析
および拡散することに対するバリアを提供できる。ホウ
素がソース／ドレイン注入材料として用いられるのが不
可欠ではないが、用いられるならば、インジウム注入の
後で用いられることが理解される。大きなインジウム原
子は多結晶シリコン導体ゲート３２の結晶粒界位置およ
び結晶粒自体を十分に「詰め」、結晶粒位置を介して下
にある活性領域へ上にあるホウ素が格子および準格子間
を移動するのを防ぐ。完全な拡散に対するバリアを提供
することで、チャネルにおいてしきい値の厳しい制御を
維持し、ＯＴＥ問題を防ぐ利点が達成される。次に図１
０を参照すると、図９の実施例によるインジウムおよび
ホウ素の深さに対する濃度のグラフが示される。図１０
のグラフは導体ゲート３２の中、およびゲート酸化膜３
０の上に注入されたｐ形イオン（インジウムおよびホウ
素）のさまざまな濃度を例示する。インジウムイオンは
ゲート酸化膜３０およびチャネル領域３６の上の第１の
深さでの濃度ピークに注入されて示される。ホウ素イオ
ンのようなｐ形イオンは図９に示されるように、次のス
テップで導体ゲートへ第１の深さより浅い第２の深さで
濃度ピークに注入される。第１の深さはＤ1 として示さ
れ、第２の深さはＤ2 で示される。インジウム種は通常
よく“空乏効果”と称される現象を防ぐのに十分な深さ
で注入できる。加熱サイクルの後で、インジウム原子は
ポリシリコンの輪郭にわたって実質的に伸び、活性ホウ
素に原因がある不必要なゲート容量、または、ポリシリ
コンに次に与えられた不必要な不純物を最小にする。こ
の開示により利益を有する当業者には、この発明が、し
きい値調節物としてチャネル領域で、またはソース／ド
レイン注入物の一部として導体ゲート領域へｐ形注入物
を利用するＭＯＳアプリケーション（ＮＭＯＳおよび／
またはＰＭＯＳ）に適用できると考えられることが認識
されるであろう。また、図示され、説明されたこの発明
の形状は現在好ましい実施例としてみなされるべきであ
ることを理解されたい。特許請求の範囲で開示されるよ
うなこの発明の精神および範囲から逸脱することなく、
さまざまな変形および変化がなされてもよい。たとえ
ば、その変形が請求項に開示された結果を達成するなら
ば、この開示により利益を有する当業者には明らかにな
るように、変形が各処理ステップおよびあらゆる処理ス
テップでなされ得る。したがって、前掲の請求項はこの
ような変形および変化のすべてを含むと解釈されること
が意図される。
【図１】シリコンの局部酸化（ＬＯＣＯＳ）処理のため
に準備された、部分的な半導体基板の断面図である。
に準備された、部分的な半導体基板の断面図である。
【図２】ＬＯＣＯＳ処理により形成された、局部に制限
されたフィールド酸化膜を有する半導体基板の断面図で
ある。
されたフィールド酸化膜を有する半導体基板の断面図で
ある。
【図３】この発明による、チャネル領域へインジウム注
入を受けている半導体基板の断面図である。
入を受けている半導体基板の断面図である。
【図４】この発明による、ゲート酸化膜の下のチャネル
領域内に形成されたインジウム注入領域を有する半導体
基板活性領域を示す、図３の領域５または８に沿う断面
図である。
領域内に形成されたインジウム注入領域を有する半導体
基板活性領域を示す、図３の領域５または８に沿う断面
図である。
【図５】図３に示されるのに続くステップでソース／ド
レインヒ素またはリン注入を受けているＮＭＯＳデバイ
スの活性領域を示す、図３の領域５に沿う断面図であ
る。
レインヒ素またはリン注入を受けているＮＭＯＳデバイ
スの活性領域を示す、図３の領域５に沿う断面図であ
る。
【図６】チャネル領域内のインジウム注入の利点を原子
レベルで示す、図５の領域６に沿う詳細図である。
レベルで示す、図５の領域６に沿う詳細図である。
【図７】この発明による、図３のチャネル領域へのイン
ジウム注入の深さに対する濃度のグラフ図である。
ジウム注入の深さに対する濃度のグラフ図である。
【図８】図３に示される注入に続く、またはその代わり
のステップでソース／ドレインインジウム注入を受けて
いるＰＭＯＳデバイスの半導体基板活性領域を示す、図
３の領域８に沿う断面図である。
のステップでソース／ドレインインジウム注入を受けて
いるＰＭＯＳデバイスの半導体基板活性領域を示す、図
３の領域８に沿う断面図である。
【図９】図８に示されるのに続くステップでソース／ド
レインホウ素注入を受けている代わりの実施例におい
て、ＰＭＯＳデバイスの半導体基板活性領域を示す、図
３の領域８に沿う断面図である。
レインホウ素注入を受けている代わりの実施例におい
て、ＰＭＯＳデバイスの半導体基板活性領域を示す、図
３の領域８に沿う断面図である。
【図１０】この発明による、図８および９の導体ゲート
へのインジウムおよびホウ素注入の深さに対する濃度の
グラフ図である。
へのインジウムおよびホウ素注入の深さに対する濃度の
グラフ図である。
２２ フィールド酸化膜 ２４ 活性領域 ２８ インジウム注入領域 ３０ ゲート酸化膜 ３２ 導体ゲート ３４ ソース／ドレイン領域 ３６ チャネル領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モハメッド・アンジューム アメリカ合衆国、78747 テキサス州、オ ースティン、ジュピター・ヒルズ・ドライ ブ、10107 (72)発明者 アラン・エル・ストューバー アメリカ合衆国、78748 テキサス州、オ ースティン、クラウンズポイント、2200 (72)発明者 イブラヒム・ケイ・バーキ アメリカ合衆国、78745 テキサス州、オ ースティン、ファンシー・ギャップ・レー ン、2208
Claims (18)
- 【請求項１】 集積回路を製造するための方法であっ
て、 半導体基板の上方表面の活性領域に開口を設けるステッ
プと、 前記活性領域の一部にわたって導体ゲートを構成するス
テップと、 前記開口を介して前記導体ゲートと、前記活性領域内に
形成されたソースおよびドレイン領域とへインジウムイ
オンを注入するステップとを含む、方法。 - 【請求項２】 前記設けるステップは、 前記半導体基板の上方表面上にパッド酸化膜を成長させ
るステップと、 前記パッド酸化膜上に窒化シリコンを堆積するステップ
と、 前記窒化シリコンおよび前記パッド酸化膜の一部を選択
的に取除き、前記半導体基板の上方表面のフィールド領
域を露出するステップと、 前記半導体基板の露出されたフィールド領域上に絶縁材
料を形成するステップと、 前記活性領域の上にある、残存する前記窒化シリコンお
よび前記パッド酸化膜を取除き、前記絶縁材料を介して
前記開口を生成するステップとを含む、請求項１に記載
の方法。 - 【請求項３】 前記形成するステップは、本質的にシリ
コンからなる半導体基板上に、本質的に二酸化シリコン
からなる絶縁材料を成長させるステップを含む、請求項
２に記載の方法。 - 【請求項４】 前記構成するステップは、 前記活性領域の全体にわたってポリシリコンの層を堆積
するステップを含み、前記活性領域は前記ソース領域お
よび前記ドレイン領域の間に置かれたチャネル領域を含
み、さらに、 前記ソースおよびドレイン領域の上にある前記ポリシリ
コンの一部を取除き、前記チャネル領域の上にある前記
ポリシリコンを適所に残す間に前記ソースおよびドレイ
ン領域を露出するステップを含む、請求項１に記載の方
法。 - 【請求項５】 前記注入するステップは、前記導体ゲー
トへ前記チャネル領域の上のある深さで濃度ピークにイ
ンジウムイオンを注入するステップを含む、請求項４に
記載の方法。 - 【請求項６】 前記注入するステップは、前記ソースお
よびドレイン領域へ１．０μｍよりも浅い深さで濃度ピ
ークにインジウムイオンを注入するステップを含む、請
求項４に記載の方法。 - 【請求項７】 前記注入するステップは、 元素のインジウムを電離するステップと、 １×１０15ａｔｏｍｓ／ｃｍ2 から１×１０16ａｔｏｍ
ｓ／ｃｍ2 の範囲内のドーズ量で、１１０ｋｅＶよりも
大きい注入エネルギでインジウムイオンを加速するステ
ップとを含む、請求項１に記載の方法。 - 【請求項８】 請求項１に記載の方法で製造される、集
積回路。 - 【請求項９】 前記注入するステップは、前記導体ゲー
トへ前記チャネル領域の上の第１の深さで濃度ピークに
インジウムイオンを注入するステップと、前記インジウ
ムイオンが注入された後で、前記開口を介して前記導体
ゲートと前記活性領域内に形成されたソースおよびドレ
イン領域とへｐ形イオンを注入するステップとを含む、
請求項１に記載の方法。 - 【請求項１０】 前記ｐ形イオンは、前記導体ゲートへ
前記第１の深さよりも浅い第２の深さで濃度ピークに注
入される、請求項９に記載の方法。 - 【請求項１１】 パターン化された半導体ゲート導体か
ら、下にあるチャネル領域へのｐ形ドーパントの拡散を
減少するための方法であって、 基板の上方表面にわたって半導体ｎ形基板と絶縁材料の
第１の層とを設けるステップと、 絶縁材料にわたって導体材料を設けるステップと、 導体材料および下にある絶縁材料の一部を選択的に取り
除き、ソース領域、ドレイン領域、および、パターン化
された導体ゲートを提供するステップとを含み、前記導
体ゲートは絶縁材料に隣接した、露出した上方表面およ
び下方表面を有し、前記ソースおよびドレイン領域は、
パターン化された導体ゲートの下にあるチャネル領域に
よって前記基板内で間隔を空けられ、この方法は、 露出した表面を介して導体ゲートへ、前記導体ゲートの
上方表面に対して第１の深さで濃度ピークにインジウム
を注入するステップと、 露出した表面を介して導体ゲートへ、前記導体ゲートの
上方表面に対して第２の深さで濃度ピークにｐ形ドーパ
ントを注入するステップとを含み、第２の深さは前記第
１の深さよりも浅い、方法。 - 【請求項１２】 インジウムを注入する前記ステップ
は、ソースおよびドレイン領域へ、前記基板の上方表面
に対して第３の深さで濃度ピークにインジウムを注入す
るステップをさらに含む、請求項１１に記載の方法。 - 【請求項１３】 ホウ素を注入する前記ステップは、ソ
ースおよびドレイン領域へ、前記基板の上方表面に対し
て第４の深さで濃度ピークにホウ素を注入するステップ
をさらに含み、前記第４の深さは前記第３の深さよりも
浅い、請求項１２に記載の方法。 - 【請求項１４】 前記半導体ｎ形基板はシリコンを含
む、請求項１１に記載の方法。 - 【請求項１５】 前記導体材料は多結晶シリコンを含
む、請求項１１に記載の方法。 - 【請求項１６】 前記第１の深さおよび第２の深さは前
記導体ゲートの下方表面よりも浅い、請求項１１に記載
の方法。 - 【請求項１７】 前記ｐ形ドーパントはホウ素を含む、
請求項１１に記載の方法。 - 【請求項１８】 前記ｐ形ドーパントはＢＦ2 を含む、
請求項１１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US32092494A | 1994-10-11 | 1994-10-11 | |
| US08/320924 | 1994-10-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250730A true JPH08250730A (ja) | 1996-09-27 |
| JP4260905B2 JP4260905B2 (ja) | 2009-04-30 |
Family
ID=23248430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26179595A Expired - Lifetime JP4260905B2 (ja) | 1994-10-11 | 1995-10-09 | 集積回路を製造するための方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6331458B1 (ja) |
| EP (1) | EP0707345B1 (ja) |
| JP (1) | JP4260905B2 (ja) |
| KR (1) | KR960015811A (ja) |
| AT (1) | ATE188574T1 (ja) |
| DE (1) | DE69514307T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187480A (ja) * | 2010-03-04 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821147A (en) * | 1995-12-11 | 1998-10-13 | Lucent Technologies, Inc. | Integrated circuit fabrication |
| WO1999035685A1 (en) * | 1998-01-05 | 1999-07-15 | Advanced Micro Devices, Inc. | Integrated cmos transistor formation |
| US7091093B1 (en) * | 1999-09-17 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having a pocket dopant diffused layer |
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2002076332A (ja) * | 2000-08-24 | 2002-03-15 | Hitachi Ltd | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| KR100387536B1 (ko) * | 2000-10-18 | 2003-06-18 | 주식회사 루밴틱스 | 광학 접착제 수지 조성물 및 광학 접착제 수지의 제조방법 |
| KR20020037459A (ko) * | 2000-11-14 | 2002-05-22 | 박성수 | 각종 카드에 인쇄되는 uv향기 잉크의 조성물 |
| US6885078B2 (en) * | 2001-11-09 | 2005-04-26 | Lsi Logic Corporation | Circuit isolation utilizing MeV implantation |
| US7189606B2 (en) * | 2002-06-05 | 2007-03-13 | Micron Technology, Inc. | Method of forming fully-depleted (FD) SOI MOSFET access transistor |
| US6756619B2 (en) * | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
| KR100496551B1 (ko) * | 2002-11-20 | 2005-06-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6734070B1 (en) * | 2003-03-17 | 2004-05-11 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device with field-effect transistors having shallow source and drain junctions |
| US7071515B2 (en) * | 2003-07-14 | 2006-07-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Narrow width effect improvement with photoresist plug process and STI corner ion implantation |
| US6949785B2 (en) * | 2004-01-14 | 2005-09-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Random access memory (RAM) capacitor in shallow trench isolation with improved electrical isolation to overlying gate electrodes |
| JP2006186261A (ja) * | 2004-12-28 | 2006-07-13 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7645687B2 (en) * | 2005-01-20 | 2010-01-12 | Chartered Semiconductor Manufacturing, Ltd. | Method to fabricate variable work function gates for FUSI devices |
| KR100779395B1 (ko) * | 2006-08-31 | 2007-11-23 | 동부일렉트로닉스 주식회사 | 반도체소자 및 그 제조방법 |
| TWI418603B (zh) | 2007-03-16 | 2013-12-11 | Mitsubishi Gas Chemical Co | 光穿透型電磁波屏蔽積層體及其製造方法、光穿透型電波吸收體，以及接著劑組成物 |
| US8173503B2 (en) * | 2009-02-23 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fabrication of source/drain extensions with ultra-shallow junctions |
| US10590299B2 (en) | 2010-06-01 | 2020-03-17 | Riken Technos Corp. | Paint, adhesive composition, bonding method and laminate |
| US10553494B2 (en) * | 2016-11-29 | 2020-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Breakdown resistant semiconductor apparatus and method of making same |
| JP6996858B2 (ja) * | 2017-03-29 | 2022-01-17 | 旭化成エレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| KR102694956B1 (ko) * | 2022-12-28 | 2024-08-14 | 원광대학교산학협력단 | 유기 실란 커플링제를 포함하는 광경화형 점착제 조성물 및 이의 제조 방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3883372A (en) * | 1973-07-11 | 1975-05-13 | Westinghouse Electric Corp | Method of making a planar graded channel MOS transistor |
| JPS5952849A (ja) * | 1982-09-20 | 1984-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60224271A (ja) | 1984-04-20 | 1985-11-08 | Nec Corp | 半導体装置およびその製造方法 |
| US4746964A (en) | 1986-08-28 | 1988-05-24 | Fairchild Semiconductor Corporation | Modification of properties of p-type dopants with other p-type dopants |
| US4851360A (en) * | 1986-09-29 | 1989-07-25 | Texas Instruments Incorporated | NMOS source/drain doping with both P and As |
| US4835112A (en) | 1988-03-08 | 1989-05-30 | Motorola, Inc. | CMOS salicide process using germanium implantation |
| US5021851A (en) | 1988-05-03 | 1991-06-04 | Texas Instruments Incorporated | NMOS source/drain doping with both P and As |
| US4889819A (en) * | 1988-05-20 | 1989-12-26 | International Business Machines Corporation | Method for fabricating shallow junctions by preamorphizing with dopant of same conductivity as substrate |
| JPH02291150A (ja) * | 1989-04-28 | 1990-11-30 | Hitachi Ltd | 半導体装置 |
| US5134447A (en) * | 1989-09-22 | 1992-07-28 | At&T Bell Laboratories | Neutral impurities to increase lifetime of operation of semiconductor devices |
| US5296401A (en) * | 1990-01-11 | 1994-03-22 | Mitsubishi Denki Kabushiki Kaisha | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof |
| US5320974A (en) * | 1991-07-25 | 1994-06-14 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor transistor device by implanting punch through stoppers |
| US5266508A (en) * | 1991-08-26 | 1993-11-30 | Sharp Kabushiki Kaisha | Process for manufacturing semiconductor device |
| US5344790A (en) * | 1993-08-31 | 1994-09-06 | Sgs-Thomson Microelectronics, Inc. | Making integrated circuit transistor having drain junction offset |
-
1995
- 1995-09-22 US US08/532,861 patent/US6331458B1/en not_active Expired - Lifetime
- 1995-10-06 DE DE69514307T patent/DE69514307T2/de not_active Expired - Lifetime
- 1995-10-06 AT AT95307087T patent/ATE188574T1/de active
- 1995-10-06 EP EP95307087A patent/EP0707345B1/en not_active Expired - Lifetime
- 1995-10-09 JP JP26179595A patent/JP4260905B2/ja not_active Expired - Lifetime
- 1995-10-10 KR KR1019950034672A patent/KR960015811A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187480A (ja) * | 2010-03-04 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6331458B1 (en) | 2001-12-18 |
| ATE188574T1 (de) | 2000-01-15 |
| EP0707345B1 (en) | 2000-01-05 |
| DE69514307D1 (de) | 2000-02-10 |
| EP0707345A1 (en) | 1996-04-17 |
| KR960015811A (ko) | 1996-05-22 |
| DE69514307T2 (de) | 2000-08-10 |
| JP4260905B2 (ja) | 2009-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4260905B2 (ja) | 集積回路を製造するための方法 | |
| KR100615657B1 (ko) | 격자간 원자들을 생성하기 위한 준-비정질의 경사각 주입을 이용하여 강화된 횡방향 확산을 제공하는 채널 길이가 감소된 저농도로 도핑된 드레인 트랜지스터 | |
| US6100143A (en) | Method of making a depleted poly-silicon edged MOSFET structure | |
| US6316302B1 (en) | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant | |
| JP4597531B2 (ja) | チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法 | |
| US7064399B2 (en) | Advanced CMOS using super steep retrograde wells | |
| EP0550015B1 (en) | Lateral double diffused insulated gate field effect transistor and fabrication process | |
| US5899732A (en) | Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device | |
| US4599118A (en) | Method of making MOSFET by multiple implantations followed by a diffusion step | |
| KR100535953B1 (ko) | Ｎ 채널 트랜지스터 및 ｐ 채널 트랜지스터의 성능을 독립적으로 최적화하기 위해 제거가능한 측벽 스페이서를 이용하는 ｃｍｏｓ 제조 방법 | |
| US4760033A (en) | Method for the manufacture of complementary MOS field effect transistors in VLSI technology | |
| US5976956A (en) | Method of controlling dopant concentrations using transient-enhanced diffusion prior to gate formation in a device | |
| USRE32800E (en) | Method of making mosfet by multiple implantations followed by a diffusion step | |
| US5960291A (en) | Asymmetric channel transistor and method for making same | |
| JPH08330587A (ja) | 集積回路を製造するための方法、ならびにチャネル領域からおよびフィールド領域から隣接するソースおよびドレイン領域へのボロンの拡散および偏析を補充するための方法 | |
| KR20040104957A (ko) | 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법 | |
| JP3394408B2 (ja) | 半導体装置及びその製造方法 | |
| KR100796825B1 (ko) | 반도체 디바이스 제조 방법 | |
| US6261885B1 (en) | Method for forming integrated circuit gate conductors from dual layers of polysilicon | |
| US9362399B2 (en) | Well implant through dummy gate oxide in gate-last process | |
| US6194293B1 (en) | Channel formation after source and drain regions are formed | |
| US6624476B1 (en) | Semiconductor-on-insulator (SOI) substrate having selective dopant implant in insulator layer and method of fabricating | |
| JPH08250729A (ja) | 集積回路を製造するための方法およびｎｍｏｓデバイスを形成するための方法、ならびに集積回路 | |
| US6180470B1 (en) | FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements | |
| KR100281397B1 (ko) | 초박형 ｓｏｉ 정전기방전 보호 소자의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060724 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060727 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061005 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061107 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070202 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070409 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070420 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081212 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |