JPH08255073A - 数値フォーマット変換装置 - Google Patents
数値フォーマット変換装置Info
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- JPH08255073A JPH08255073A JP7350962A JP35096295A JPH08255073A JP H08255073 A JPH08255073 A JP H08255073A JP 7350962 A JP7350962 A JP 7350962A JP 35096295 A JP35096295 A JP 35096295A JP H08255073 A JPH08255073 A JP H08255073A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 3
- 244000025254 Cannabis sativa Species 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 240000001749 Quercus lobata Species 0.000 description 1
- 235000013400 Quercus lobata Nutrition 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/24—Conversion to or from floating-point codes
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【課題】 種々の固定小数点数値フォーマット及び浮動
小数点数値フォーマットをサポートし、信号処理経路の
必要性に応じて、数値フォーマットを固定小数点から浮
動小数点に、浮動小数点から固定小数点に、又は浮動小
数点から別の浮動小数点に変換する。 【解決手段】 デジタルべき指数信号発生手段１２〜１
８は、入力デジタル信号と、この入力デジタル信号の数
値フォーマット及び出力デジタル信号の数値フォーマッ
トで決まるべき指数範囲及びべき指数オフセットとか
ら、デジタルべき指数信号Ｅf を発生する。デジタル仮
数信号発生手段１４、２０〜３０は、入力デジタル信
号、べき指数範囲及びべき指数オフセットからデジタル
仮数信号を発生する。この際、出力数値フォーマットが
浮動小数点のときには、デジタルべき指数信号及びデジ
タル仮数信号により出力デジタル信号を発生し、出力数
値フォーマットが固定小数点フォーマットのときには、
デジタル仮数信号により出力デジタル信号を発生する。
小数点数値フォーマットをサポートし、信号処理経路の
必要性に応じて、数値フォーマットを固定小数点から浮
動小数点に、浮動小数点から固定小数点に、又は浮動小
数点から別の浮動小数点に変換する。 【解決手段】 デジタルべき指数信号発生手段１２〜１
８は、入力デジタル信号と、この入力デジタル信号の数
値フォーマット及び出力デジタル信号の数値フォーマッ
トで決まるべき指数範囲及びべき指数オフセットとか
ら、デジタルべき指数信号Ｅf を発生する。デジタル仮
数信号発生手段１４、２０〜３０は、入力デジタル信
号、べき指数範囲及びべき指数オフセットからデジタル
仮数信号を発生する。この際、出力数値フォーマットが
浮動小数点のときには、デジタルべき指数信号及びデジ
タル仮数信号により出力デジタル信号を発生し、出力数
値フォーマットが固定小数点フォーマットのときには、
デジタル仮数信号により出力デジタル信号を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号処理
に関し、特に、種々の固定小数点数値フォーマット及び
浮動小数点数値フォーマットをサポートし、信号処理経
路における必要性に応じてフォーマット間の変換を行う
信号処理用数値フォーマット変換装置に関する。
に関し、特に、種々の固定小数点数値フォーマット及び
浮動小数点数値フォーマットをサポートし、信号処理経
路における必要性に応じてフォーマット間の変換を行う
信号処理用数値フォーマット変換装置に関する。
【０００２】
【従来の技術】ほとんどのデジタル信号処理は、固定小
数点２進数値フォーマットにより表される一連の数値サ
ンプルの形式で表現される信号により行われている。こ
のフォーマットは、比較的簡単なために一般的であり、
最も一般的な信号処理動作は、加算、減算、比較及び乗
算の如きハードウェアにより実現できる。信号の制御が
容易であるこの数値フォーマットの他の利点には、丸め
込み誤差に対する良好な制御、固定された制限範囲、全
範囲にわたる一定の分解能などがある。
数点２進数値フォーマットにより表される一連の数値サ
ンプルの形式で表現される信号により行われている。こ
のフォーマットは、比較的簡単なために一般的であり、
最も一般的な信号処理動作は、加算、減算、比較及び乗
算の如きハードウェアにより実現できる。信号の制御が
容易であるこの数値フォーマットの他の利点には、丸め
込み誤差に対する良好な制御、固定された制限範囲、全
範囲にわたる一定の分解能などがある。
【０００３】
【発明が解決しようとする課題】しかし、２乗、平方
根、対数、指数及び除算の如き多くの一般的でない信号
処理動作にとって、固定範囲及び一定の分解能は大きな
欠点でもある。結果の精度を維持するために、固定小数
点フォーマットを用いた場合、これら動作の各々には、
数値サンプルのワードのサイズを大きく拡大するか縮小
することが必要である。例えば、１６ビット数を２乗し
た結果、３２ビットが必要になる。したがって、これら
の場合、浮動小数点数値フォーマットがより適切であ
る。残念なことに、浮動小数点数値フォーマットにおい
て加算、減算及び比較動作を実現することは非常に困難
であるので、多くの場合にこれらを行うのが非常に高価
になる。
根、対数、指数及び除算の如き多くの一般的でない信号
処理動作にとって、固定範囲及び一定の分解能は大きな
欠点でもある。結果の精度を維持するために、固定小数
点フォーマットを用いた場合、これら動作の各々には、
数値サンプルのワードのサイズを大きく拡大するか縮小
することが必要である。例えば、１６ビット数を２乗し
た結果、３２ビットが必要になる。したがって、これら
の場合、浮動小数点数値フォーマットがより適切であ
る。残念なことに、浮動小数点数値フォーマットにおい
て加算、減算及び比較動作を実現することは非常に困難
であるので、多くの場合にこれらを行うのが非常に高価
になる。
【０００４】しばしばデジタル信号処理環境において、
信号を表すベクトル又は虚数の大きさが必要になる。こ
の大きさを求めるには、２つの直交ベクトル成分を各信
号源から得て、デジタル整数値を与える。一般的にはリ
ード・オンリ・メモリのルックアップ・テーブルによ
り、これら整数値の各々を２乗し、これら２乗を加算
し、その結果の平方根を求める。リード・オンリ・メモ
リの入力数が制限されているので、平方根の和を浮動小
数点数に変換することが望ましい。平方根を扱うには、
ルックアップ・テーブルをアクセスするビット数が過大
にならないように、浮動小数点数のべき指数を制限する
必要がある。これには、べき指数のサイズを決め、制限
及びシフトを行う付加回路が必要になる。
信号を表すベクトル又は虚数の大きさが必要になる。こ
の大きさを求めるには、２つの直交ベクトル成分を各信
号源から得て、デジタル整数値を与える。一般的にはリ
ード・オンリ・メモリのルックアップ・テーブルによ
り、これら整数値の各々を２乗し、これら２乗を加算
し、その結果の平方根を求める。リード・オンリ・メモ
リの入力数が制限されているので、平方根の和を浮動小
数点数に変換することが望ましい。平方根を扱うには、
ルックアップ・テーブルをアクセスするビット数が過大
にならないように、浮動小数点数のべき指数を制限する
必要がある。これには、べき指数のサイズを決め、制限
及びシフトを行う付加回路が必要になる。
【０００５】デジタル・ビデオ効果環境における他の例
は、ビデオ画像の入力フレームからどのピクセルの組み
合わせをアクセスして、対応するピクセルを出力する必
要があるかを決定する際に、逆アドレス指定を行う。こ
れには、デジタル整数を与える３つの信号源が必要であ
る。２つの信号源からの数値を第３の信号源からの数値
で除算するが、浮動小数点数値フォーマットに変換する
必要がある。その結果から２つのアドレスを得るには、
固定小数点数値フォーマットに戻す変換が必要である。
従来は、数値フォーマットの各々に対して、特定の回路
が必要であった。
は、ビデオ画像の入力フレームからどのピクセルの組み
合わせをアクセスして、対応するピクセルを出力する必
要があるかを決定する際に、逆アドレス指定を行う。こ
れには、デジタル整数を与える３つの信号源が必要であ
る。２つの信号源からの数値を第３の信号源からの数値
で除算するが、浮動小数点数値フォーマットに変換する
必要がある。その結果から２つのアドレスを得るには、
固定小数点数値フォーマットに戻す変換が必要である。
従来は、数値フォーマットの各々に対して、特定の回路
が必要であった。
【０００６】そこで、種々の固定小数点数値フォーマッ
ト及び浮動小数点数値フォーマットをサポートして、信
号処理経路の必要性に応じて、数値フォーマット間の変
換を行うハードウェアが必要とされている。
ト及び浮動小数点数値フォーマットをサポートして、信
号処理経路の必要性に応じて、数値フォーマット間の変
換を行うハードウェアが必要とされている。
【０００７】したがって、本発明の目的は、種々の固定
小数点数値フォーマット及び浮動小数点数値フォーマッ
トをサポートし、信号処理経路の必要性に応じて数値フ
ォーマット間での変換を行う信号処理用数値フォーマッ
ト変換装置の提供にある。
小数点数値フォーマット及び浮動小数点数値フォーマッ
トをサポートし、信号処理経路の必要性に応じて数値フ
ォーマット間での変換を行う信号処理用数値フォーマッ
ト変換装置の提供にある。
【０００８】
【課題を解決するための手段】本発明によれば、数値フ
ォーマット変換装置は、２つの入力端及び２つの出力端
を具えている。一方の入力端は、浮動小数点数値入力フ
ォーマットに対してべき指数部分を受けると共に、固定
小数点数値入力フォーマットに対してゼロを受ける。ま
た、他方の入力端は、浮動小数点数値入力フォーマット
に対して仮数部分を受けると共に固定小数点数値入力フ
ォーマットに対して固定小数点数値を受ける。所望出力
数値フォーマットに応じて、最小べき指数、最大べき指
数及びべき指数オフセットの値を定数として装置に入力
する。これら定数に応答して、入力数値を所望出力数値
フォーマットに変換する。出力端の一方は、浮動小数点
数値出力フォーマットに対してべき指数値を与えるが、
固定小数点数値出力フォーマットに対しては、この出力
端の一方を用いない。他方の出力端は、浮動小数点数値
出力フォーマットに対して仮数値を与えるが、固定小数
点数値出力フォーマットに対しては固定小数点数値を与
える。
ォーマット変換装置は、２つの入力端及び２つの出力端
を具えている。一方の入力端は、浮動小数点数値入力フ
ォーマットに対してべき指数部分を受けると共に、固定
小数点数値入力フォーマットに対してゼロを受ける。ま
た、他方の入力端は、浮動小数点数値入力フォーマット
に対して仮数部分を受けると共に固定小数点数値入力フ
ォーマットに対して固定小数点数値を受ける。所望出力
数値フォーマットに応じて、最小べき指数、最大べき指
数及びべき指数オフセットの値を定数として装置に入力
する。これら定数に応答して、入力数値を所望出力数値
フォーマットに変換する。出力端の一方は、浮動小数点
数値出力フォーマットに対してべき指数値を与えるが、
固定小数点数値出力フォーマットに対しては、この出力
端の一方を用いない。他方の出力端は、浮動小数点数値
出力フォーマットに対して仮数値を与えるが、固定小数
点数値出力フォーマットに対しては固定小数点数値を与
える。
【０００９】本発明のその他の目的、利点及び新規な特
徴は、特許請求の範囲及び添付図を参照した以下の詳細
説明から明らかになろう。
徴は、特許請求の範囲及び添付図を参照した以下の詳細
説明から明らかになろう。
【００１０】
【発明の実施の形態】図１は、本発明の第１実施例のブ
ロック図である。入力信号の信号データ小数点の値を表
し、浮動小数点数値フォーマットではｓｎｎｎｎｎｎｎ
×２**Ｅの如き各デジタル・データ・ワードは、Ｍビッ
ト又は数ビットのべき指数部分Ｅと、Ｎビット又は数ビ
ットの符号（ｓ）のある仮数部分ｓｎｎｎｎｎｎｎを具
えている（なお、２**Ｅは、２のＥ乗を表す）。固定小
数点数値では、べき指数部分Ｅはゼロである。べき指数
部分Ｅをべき指数オフセット定数と共にオフセット加算
回路１２に入力する。このオフセット加算回路１２は、
浮動小数点入力フォーマットに対してべき指数のバイア
スを加算し、固定小数点入力フォーマットに対して２進
小数点位置を定義して、オフセットべき指数Ｅo を発生
する。範囲［−１、１−２**（Ｎ−１）］内のＮビット
の符号付き端数部分の形式である仮数部分（符号ビット
部分）を、カウンタ１４に入力する。このカウンタ１４
は、符号ビットの数マイナス１を計数して、シフトべき
指数Ｅs を出力する。オフセット成分Ｅo 及びシフトべ
き指数Ｅs を出力加算回路１６に入力し、Ｅo からＥs
を減算して、クリップされていない出力べき指数Ｅr
（中間べき指数信号）を発生する。次に、クリップされ
ていない出力べき指数Ｅr を、ユーザが制御した最大及
び最小べき指数定数と共に、出力べき指数クリップ回路
１８に入力する。クリップ回路１８は、クリップされて
いない出力べき指数Ｅr が所望べき指数範囲（最大及び
最小べき指数定数で決まる）の外ならば、このべき指数
Ｅr をかかる最大又は最小べき指数定数レベルにクリッ
プして、最終出力べき指数Ｅf を発生する。なお、加算
回路１２、１６及びカウンタ１４が組み合わせ手段を構
成し、この組み合わせ手段及びクリップ回路１８がデジ
タルべき指数信号発生手段を構成する。
ロック図である。入力信号の信号データ小数点の値を表
し、浮動小数点数値フォーマットではｓｎｎｎｎｎｎｎ
×２**Ｅの如き各デジタル・データ・ワードは、Ｍビッ
ト又は数ビットのべき指数部分Ｅと、Ｎビット又は数ビ
ットの符号（ｓ）のある仮数部分ｓｎｎｎｎｎｎｎを具
えている（なお、２**Ｅは、２のＥ乗を表す）。固定小
数点数値では、べき指数部分Ｅはゼロである。べき指数
部分Ｅをべき指数オフセット定数と共にオフセット加算
回路１２に入力する。このオフセット加算回路１２は、
浮動小数点入力フォーマットに対してべき指数のバイア
スを加算し、固定小数点入力フォーマットに対して２進
小数点位置を定義して、オフセットべき指数Ｅo を発生
する。範囲［−１、１−２**（Ｎ−１）］内のＮビット
の符号付き端数部分の形式である仮数部分（符号ビット
部分）を、カウンタ１４に入力する。このカウンタ１４
は、符号ビットの数マイナス１を計数して、シフトべき
指数Ｅs を出力する。オフセット成分Ｅo 及びシフトべ
き指数Ｅs を出力加算回路１６に入力し、Ｅo からＥs
を減算して、クリップされていない出力べき指数Ｅr
（中間べき指数信号）を発生する。次に、クリップされ
ていない出力べき指数Ｅr を、ユーザが制御した最大及
び最小べき指数定数と共に、出力べき指数クリップ回路
１８に入力する。クリップ回路１８は、クリップされて
いない出力べき指数Ｅr が所望べき指数範囲（最大及び
最小べき指数定数で決まる）の外ならば、このべき指数
Ｅr をかかる最大又は最小べき指数定数レベルにクリッ
プして、最終出力べき指数Ｅf を発生する。なお、加算
回路１２、１６及びカウンタ１４が組み合わせ手段を構
成し、この組み合わせ手段及びクリップ回路１８がデジ
タルべき指数信号発生手段を構成する。
【００１１】出力仮数又は固定小数点数値のフォーマッ
トを設定するために、クリップされていない出力べき指
数Ｅr を最小べき指数定数と共にクリップ加算回路２０
に入力して、最小べき指数定数からＥr を減算して、ク
リップべき指数Ｅc を発生する。このクリップべき指数
Ｅc をクリップ回路２２に入力する。このクリップ回路
２２は、クリップ・モード・コマンドが制御する。浮動
小数点出力フォーマットでは、クリップ回路２２は、負
の値をゼロにクリップする。漸次のアンダーフローが望
ましくない浮動小数点出力フォーマットでは、クリップ
回路２２は、正の値が検出されると、正出力信号を発生
する。固定小数点出力フォーマットでは、負の結果をク
リップしない。シフト加算回路２４は、シフトべき指数
値Ｅs をクリップされた値Ｅc から減算して、クリップ
されていないシフト制御信号を発生する。このクリップ
されていないシフト制御信号をシフト・クリップ回路２
６に入力して、制御信号がＮより大きければ、クリップ
されていないシフト制御信号をＮにクリップする。シフ
ト・クリップ回路２６からのクリップされたシフト制御
信号を、仮数部分と共に符号拡張バレル・シフト器２８
に入力する。このバレル・シフト器２８は、クリップさ
れたシフト制御信号に応じて仮数部分を右方向にシフト
して、クリップされていない出力仮数信号を発生する。
クリップされていない出力仮数信号は、出力仮数クリッ
プ回路３０に入力する。この出力仮数クリップ回路３０
への他の入力は、クリップされていない出力べき指数Ｅ
r が最大べき指数値によりクリップされたときに発生す
る出力べき指数クリップ回路１８からの最大クリップ信
号と、クリップ回路２２からの正出力信号と、バレル・
シフト器２８からのオーバーフロー（ＯＶＦＬ）出力と
である。なお、これら信号がクリップ範囲を定める。ク
リップされていない出力仮数信号は、クリップ回路３０
により、正の場合に最大レベルにクリップされ、負の場
合に最小レベルにクリップされて、浮動小数点数値フォ
ーマットで出力仮数信号を発生するか、固定小数点数値
フォーマットで出力固定小数点数値信号を発生する。な
お、加算回路２０及びクリップ回路２２がクリップされ
たべき指数信号発生手段を構成し、カウンタ１４、加算
回路２４及びシフト・クリップ回路２６がシフト制御信
号生成手段を構成する。また、これらクリップされたべ
き指数信号発生手段及びシフト制御信号生成手段がシフ
ト制御信号発生手段を構成する。そして、このシフト制
御信号発生手段、バレル・シフト器２８及びクリップ回
路３０がデジタル仮数信号発生手段を構成する。
トを設定するために、クリップされていない出力べき指
数Ｅr を最小べき指数定数と共にクリップ加算回路２０
に入力して、最小べき指数定数からＥr を減算して、ク
リップべき指数Ｅc を発生する。このクリップべき指数
Ｅc をクリップ回路２２に入力する。このクリップ回路
２２は、クリップ・モード・コマンドが制御する。浮動
小数点出力フォーマットでは、クリップ回路２２は、負
の値をゼロにクリップする。漸次のアンダーフローが望
ましくない浮動小数点出力フォーマットでは、クリップ
回路２２は、正の値が検出されると、正出力信号を発生
する。固定小数点出力フォーマットでは、負の結果をク
リップしない。シフト加算回路２４は、シフトべき指数
値Ｅs をクリップされた値Ｅc から減算して、クリップ
されていないシフト制御信号を発生する。このクリップ
されていないシフト制御信号をシフト・クリップ回路２
６に入力して、制御信号がＮより大きければ、クリップ
されていないシフト制御信号をＮにクリップする。シフ
ト・クリップ回路２６からのクリップされたシフト制御
信号を、仮数部分と共に符号拡張バレル・シフト器２８
に入力する。このバレル・シフト器２８は、クリップさ
れたシフト制御信号に応じて仮数部分を右方向にシフト
して、クリップされていない出力仮数信号を発生する。
クリップされていない出力仮数信号は、出力仮数クリッ
プ回路３０に入力する。この出力仮数クリップ回路３０
への他の入力は、クリップされていない出力べき指数Ｅ
r が最大べき指数値によりクリップされたときに発生す
る出力べき指数クリップ回路１８からの最大クリップ信
号と、クリップ回路２２からの正出力信号と、バレル・
シフト器２８からのオーバーフロー（ＯＶＦＬ）出力と
である。なお、これら信号がクリップ範囲を定める。ク
リップされていない出力仮数信号は、クリップ回路３０
により、正の場合に最大レベルにクリップされ、負の場
合に最小レベルにクリップされて、浮動小数点数値フォ
ーマットで出力仮数信号を発生するか、固定小数点数値
フォーマットで出力固定小数点数値信号を発生する。な
お、加算回路２０及びクリップ回路２２がクリップされ
たべき指数信号発生手段を構成し、カウンタ１４、加算
回路２４及びシフト・クリップ回路２６がシフト制御信
号生成手段を構成する。また、これらクリップされたべ
き指数信号発生手段及びシフト制御信号生成手段がシフ
ト制御信号発生手段を構成する。そして、このシフト制
御信号発生手段、バレル・シフト器２８及びクリップ回
路３０がデジタル仮数信号発生手段を構成する。
【００１２】固定小数点数値出力フォーマットでは、最
小及び最大べき指数定数を共に−Ｐに設定する。なお、
Ｐは、整数ビットの数値であり、符号ビットを計数しな
い。これら整数ビットは、出力における２進小数点の左
にある。浮動小数点出力では、最小及び最大べき指数定
数が、浮動小数点出力のべき指数信号が変化する範囲を
定義する。べき指数が大きすぎる数値を、最大正浮動小
数点レベル又は最小負浮動小数点レベルにクリップして
もよい。べき指数が小さすぎる数値のべき指数信号は、
最小べき指数レベルにクリップされて、非正規化とし、
べき指数信号のレベルが小さくなるにつれて、徐々にゼ
ロとなる。この処理は、漸次のアンダーフローとして知
られている。最小べき指数定数よりも小さいべき指数信
号に対して漸次アンダーフローにならない浮動小数点出
力フォーマットを維持するために、クリップ回路２２か
らの正出力信号を用いて、仮数出力信号をゼロにクリッ
プする。固定小数点出力信号をクリップすることなくオ
ーバーフローできる固定小数点出力フォーマットを維持
するために、最大クリップ信号及びバレル・シフト器２
８からのオーバーフロー信号が出力を最大レベルにクリ
ップしないように禁止する。
小及び最大べき指数定数を共に−Ｐに設定する。なお、
Ｐは、整数ビットの数値であり、符号ビットを計数しな
い。これら整数ビットは、出力における２進小数点の左
にある。浮動小数点出力では、最小及び最大べき指数定
数が、浮動小数点出力のべき指数信号が変化する範囲を
定義する。べき指数が大きすぎる数値を、最大正浮動小
数点レベル又は最小負浮動小数点レベルにクリップして
もよい。べき指数が小さすぎる数値のべき指数信号は、
最小べき指数レベルにクリップされて、非正規化とし、
べき指数信号のレベルが小さくなるにつれて、徐々にゼ
ロとなる。この処理は、漸次のアンダーフローとして知
られている。最小べき指数定数よりも小さいべき指数信
号に対して漸次アンダーフローにならない浮動小数点出
力フォーマットを維持するために、クリップ回路２２か
らの正出力信号を用いて、仮数出力信号をゼロにクリッ
プする。固定小数点出力信号をクリップすることなくオ
ーバーフローできる固定小数点出力フォーマットを維持
するために、最大クリップ信号及びバレル・シフト器２
８からのオーバーフロー信号が出力を最大レベルにクリ
ップしないように禁止する。
【００１３】和及びキャリー・ビットを発生する３方向
（three-way ）半加算器の単一レベルにより３方向加算
を実現し、単一の（Ｎ−１）ビット加算器を用いてキャ
リーを和ビットに加算する既知の方法のいくつかのアプ
リケーションにより、縦続接続加算器１２、１６、２０
を組み合わせてもよい。本発明の第２実施例の図２に示
すように、図１の加算回路２０と類似したシフト加算回
路２０’において、オフセットべき指数信号Ｅo を最小
べき指数定数から減算してもよい。その結果のクリップ
べき指数信号Ｅc'をマルチプレックサ３２に入力する。
その第２入力は、否定回路３４が否定した符号付きべき
指数信号Ｅs である。比較回路３６は、クリップされて
いない出力べき指数信号Ｅr を最小べき指数定数と比較
して、マルチプレックサ３２用の選択信号及び出力クリ
ップ回路３０用の制御信号を発生する。マルチプレック
サ３２は、図１のクリップ回路２２のゼロへのクリップ
を実現する。マルチプレックサ３２の出力は、図１のよ
うなシフト・クリップ回路２６に入力する。勿論、別の
必要性に応じてこの設計を変更する多くの方法がある。
なお、図２においては、カウンタ１４、加算回路２
０’、クリップ回路２６、マルチプレックサ３２、否定
回路３４、比較回路３６が、シフト制御信号発生手段を
構成する。
（three-way ）半加算器の単一レベルにより３方向加算
を実現し、単一の（Ｎ−１）ビット加算器を用いてキャ
リーを和ビットに加算する既知の方法のいくつかのアプ
リケーションにより、縦続接続加算器１２、１６、２０
を組み合わせてもよい。本発明の第２実施例の図２に示
すように、図１の加算回路２０と類似したシフト加算回
路２０’において、オフセットべき指数信号Ｅo を最小
べき指数定数から減算してもよい。その結果のクリップ
べき指数信号Ｅc'をマルチプレックサ３２に入力する。
その第２入力は、否定回路３４が否定した符号付きべき
指数信号Ｅs である。比較回路３６は、クリップされて
いない出力べき指数信号Ｅr を最小べき指数定数と比較
して、マルチプレックサ３２用の選択信号及び出力クリ
ップ回路３０用の制御信号を発生する。マルチプレック
サ３２は、図１のクリップ回路２２のゼロへのクリップ
を実現する。マルチプレックサ３２の出力は、図１のよ
うなシフト・クリップ回路２６に入力する。勿論、別の
必要性に応じてこの設計を変更する多くの方法がある。
なお、図２においては、カウンタ１４、加算回路２
０’、クリップ回路２６、マルチプレックサ３２、否定
回路３４、比較回路３６が、シフト制御信号発生手段を
構成する。
【００１４】Ｎ＝８及び０．１０１１０１０×２**−６
の入力値に対する動作においては、べき指数範囲を［２
**２、２**−４］に変換するのが望ましい。最大べき指
数定数を２に設定し、最小べき指数定数を−４に設定す
る。べき指数オフセット定数は、ゼロに設定する。−６
のべき指数定数を図１の回路に入力し、Ｅo ＝−６、Ｅ
s ＝０、Ｅr ＝−６及びＥc ＝２とする。−６は−４よ
りも小さいので、出力べき指数信号Ｅf を−４にクリッ
プする。べき指数部分を２位置だけ右にシフトして、
０．００１０１１０の出力仮数又は０．００１０１１０
×２**−４の出力信号データ・ワードを発生する。
の入力値に対する動作においては、べき指数範囲を［２
**２、２**−４］に変換するのが望ましい。最大べき指
数定数を２に設定し、最小べき指数定数を−４に設定す
る。べき指数オフセット定数は、ゼロに設定する。−６
のべき指数定数を図１の回路に入力し、Ｅo ＝−６、Ｅ
s ＝０、Ｅr ＝−６及びＥc ＝２とする。−６は−４よ
りも小さいので、出力べき指数信号Ｅf を−４にクリッ
プする。べき指数部分を２位置だけ右にシフトして、
０．００１０１１０の出力仮数又は０．００１０１１０
×２**−４の出力信号データ・ワードを発生する。
【００１５】浮動小数点数値フォーマット信号を固定小
数点［２**０］に変換するには、最大及び最小べき指数
の両方をゼロに設定し、べき指数オフセット定数もゼロ
に設定する。次に、Ｅ＝−６、Ｅo ＝−６、Ｅs ＝０、
Ｅr ＝−６、Ｅc ＝６とし、Ｅf を用いない。仮数部分
を６ビット右にシフトして、出力仮数信号用の出力デー
タ・ワードとして、固定小数点表記で０００００００１
又は０．０００００００１にする。
数点［２**０］に変換するには、最大及び最小べき指数
の両方をゼロに設定し、べき指数オフセット定数もゼロ
に設定する。次に、Ｅ＝−６、Ｅo ＝−６、Ｅs ＝０、
Ｅr ＝−６、Ｅc ＝６とし、Ｅf を用いない。仮数部分
を６ビット右にシフトして、出力仮数信号用の出力デー
タ・ワードとして、固定小数点表記で０００００００１
又は０．０００００００１にする。
【００１６】他の例では、べき指数範囲は、［２**−
８、２**−１３］である。次に、最大べき指数定数＝−
８、最小べき指数定数＝−１３、べき指数オフセット定
数＝０、Ｅ＝Ｅo ＝−６、Ｅs ＝０、Ｅr ＝−６、Ｅc
＝−７（ゼロにクリップされる）、Ｅf ＝−８である。
出力クリップ回路３０にて、仮数部分をその最大にクリ
ップして、０．１１１１１１１の出力仮数信号データ・
ワードを発生する。浮動小数点数値出力データ・ワード
は、０．１１１１１１１×２**−８となる。
８、２**−１３］である。次に、最大べき指数定数＝−
８、最小べき指数定数＝−１３、べき指数オフセット定
数＝０、Ｅ＝Ｅo ＝−６、Ｅs ＝０、Ｅr ＝−６、Ｅc
＝−７（ゼロにクリップされる）、Ｅf ＝−８である。
出力クリップ回路３０にて、仮数部分をその最大にクリ
ップして、０．１１１１１１１の出力仮数信号データ・
ワードを発生する。浮動小数点数値出力データ・ワード
は、０．１１１１１１１×２**−８となる。
【００１７】最後の例として、べき指数範囲を［２**１
４、２**−７］に制限する。次に、最大べき指数定数は
１４であり、最小べき指数は−７であり、べき指数オフ
セット定数はゼロであり、Ｅ＝Ｅo ＝−６、Ｅs ＝０、
Ｅr ＝−６、Ｅf ＝−６及びＥc ＝−１（ゼロにクリッ
プされる）である。仮数部分はシフトされないので、出
力浮動小数点数値データ・ワードは、入力浮動小数点数
値データ・ワード、即ち、０．１０１１０１０×２**−
６に等しい。
４、２**−７］に制限する。次に、最大べき指数定数は
１４であり、最小べき指数は−７であり、べき指数オフ
セット定数はゼロであり、Ｅ＝Ｅo ＝−６、Ｅs ＝０、
Ｅr ＝−６、Ｅf ＝−６及びＥc ＝−１（ゼロにクリッ
プされる）である。仮数部分はシフトされないので、出
力浮動小数点数値データ・ワードは、入力浮動小数点数
値データ・ワード、即ち、０．１０１１０１０×２**−
６に等しい。
【００１８】べき指数が範囲［２**４、２**−１］内の
浮動小数点数値データ・ワードに変換すべき０１０１．
１０１０の如き固定小数点入力データ・ワードでは、最
大べき指数定数は４であり、最小べき指数定数は−１で
あり、固定小数点入力フォーマットでの２進小数点の位
置を示すべき指数オフセット定数は３であり、Ｅ＝０、
Ｅo ＝３、Ｅs ＝０、Ｅr ＝３、Ｅc ＝−４及びＥf ＝
３である。Ｅc を０にクリップするので、入力は、シフ
トされないままであり、出力仮数データ・ワードにな
る。浮動小数点出力データ・ワードは、０．１０１１０
１０×２**３になる。
浮動小数点数値データ・ワードに変換すべき０１０１．
１０１０の如き固定小数点入力データ・ワードでは、最
大べき指数定数は４であり、最小べき指数定数は−１で
あり、固定小数点入力フォーマットでの２進小数点の位
置を示すべき指数オフセット定数は３であり、Ｅ＝０、
Ｅo ＝３、Ｅs ＝０、Ｅr ＝３、Ｅc ＝−４及びＥf ＝
３である。Ｅc を０にクリップするので、入力は、シフ
トされないままであり、出力仮数データ・ワードにな
る。浮動小数点出力データ・ワードは、０．１０１１０
１０×２**３になる。
【００１９】上述したベクトル大きさ場合では、２つの
１６ビット整数信号Ｘ及びＹが夫々の乗算器に入力し
て、３２ビットのＸ及びＹの２乗を発生する。これらＸ
及びＹの２乗を加算回路に入力して、３３ビットのこれ
ら２乗の和を発生する。次に、この３３ビットの整数デ
ジタル・データ・ワードを本発明の数値フォーマット変
換装置に入力して、１６ビット浮動小数点デジタル・デ
ータ・ワードを発生する。このデジタル・データ・ワー
ドをアドレスとして用いて、リード・オンリ・メモリ・
ルックアップ・テーブルをアクセスする。このルックア
ップ・テーブルは、固定小数点フォーマット・データ・
ワードとして、その結果の２乗の平方根を出力する。乗
算器、加算回路及び数値フォーマット変換装置をハード
ウェアで単一のＡＳＩＣ（用途限定集積回路）上に実現
してもよい。同様に、数値フォーマット変換装置を、除
算回路と関連して単一のＡＳＩＣ上に実現して、整数デ
ータ・ワードを除算用の浮動小数点データ・ワードに変
換し、出力用に固定小数点データ・ワードに戻してもよ
い。
１６ビット整数信号Ｘ及びＹが夫々の乗算器に入力し
て、３２ビットのＸ及びＹの２乗を発生する。これらＸ
及びＹの２乗を加算回路に入力して、３３ビットのこれ
ら２乗の和を発生する。次に、この３３ビットの整数デ
ジタル・データ・ワードを本発明の数値フォーマット変
換装置に入力して、１６ビット浮動小数点デジタル・デ
ータ・ワードを発生する。このデジタル・データ・ワー
ドをアドレスとして用いて、リード・オンリ・メモリ・
ルックアップ・テーブルをアクセスする。このルックア
ップ・テーブルは、固定小数点フォーマット・データ・
ワードとして、その結果の２乗の平方根を出力する。乗
算器、加算回路及び数値フォーマット変換装置をハード
ウェアで単一のＡＳＩＣ（用途限定集積回路）上に実現
してもよい。同様に、数値フォーマット変換装置を、除
算回路と関連して単一のＡＳＩＣ上に実現して、整数デ
ータ・ワードを除算用の浮動小数点データ・ワードに変
換し、出力用に固定小数点データ・ワードに戻してもよ
い。
【００２０】
【発明の効果】よって、本発明は、ＡＳＩＣで実現可能
な信号処理用の数値フォーマット変換装置を提供でき
る。この数値フォーマット変換装置は、入力として、第
１数値フォーマットの信号デジタル・データ・ワードを
受け、第２数値フォーマットに応じて、指定したべき指
数範囲及びべき指数オフセット定数の関数として、べき
指数信号及び仮数／固定小数点信号を出力して、入力信
号データ・ワードを固定小数点から浮動小数点への変
換、浮動小数点から固定小数点への変換、又は浮動小数
点から別の浮動小数点データ・ワードへの変換が可能に
なる。
な信号処理用の数値フォーマット変換装置を提供でき
る。この数値フォーマット変換装置は、入力として、第
１数値フォーマットの信号デジタル・データ・ワードを
受け、第２数値フォーマットに応じて、指定したべき指
数範囲及びべき指数オフセット定数の関数として、べき
指数信号及び仮数／固定小数点信号を出力して、入力信
号データ・ワードを固定小数点から浮動小数点への変
換、浮動小数点から固定小数点への変換、又は浮動小数
点から別の浮動小数点データ・ワードへの変換が可能に
なる。
【図１】本発明による信号処理用数値フォーマット変換
装置の第１実施例のブロック図である。
装置の第１実施例のブロック図である。
【図２】本発明による信号処理用数値フォーマット変換
装置の第２実施例のブロック図である。
装置の第２実施例のブロック図である。
１２、１６、２０、２０’、２４ 加算回路 １４ カウンタ １８、２２、３０ クリップ回路 ２６ シフト・クリップ回路 ２８ バレル・シフト器 ３２ マルチプレックサ ３４ 否定回路 ３６ 比較回路 １２、１４、１６、１８ デジタルべき指数信号発生手
段 １４、２０、２２、２４、２６、２８、３０ デジタル
仮数信号発生手段 １２、１６ 組み合わせ手段 １４、２０、２２、２４、２６ シフト制御信号発生手
段 １４、２０’、２６、３２、３６ シフト制御信号発生
手段
段 １４、２０、２２、２４、２６、２８、３０ デジタル
仮数信号発生手段 １２、１６ 組み合わせ手段 １４、２０、２２、２４、２６ シフト制御信号発生手
段 １４、２０’、２６、３２、３６ シフト制御信号発生
手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デーヴィッド・エイ・オーマン アメリカ合衆国 カリフォルニア州 95945グラス・バレー オーク・リッヂ・ ドライブ 21474 (72)発明者 ジェフリィ・ジェイ・ウォーカー アメリカ合衆国 カリフォルニア州 95945グラス・バレー コナウェイ・アベ ニュー 128
Claims (9)
- 【請求項１】 第１数値フォーマットの入力デジタル信
号を第２数値フォーマットの出力デジタル信号に変換す
る装置であって、 上記入力デジタル信号と、上記第１及び第２数値フォー
マットで決まるべき指数範囲及びべき指数オフセットと
から、デジタルべき指数信号を発生するデジタルべき指
数信号発生手段と、 上記入力デジタル信号、上記べき指数範囲及び上記べき
指数オフセットからデジタル仮数信号を発生し、上記第
２数値フォーマットが浮動小数点数値フォーマットのと
きに上記デジタルべき指数信号及び上記デジタル仮数信
号により上記出力デジタル信号を発生し、上記第２数値
フォーマットが固定小数点数値フォーマットのときに上
記デジタル仮数信号により上記出力デジタル信号を発生
するデジタル仮数信号発生手段とを具えた数値フォーマ
ット変換装置。 - 【請求項２】 上記デジタルべき指数信号発生手段は、 上記デジタル信号のデジタルべき指数部分をデジタルべ
き指数オフセット定数及び上記デジタル信号の符号ビッ
ト部分と組み合わせて、中間べき指数信号を発生する組
み合わせ手段と、 デジタル最小べき指数定数及びデジタル最大べき指数定
数により決まるべき指数範囲に応じて上記中間べき指数
信号をクリップして、上記デジタルべき指数信号を発生
する手段とを具えたことを特徴とする請求項１の数値フ
ォーマット変換装置。 - 【請求項３】 上記組み合わせ手段は、 上記デジタルべき指数オフセット定数を上記デジタルべ
き指数部分と加算してオフセットべき指数信号を発生す
る第１加算回路と、 上記符号ビット部分からシフトべき指数信号を発生する
手段と、 上記オフセットべき指数信号から上記シフトべき指数信
号を減算して上記中間べき指数信号を発生する第２加算
回路とを具えたことを特徴とする請求項２の数値フォー
マット変換装置。 - 【請求項４】 上記デジタル仮数信号発生手段は、 上記中間べき指数信号、上記デジタル最小べき指数定数
及び上記符号ビット部分に応じてシフト制御信号を発生
するシフト制御信号発生手段と、 上記シフト制御信号に応じて、上記デジタル仮数部分か
ら上記デジタル出力仮数信号を発生する手段とを具えた
ことを特徴とする請求項２の数値フォーマット変換装
置。 - 【請求項５】 上記シフト制御信号発生手段は、 上記デジタル最小べき指数定数に応じて上記中間べき指
数信号からクリップされたべき指数信号を発生するクリ
ップされたべき指数信号発生手段と、 上記符号ビット部分に応じて上記クリップされたべき指
数信号から上記シフト制御信号を生成するシフト制御信
号生成手段とを具えたことを特徴とする請求項４の数値
フォーマット変換装置。 - 【請求項６】 上記クリップされたべき指数信号発生手
段は、 上記デジタル最大べき指数定数から上記中間べき指数信
号を減算して、クリップべき指数信号を発生する第３加
算回路と、 上記クリップべき指数信号をクリップして、上記クリッ
プされたべき指数信号を発生する手段とを具えた請求項
５の数値フォーマット変換装置。 - 【請求項７】 上記シフト制御信号生成手段は、 上記符号ビット部分からシフトべき指数信号を抽出する
手段と、 上記クリップされたべき指数信号から上記シフトべき指
数信号を減算して、シフト制御べき指数信号を発生する
第４加算回路と、 上記シフト制御べき指数信号をクリップして、上記シフ
ト制御信号を発生する手段とを具えた請求項５の数値フ
ォーマット変換装置。 - 【請求項８】 上記シフト制御信号発生手段は、 上記デジタル最小べき指数定数から上記オフセットべき
指数信号を減算して、クリップべき指数信号を発生する
第３加算回路と、 上記中間べき指数信号を上記デジタル最小べき指数定数
と比較して選択信号を発生する手段と、 上記選択信号に応じて、上記符号ビット部分から得た否
定シフトべき指数信号及び上記クリップべき指数信号の
間で選択を行い、シフト制御べき指数信号を発生する手
段と、 上記シフト制御べき指数信号をクリップして、上記シフ
ト制御信号を発生する手段とを具えたことを特徴とする
請求項４の数値フォーマット変換装置。 - 【請求項９】 第１数値フォーマットの入力デジタル信
号を第２数値フォーマットの出力デジタル信号に変換す
る装置であって、 上記第１数値フォーマットが固定小数点数値フォーマッ
トのときにゼロである上記入力デジタル信号のデジタル
べき指数信号部分にデジタル・オフセットべき指数定数
を加算して、オフセットべき指数信号を発生する手段
と、 上記入力デジタル信号からシフトべき指数信号を抽出す
る手段と、 上記オフセットべき指数信号から上記シフトべき指数信
号を減算して、出力べき指数信号を発生する手段と、 最小べき指数デジタル定数及び最大べき指数デジタル定
数で決まるべき指数範囲に上記出力べき指数信号をクリ
ップして、最終出力べき指数信号を発生する出力べき指
数信号クリップ手段と、 上記最小べき指数デジタル定数から上記出力べき指数信
号を減算して、クリップべき指数信号を発生する手段
と、 上記クリップべき指数信号をクリップして、クリップさ
れたべき指数信号を発生するクリップべき指数信号クリ
ップ手段と、 上記クリップされたべき指数信号から上記シフトべき指
数信号を減算してシフト制御信号を発生する手段と、 上記シフト制御信号を制限して、制限されたシフト制御
信号を発生する手段と、 上記制限されたシフト制御信号の制御により上記入力デ
ジタル信号をシフトして、出力仮数信号を発生するシフ
ト手段と、 上記出力べき指数信号クリップ手段からの最大クリップ
信号、上記クリップべき指数信号クリップ手段からの制
御信号及び上記シフト手段からのオーバーフロー信号に
応じて上記出力仮数信号をクリップして、最終出力仮数
信号を発生する手段とを具え、 上記第２数値フォーマットが浮動小数点数値フォーマッ
トのときに上記出力デジタル信号が上記最終べき指数信
号及び上記最終仮数信号であり、上記第２数値フォーマ
ットが固定小数点フォーマットのときに上記出力デジタ
ル信号が上記最終出力仮数信号であることを特徴とする
数値フォーマット変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/366,274 US5619198A (en) | 1994-12-29 | 1994-12-29 | Number format conversion apparatus for signal processing |
| US08/366,274 | 1994-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255073A true JPH08255073A (ja) | 1996-10-01 |
| JP2884057B2 JP2884057B2 (ja) | 1999-04-19 |
Family
ID=23442369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7350962A Expired - Lifetime JP2884057B2 (ja) | 1994-12-29 | 1995-12-25 | 数値フォーマット変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5619198A (ja) |
| JP (1) | JP2884057B2 (ja) |
| DE (1) | DE19549066A1 (ja) |
| GB (1) | GB2296802B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012205005A (ja) * | 2011-03-24 | 2012-10-22 | Semiconductor Components Industries Llc | 浮動小数点数のビット長変換回路およびそれを用いた振動補正制御回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6249798B1 (en) * | 1996-10-10 | 2001-06-19 | Institute For The Development Of Emerging Architectures, L.L.C. | Method, apparatus and computer system for directly transferring and translating data between an integer processing unit and a floating point processing unit |
| KR19980082906A (ko) * | 1997-05-09 | 1998-12-05 | 김영환 | 부동 소수점 숫자의 정수형으로의 변환 방법 |
| US6298367B1 (en) | 1998-04-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Floating point addition pipeline including extreme value, comparison and accumulate functions |
| US6131104A (en) * | 1998-03-27 | 2000-10-10 | Advanced Micro Devices, Inc. | Floating point addition pipeline configured to perform floating point-to-integer and integer-to-floating point conversion operations |
| US7242414B1 (en) * | 1999-07-30 | 2007-07-10 | Mips Technologies, Inc. | Processor having a compare extension of an instruction set architecture |
| US6912559B1 (en) | 1999-07-30 | 2005-06-28 | Mips Technologies, Inc. | System and method for improving the accuracy of reciprocal square root operations performed by a floating-point unit |
| US7346643B1 (en) * | 1999-07-30 | 2008-03-18 | Mips Technologies, Inc. | Processor with improved accuracy for multiply-add operations |
| US6405232B1 (en) | 1999-08-19 | 2002-06-11 | National Semiconductor Corporation | Leading bit prediction with in-parallel correction |
| US6490606B1 (en) | 1999-08-19 | 2002-12-03 | National Semicondcutor Corporation | Rounding denormalized numbers in a pipelined floating point unit without pipeline stalls |
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| US6415308B1 (en) | 1999-08-19 | 2002-07-02 | National Semiconductor Corporation | Converting negative floating point numbers to integer notation without two's complement hardware |
| US6523050B1 (en) | 1999-08-19 | 2003-02-18 | National Semiconductor Corporation | Integer to floating point conversion using one's complement with subsequent correction to eliminate two's complement in critical path |
| US6205462B1 (en) | 1999-10-06 | 2001-03-20 | Cradle Technologies | Digital multiply-accumulate circuit that can operate on both integer and floating point numbers simultaneously |
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| JP4086459B2 (ja) * | 2000-11-13 | 2008-05-14 | Ｎｅｃエレクトロニクス株式会社 | 固定小数点データ生成方法及び固定小数点データ生成回路 |
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| CN107608716B (zh) * | 2011-04-01 | 2020-12-15 | 英特尔公司 | 向量友好指令格式及其执行 |
| US9792087B2 (en) | 2012-04-20 | 2017-10-17 | Futurewei Technologies, Inc. | System and method for a floating-point format for digital signal processors |
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| US9916130B2 (en) * | 2014-11-03 | 2018-03-13 | Arm Limited | Apparatus and method for vector processing |
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| JPH0644225B2 (ja) * | 1986-03-27 | 1994-06-08 | 日本電気株式会社 | 浮動小数点丸め正規化回路 |
| JPH04290122A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 数値表現変換装置 |
-
1994
- 1994-12-29 US US08/366,274 patent/US5619198A/en not_active Expired - Fee Related
-
1995
- 1995-12-25 JP JP7350962A patent/JP2884057B2/ja not_active Expired - Lifetime
- 1995-12-29 GB GB9526664A patent/GB2296802B/en not_active Expired - Fee Related
- 1995-12-29 DE DE19549066A patent/DE19549066A1/de not_active Withdrawn
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|---|---|---|---|---|
| JP2012205005A (ja) * | 2011-03-24 | 2012-10-22 | Semiconductor Components Industries Llc | 浮動小数点数のビット長変換回路およびそれを用いた振動補正制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9526664D0 (en) | 1996-02-28 |
| GB2296802A (en) | 1996-07-10 |
| JP2884057B2 (ja) | 1999-04-19 |
| GB2296802B (en) | 1999-06-16 |
| DE19549066A1 (de) | 1996-07-04 |
| US5619198A (en) | 1997-04-08 |
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