JPH08255241A - 画像表示制御方法およびその装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 画像表示制御方法およびその装置に関し、制
御用プロセッサと表示コントロール部とが画像メモリを
交互のタイミングでアクセスし、制御用プロセッサによ
り画像データを更新しながら表示コントロール部により
ディスプレイに表示する場合に、画像データ転送効率を
一層向上させる。 【構成】 制御用プロセッサ１の動作サイクルと、表示
コントロール部３により指定される、制御用プロセッサ
１と表示コントロール部３の交互のアクセスサイクルと
の間の位相の相対的ずれを、両者１，３のアクセスが競
合することのない一定の相対関係に初期設定するように
制御用プロセッサ１に予めウェイトをかけ、その後はノ
ーウェイトで画像データの転送が行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像表示制御方法および
その装置、特に画像表示装置（ディスプレイ画面）を備
えた端末における画像表示の制御技術に関する。一般に
画像表示システムは、表示用の画像データを格納する画
像メモリと、この画像メモリにアクセスしその画像デー
タを書き換えて更新する制御用プロセッサ（ＣＰＵ）
と、このＣＰＵと交互のアクセスサイクルで周期的にそ
の画像メモリにアクセスし画像データを読み出して画像
表示装置（ディスプレイ画面）に転送する表示コントロ
ール部とを含んでなる。もっともこのような構成は、画
像メモリとしてシングルポートしか有しないＳＲＡＭや
ＤＲＡＭを内蔵する安価な端末に適用され、デュアルポ
ートのＳＲＡＭ等を組み込む高価な端末（高機能パソコ
ン等）には適用されない。

【０００２】しかしながら市場を見るに、上記のような
安価な端末に対する需要はきわめて旺盛である。例え
ば、電子手帳、ノート形パソコン、簡易ディスプレイ付
の電話等である。本発明はこのようなシングルポートの
画像メモリを用いる安価な端末に好適に適用し得る画像
表示システムについて述べる。このような画像表示シス
テムでは、ＣＰＵと表示コントロール部が交互のアクセ
スタイミングで画像メモリを周期的にアクセスする。し
たがって、このようなシステムでは、ＣＰＵと表示コン
トロール部の各々の画像メモリに対するアクセスが絶対
に競合しないようにすることが要求される。もしそのよ
うな競合が発生すると、画像表示装置（ディスプレイ画
面）には、その競合がノイズとして現れ、いわゆるちら
つきを生じて表示画像の品質が劣化してしまうからであ
る。

【０００３】通常、そのような競合が発生する場合、上
記システムでは表示コントロール部のアクセスをＣＰＵ
に対し優先させることになっている。ディスプレイ画面
上での表示画像を迅速に提供するためである。

【０００４】

【従来の技術】図８は従来の画像表示システムを示す図
である。本図において、参照番号１は制御用プロセッサ
（ＣＰＵ）、２は画像メモリ、３は表示コントロール
部、４は画像表示装置（ディスプレイ画面）、５はアド
レスセレクタ、６は表示クロック発生回路、７はローカ
ルバスである。

【０００５】表示コントロール部３は、アドレスセレク
タ５を介して、画像メモリ２に対するアクセスを、ＣＰ
Ｕ１側および表示コントロール部３側に交互に切り換え
る。画像メモリ２の内容を書き換えて更新するときは、
アドレスセレクタはＣＰＵ１側（実線側）を選択し、表
示コントロール部３が画像メモリ２の内容を画像表示装
置に転送するときは、表示コントロール部３側が選択さ
れる。

【０００６】ＣＰＵ１により画像メモリ２に対し画像デ
ータの書換えを行うとき、その画像データはローカルバ
ス７を介し転送される。また、画像メモリ２から画像表
示装置４に画像データを転送するときもローカルバス７
を介して行われる。図９は図８に示す画像表示システム
の動作を表すタイムチャートである。本図において１）
は、ＣＰＵ１よりリード／ライト（ＲＤ／ＷＲ）動作が
行われる際に生成されるＣＰＵアドレスの出現タイミン
グを表す。なお、このタイミングはＣＰＵ１の動作サイ
クルを規定する４つのマシンサイクルＴ１，Ｔ２，Ｔ３
およびＴ４の他にウェイトサイクルＴＷによっても規定
される。なお、このマシンサイクルの周波数は、表示ク
ロック発生回路６からの表示クロックの周波数と全く同
一の周波数であるが、これらの間での同期関係は全くな
い。

【０００７】同図の２）は、画像表示装置４での画像表
示のため、表示コントロール部３から出力される表示ア
ドレスの発生タイミングを表す。なお、この２）に示す
信号と、後述する３）および４）にそれぞれ示す信号と
の間には完全な同期関係が保たれている。同図の３）
は、表示コントロール部３より出力されるアクセス信号
を表し、表示コントロール部３（“コントロール”）ま
たはＣＰＵ１（“ＣＰＵ”）からのアドレスを交互に選
択する。

【０００８】同図の４）は、画像メモリ２に与える画像
メモリアドレスが示されており、画像表示用のアドレス
（“表示”）またはＣＰＵによる書き換え用のアドレス
（“ＣＰＵ”）に、アクセス信号の変化に従って、切り
換えられる。同図の５）は、ＣＰＵ１から出力される上
記ＲＤ／ＷＲ信号の発生タイミングを表す。ただし、こ
のＲＤ／ＷＲ信号は、画像メモリ２に対するもののみな
らず、図示しないメインメモリやプログラムを格納した
ＲＯＭへのアクセス時にも発生する。いずれにしても、
１）のＣＰＵアドレスとは同期している。

【０００９】同図の６）は、表示コントロール部３から
発生せしめられるウェイト信号であり、従来技術の問題
点を論ずるとき、その問題点の要因をなす重要な信号と
なる（後述）。同図の７）は、上記ＲＤ／ＷＲ信号を表
示コントロール部３で加工して得たＲＤ／ＷＲ′信号で
あり、リード／ライト（ＲＤ／ＷＲ）動作のうち、特に
画像メモリ２をアクセスするタイミングのみを表示す
る。

【００１０】同図の８）は、上記ウェイト信号に呼応し
て発生するＣＰＵ１のステータス（ＣＰＵ動作）を表し
ており、表示コントロール部３よりウェイト信号が印加
されたとき、マシンサイクルＴ３の終了より開始するウ
ェイト状態（それ以外は、ノーウェイト状態）を表す。
なお、このウェイト信号は、非同期レディ（ＡＲＤＹ）
信号とも称せられる。このウェイト状態が終了し、最終
マシンサイクルＴ４が出現するのは、同図３）のアクセ
ス信号が、ＴＷの発生後初めてＣＰＵ側を指定するとき
である。

【００１１】上記の安価な端末では、ＣＰＵも８ビット
程度の安価なものが使用されることが多い。したがっ
て、画像メモリ２のアクセスを高速でアクセスできな
い。そこで、画像メモリ２がＣＰＵ１によりアクセスさ
れるときには、このＣＰＵ１に非同期ウェイトを挿入し
て（ウェイト信号の供給）、一旦ＣＰＵ１をウェイトサ
イクルに入れ、その直後に表示コントロール部３による
画像表示装置４での画像データの表示を済ませてから、
そのウェイトを解除し、待たせていたＣＰＵ１による画
像メモリ２へのアクセスを開始するようにしている。つ
まり、ＣＰＵ１は、ＣＰＵ１によるアクセスが発生する
都度、ウェイトサイクルに入る。このことは上記の図９
に示したとおりであり、ＣＰＵ１からの画像メモリ２へ
のアクセスが発生すると、表示コントロール部３は、ウ
ェイト信号を生成し、この表示コントロール部３により
画像メモリ２のアクセスが完了すると、そのウェイト信
号が解除される。

【００１２】結局、表示コントロール部３による表示優
先の形態でシステムは動くので、ＣＰＵ１は必ず待たさ
れることになる。

【００１３】

【発明が解決しようとする課題】上述した従来の画像表
示システムでは、ＣＰＵ１による画像メモリ２へのアク
セス時には必ずウェイト状態を発生させて表示コントロ
ール部３を優先させ、ディスプレイ画面にノイズが発生
することを防止している。このような非同期ウェイトを
使用することから、例えば大量のデータを、ＣＰＵ１が
システム内で連続的に転送するような場合には、平均的
なデータ転送速度が著しく低下するという問題があっ
た。

【００１４】したがって本発明は上記問題点に鑑み、上
記非同期ウェイトの発生によるＣＰＵの待ち時間をでき
るだけ短くし、システム内の平均的なデータ転送速度を
増大させることを目的とするものである。

【００１５】

【課題を解決するための手段】本発明は、非同期ウェイ
トの発生によるＣＰＵの待ち時間をできるだけ短くする
ために、ＣＰＵ１の動作サイクルと表示コントロール部
３により規定されるアクセスサイクルとの間の相対的ず
れを予め調整し、ＣＰＵ１のアクセスサイクルと表示コ
ントロール部３のアクセスサイクルが競合しないよう
な、一定の位相関係をこれらＣＰＵ１と表示コントロー
ル部３との間に予め設定し、結果としてＣＰＵ１がノー
ウェイト状態で連続的に動作できるようにするものであ
る。

【００１６】（１）第１実施例では次のステップによる
方法が提供される。第１ステップ 制御用プロセッサ（ＣＰＵ）１が画像メモリ２内の画像
データの書換えを要求するときに、ＣＰＵ１の動作サイ
クルと表示コントロール部３によって指定されるアクセ
スサイクルとの間の相対的ずれを検出する。

【００１７】第２ステップ その検出された相対的ずれの大きさに比例した長さのウ
ェイト信号をＣＰＵ１に入力する。第３ステップ ＣＰＵ１は、前記ウェイト信号の入力後からは該ウェイ
ト信号の入力なしに、ＣＰＵ１に割り当てられたアクセ
スサイクルを連続的に使用して画像メモリ２をアクセス
する。

【００１８】（２）ＣＰＵ１の動作サイクルが一連のマ
シンサイクルＴ１，Ｔ２，Ｔ３およびＴ４の繰り返しに
よって規定されるとき、前記（１）の第３ステップにお
いて、ＣＰＵ１に割り当てられたアクセスサイクルが、
該マシンサイクルＴ２およびＴ３に一致するように、前
記（１）の第２ステップにおいて、前記相対的ずれの大
きさと前記ウェイト信号の長さとの間の対応関係を定め
る。

【００１９】（３）上記第１実施例に基づく画像表示装
置は、従来の構成（図８）に対しさらに次の構成を有す
る。ＣＰＵ１の動作サイクルと表示コントロール部３に
よって指定されるアクセスサイクルとの間の相対的ずれ
を検出し、検出された相対的ずれの大きさに比例した長
さのウェイト信号をＣＰＵ１のウェイト入力端子に印加
する相対位相検出部である。

【００２０】（４）上記（３）の相対位相検出部は、Ｃ
ＰＵ１の動作サイクルを表示する信号として、ＣＰＵ１
内にもともと生成される、動作サイクル表示用タイミン
グ信号を使用する。

【００２１】（５）上記（４）の動作サイクル表示用タ
イミング信号は、ＣＰＵ１内で生成されるアドレス信号
が有効となるタイミングを表示するためのアドレスラッ
チイネーブル信号およびＣＰＵ１内での動作ステータス
を表示するステータス信号の内のいずれかとする。

【００２２】（６）上記（４）の相対位相検出部は、
（ｉ）各前記動作サイクルをなす一連の複数のマシンサ
イクルが１マシンサイクルずつ経過する毎にインクリメ
ントされ、かつ、各マシンサイクルの終了ごとにリセッ
ト信号を送出するカウンタ部と、（ii）前記マシンサイ
クルの開始のタイミングで各前記動作サイクル表示用タ
イミング信号を打ち抜く毎にセット信号を送出する第１
フリップフロップ部と、(iii) 前記セット信号でセット
され、前記リセット信号でリセットされて、そのリセッ
ト期間中に発生する信号を前記ウェイト信号として送出
する第２フリップフロップ部と、から構成される。

【００２３】（７）第２実施例では次のステップによる
方法が提供される。第１ステップ ＣＰＵ１の動作サイクルと表示コントロール部３によっ
て指定されるアクセスサイクルとの間の相対的ずれを検
出する。

【００２４】第２ステップ その検出された相対的ずれの大きさに比例した長さのウ
ェイト信号をＣＰＵ１に入力して、ＣＰＵ１の動作サイ
クルの各先頭が、ＣＰＵ１に割り当てられたアクセスサ
イクルの各先頭に一致するように調整すると共に、表示
コントロール部３に割り当てられる各アクセスサイクル
の長さを前記ＣＰＵ１に割り当てられる各アクセスサイ
クルの長さよりも短く設定する。

【００２５】表示コントロール部３は、前記の短く設定
された各アクセスサイクルにおいて少なくとも２連続ア
ドレス分の画像データを画像メモリ２よりプリフェッチ
した後、表示コントロール部３に割り当てられる次のア
クセスサイクルまでに画像表示装置４に順次転送する。

【００２６】（８）上記（７）におけるプリフェッチを
行う際にのみ、前記連続アドレスの生成速度を増大させ
るようにする。 （９）上記（８）において２連続アドレス分の画像デー
タのプリフェッチを行う際に、画像メモリ２をアクセス
する通常の速度の倍の速度で、与えられたアドレスの最
下位ビットの論理を反転させるようにする。

【００２７】（１０）上記第２実施例に基づく画像表示
装置は、従来の構成に対しさらに次の構成を有する。 （ｉ）ＣＰＵ１の動作サイクルと表示コントロール部３
によって指定されるアクセスサイクルとの間の相対的ず
れを検出し、検出された相対的ずれの大きさに比例した
長さのウェイト信号をＣＰＵ１のウェイト入力端子ＷＴ
に印加する相対位相検出部と、（ii）画像メモリ２から
の読出し出力を一旦保持するレジスタ部と、(iii）画像
メモリ２からの読出し出力およびこのレジスタ部に保持
された前記読出し出力のいずれか一方を、切り換えて前
記表示コントロール部３に出力するセレクタ部である。

【００２８】

【作用】上記（１）〜（１０）の各態様においては、そ
れぞれ下記の作用を有する。 （１）ＣＰＵ１の動作サイクルと表示コントロール部３
によって指定されるアクセスサイクル（前記のアクセス
信号による）との間の相対的ずれが、ＣＰＵ１のアクセ
スと表示コントロール部３のアクセスとの間に競合を生
じさせないような相対関係に初期設定する。したがって
その後はＣＰＵ１にウェイトをかける必要がなくなり、
システム内のデータ転送速度は、従来のように、ＣＰＵ
１によるアクセスの都度、ＣＰＵ１を一旦待たせる（ウ
ェイト）場合に比べて、大幅に高速化される。

【００２９】（２）上記（１）においては、ＣＰＵ１の
各動作サイクルの中央に位置するマシンサイクルＴ２お
よびＴ３のタイミングでＣＰＵ１のアクセスサイクルが
発生し、残りのマシンサイクルＴ４および次のマシンサ
イクルのＴ１のタイミングで表示コントロール部３のア
クセスサイクルが発生するように調整して、ＣＰＵ１に
対するウェイトなしに、ＣＰＵ１のアクセスと表示コン
トロール部３のアクセスとが競合しないようにする。

【００３０】（３）相対位相検出部を導入して、ＣＰＵ
１の動作サイクルと表示コントロール部３により指定さ
れるアクセスサイクルとの間の相対的ずれを検出する。
ここに検出された相対的ずれに応じてウェイト信号のパ
ルス幅を設定する。ＣＰＵ１はこのパルス幅だけ初回に
ウェイトがかけられる。以後は、ＣＰＵ１と表示コント
ロール部３とは、競合のないタイミングで画像メモリ２
をアクセスできる。

【００３１】（４）動作サイクルを表示する信号として
動作サイクル表示用タイミング信号を用いる。この信号
は、ＣＰＵ１が今、どのマシンサイクル（Ｔ１〜Ｔ４）
で動作しているかを表す信号である。 （５）上記（４）の動作サイクル表示用タイミング信号
としては、一般のＣＰＵに既存のアドレスラッチイネー
ブル信号やステータス信号を利用するのが便利である。

【００３２】（６）上記（３）の相対位相検出部は、カ
ウンタとフリップフロップを利用して小規模のハードウ
ェアで実現できる。 （７）第２実施例では、第１実施例と同様にまず、ＣＰ
Ｕ１のアクセスと表示コントロール部３のアクセスとの
間に競合が生じないような相対的ずれを設定するが、そ
の相対関係はＣＰＵ１のＣＰＵアドレスタイミングの先
頭とＣＰＵのアクセスタイミングの先頭とが完全に一致
するようにする。しかも画像メモリ２に対するアクセス
を少なくとも２連続アドレス分として、少なくとも２連
続アドレス分の画像データをプリフェッチし、ＣＰＵ１
に与えることのできるアクセスサイクルを、表示コント
ロール部３に与えることのできるアクセスサイクルより
も短くして、画像メモリ２を占有できる時間をＣＰＵ１
の方により一層長く与え、ウェイトの必要性を実質的に
なくすようにする。

【００３３】（８）上記（７）において、表示コントロ
ール部３に与えられた各アクセスサイクル内で、少なく
とも２連続アドレス分の画像データをプリフェッチでき
るよう、画像メモリ２へのアドレスの発生速度を、従来
の倍またはそれ以上の速度とする。 （９）上記（８）において、２連続アドレス分の画像デ
ータをプリフェッチするときは、そのアドレスの最下位
ビットを単に論理反転させるようにする。

【００３４】（１０）第２実施例の画像表示装置では、
上記の相対位相検出部に加えて、レジスタ部およびセレ
クタ部を設ける。上記（７）でプリフェッチした画像デ
ータをそのレジスタ部に蓄える。セレクタ部は、そのプ
リフェッチした画像データを後続のＣＰＵアクセスサイ
クルで、画像表示装置に転送するように、該レジスタ部
の出力を選択する。

【００３５】

【実施例】図１は本発明に基づく第１実施例を示す図で
ある。なお、既に説明したのと同様の構成要素には同一
の参照番号または記号を付して示す（以下、同じ）。し
たがって参照番号１１を付した相対位相検出部が新たに
導入される。この相対位相検出部１１は、ＣＰＵ１から
のＣＰＵ位相信号、すなわちＣＰＵ１の動作サイクルを
表示する信号と、表示コントロール部３によって指定さ
れるアクセスサイクルを表示する信号例えばアクセス信
号、との双方を入力し、これら双方の信号の位相の相対
的ずれを検出する。

【００３６】そしてこの相対的ずれの大きさに比例した
長さ（パルス幅）のウェイト信号を、ＣＰＵ１のウェイ
ト入力端子ＷＴに印加する。図２は図１に示す画像表示
装置の動作を表すタイムチャートである。図２の１）
は、既述のＣＰＵ位相を表す信号、すなわちＣＰＵ１の
動作サイクル表示用タイミング信号を表す。この動作サ
イクル表示用信号は、ＣＰＵ１が今どのマシンサイクル
で動作中であるかを示すことができる信号であれば、ど
のような信号であっても構わない。本図の例では周知の
アドレスラッチイネーブル（ＡＬＥ）信号を示してい
る。この信号ＡＬＥは、ＣＰＵ１のマシンサイクルが同
図２）に示す各ＣＰＵアドレスの先頭、すなわちマシン
サイクルＴ１に来る毎にＣＰＵ内部より生成され、ま
た、外部にも出力される。なお、この信号ＡＬＥは一般
に、ＣＰＵ内部で生成されるアドレス信号が有効となる
タイミングを表示するものとして使用される。

【００３７】上記動作サイクル表示用信号としては、上
記の信号ＡＬＥの他に、周知のステータス信号（通常３
ビット）を利用することもできる。このステータス信号
は、ＣＰＵ内での最大８（＝２³ ）通りの動作ステータ
スを表示することができる。相対位相検出部１１は、上
記信号ＡＬＥ（ＣＰＵ位相信号）を一方に入力し、他方
に、表示コントロール部３からのアクセスサイクルを表
示する既述のアクセス信号を入力する。このアクセス信
号は従来より、アドレスセレクタ５の切換用信号として
用いられており、これを相対的ずれの検出のために利用
している。

【００３８】図２の４）によれば、アクセスサイクル
は、アクセス信号により、図示するごとく、表示コント
ロール部３側とＣＰＵ１側に交互に切り換わる。この図
２の例によれば、ＣＰＵ位相とアクセスサイクルとの相
対的な位相ずれが零（ＣＰＵ位相の立上りとアクセスサ
イクルの切換り点とが一致）であるから、ウェイトサイ
クルＴＷが３×ＴＷとなるような長さ（パルス幅）のウ
ェイト信号（図２の７）の“Ｌ”参照）を、相対位相検
出部１１が生成し、ＣＰＵ１のウェイト入力端子ＷＴに
入力する。

【００３９】そうするとＣＰＵ１は、３×ＴＷの長さの
ウェイトサイクル期間中、アクセス待ちとされるが（図
２の９）参照）、その後は同図９）に示すとおり、ノー
ウェイトで連続的にアクセスが可能となる。つまり図２
の２）に示すとおり、ウェイトサイクルＴＷは、図中の
時間Ｔ以後は一切生じない。その理由は、３×ＴＷのウ
ェイトサイクルの挿入によって、ＣＰＵ１と表示コント
ロール部３は相互に一定の位相関係となるからであり、
マシンサイクルＴ２とＴ３はＣＰＵ１へ割当て、マシン
サイクルＴ４とＴ１は表示コントロール部３へ割当てる
という、固定的な位相関係が保たれる。このような位相
関係に保たれている限り、両者間での画像メモリ２に対
するアクセスの競合は発生し得ない。つまり、ＣＰＵ１
にウェイトをかける必要はなくなる。

【００４０】図２の例は、ＣＰＵ位相（ＡＬＥ）の立上
りとアクセスサイクルの切換り点とが一致するモードを
示しているが、この他に３通りのモードがある。

【００４１】＜１＞ ＡＬＥ信号の立上りが、図２の
２）におけるマシンサイクルＴ２の位置にあるモードで
は、上記ウェイトサイクルＴＷが２×ＴＷとなるような
長さ（パルス幅）のウェイト信号を相対位相検出部１１
より、ウェイト入力端子ＷＴに与える。

【００４２】＜２＞ ＡＬＥ信号の立上りが、図２の
２）におけるマシンサイクルＴ３の位置にあるモードで
は、上記ウェイトサイクルＴＷが１×ＴＷとなるような
長さ（パルス幅）のウェイト信号を相対位相検出部１１
より、ウェイト入力端子ＷＴに与える。

【００４３】＜３＞ ＡＬＥ信号の立上りが、図２の
２）におけるマシンサイクルＴ４（最初のＴ４）の位置
にあるモードでは、上記ウェイトサイクルＴＷが零とな
るような長さ（パルス幅）のウェイト信号を相対位相検
出部１１より、ウェイト入力端子ＷＴに与える。つまり
この場合はＣＰＵ１にウェイトをかける必要はない。図
１において、ＣＰＵ１からのＣＳはチップセレクト信号
であり、各種メモリをアクセスするときは、この信号Ｃ
Ｓを“Ｌ”にする。これら各種メモリのうち、図１の画
像メモリ２（ビデオＲＡＭ）をアクセスするためのチッ
プセレクト信号ＣＳ′は、上記の信号ＣＳを、表示コン
トロール部３で加工することにより生成される。

【００４４】図３は本発明に基づく第２実施例を示す
図、図４は図３に示す画像表示装置の動作を表すタイム
チャートである。この第２実施例の動作原理は上記第１
実施例の動作原理とほぼ同じである。第２実施例の場合
と、第１実施例の場合との相違は、画像メモリ２に対す
るアクセスの競合を生じさせないような、ＣＰＵ１と表
示コントロール部３との間の固定的な位相関係が異なる
ことである。すなわち、第１実施例でのその固定的な位
相関係は、図２の時間Ｔ以後に表すとおりであるのに対
し、第２実施例でのその固定的な位相関係は、図４に表
すとおりである。なお、図４では、相対位相検出部１１
による位相調整が済んだ後の定常状態での位相関係を表
している。

【００４５】図４に示すように、第２実施例ではまず、
同図の２）に示す各ＣＰＵアドレス（ＣＰＵの動作サイ
クル）のタイミングの先頭が、ＣＰＵ１に割り当てられ
たアクセスサイクル（同図４）のアクセス信号参照）の
変化点に位置するようにする。ＣＰＵ１が画像メモリ２
をアクセスしている途中で、そのアクセスのためのアド
レスが変化してしまうと、画像メモリ２から所望の画像
データを読み出したり、所望の画像データを書き込んだ
りすることができず、結局、ディスプレイ画面（４）上
にノイズとなって現れてしまうからである。

【００４６】さらに、第２実施例では、表示コントロー
ル部３に割り当てられるアクセスサイクルの長さを、Ｃ
ＰＵ１に割り当てられるアクセスサイクルの長さよりも
短くする（同図の４）参照）。この結果、ＣＰＵ１に対
して画像メモリ２を開放する時間を、表示コントロール
部３に対して画像メモリ２を開放する時間よりも十分長
く採ることができる。したがって、ＣＰＵ１にウェイト
をかける必要がなくなる（同図の９）参照）。

【００４７】そもそもＣＰＵ１にウェイトをかける必要
があったのは、既に述べたとおり、安価な端末ではＣＰ
Ｕの能力が高くないので、表示コントロール部３が先に
画像表示装置４への画像データの読み出しを済ませてか
ら、その直後よりＣＰＵ１にアクセス権を渡すようにす
るためである。第２実施例では、もともとＣＰＵ１にア
クセスのための十分な時間が確保されているから、上記
のようなウェイトを挿入する必要がなくなる。

【００４８】この場合、逆に、表示コントロール部３に
とって見ると、ＣＰＵ１に比べ、画像メモリ２をアクセ
スするために許容される時間は大幅に減少されてしま
う。そこで、表示コントロール部３に割り当てられた短
いアクセスサイクルの各々において、少なくとも２連続
分の画像データを画像メモリ２よりプリフェッチするよ
うにする。図４の例は、２連続分の画像データをプリフ
ェッチする場合を示しているが、その５）の画像メモリ
アドレスを見ると、表示コントロール部３に割り当てら
れた各アクセスサイクルにおいて、（００，０１）→
（０２，０３）→（０４，０５）→…のごとく２連続ア
ドレスが表示コントロール部３より送出される。

【００４９】図４の５）に示す画像メモリアドレス（０
０）で画像メモリ２より読み出した画像データは、同図
の３）に示す表示アドレス０に相当し、その表示アドレ
ス０のタイミングで画像表示装置４に転送される。この
とき同時に画像メモリアドレス（０１）でプリフェッチ
した画像データは、同図の３）に示す表示アドレス１の
タイミングまで待って、画像表示装置４に転送される。

【００５０】同様に、画像メモリアドレス（０２）で読
み出された画像データは、表示アドレス２のタイミング
で画像表示装置４に転送され、同時に画像メモリアドレ
ス（０３）でプリフェッチされた画像データは、表示ア
ドレス３のタイミングまで待って、画像表示装置４に転
送される。なお画像メモリアドレス（０１），（０３）
…でプリフェッチされた各画像データを、表示コントロ
ール部３に転送するときは、ローカルバス７上でＣＰＵ
１によるアクセスと競合しないように、図４の６）にお
けるＲＤ／ＷＲ信号が“Ｌ”から“Ｈ”に切り換わるタ
イミングで各画像データの転送を行うようにする。

【００５１】図３を参照すると、上記の各２連続アドレ
スのうちの前半（００，０２，０４…）で画像メモリ２
から読み出された画像データは、レジスタ部２１に入力
されると同時に、セレクタ部２２（今、図の点線側のパ
スに設定されている）を通して、表示コントロール部３
に至る。一方、その各２連続アドレスのうちの後半（０
１，０３，０５…）で画像メモリ２から読み出された画
像データは、レジスタ部２１を上書きしてその中に保持
されており、セレクタ部２２内のパスが図中の実線に切
り換わったときに、表示コントロール部３に転送され
る。

【００５２】図５は表示コントロール部の具体例を示す
図である。本図において、図面左上の表示クロックは表
示クロック発生回路６（図１，図３）から出力される信
号であり、既述のとおり、マシンサイクルＴ１〜Ｔ４と
同一周波数である。この表示クロックは、クロック分周
回路、例えば１／４分周回路３１により動作サイクル
（Ｔ１〜Ｔ４）の周波数に合せられ、アドレスカウンタ
３２に印加される。このアドレスカウンタ３２の出力
が、１ずつインクリメントする表示アドレスとなり、画
像メモリ２に印加される。

【００５３】このアドレスカウンタ３２からはまた図２
の４）に示すデューティー５０％のアクセス信号も出力
される。ただし、図３の表示コントロール部３に内蔵さ
れるアドレスカウンタ３２は、図４の４）に示すよう
に、デューティ５０％のアクセス信号ではないので、こ
のアドレスカウンタ３２にさらに波形変換回路、例えば
このアクセス信号とこのアクセス信号の２分の１分周さ
れた信号との論理和を取り、この論理和出力と回路３１
の出力とを入力とするフリップフロップでグリッチ（ノ
イズ）を取り除く様な回路を付加する必要がある。

【００５４】図５において、ローカルバス７（図１，図
３）上の画像データは、データ変換回路３３を介して、
画像表示装置４に供給される。なお、データ変換回路３
３は、クロック分周回路３１の出力に同期して、画像メ
モリ２からのパラレルデータを、画像表示装置４の一般
的入力インタフェースであるシリアルデータに変換する
ために設けられる回路である。

【００５５】ＣＰＵ１からのチップセレクト信号ＣＳお
よびリード／ライト（ＲＤ／ＷＲ）信号は、ＡＮＤゲー
ト３４に印加され、フリップフロップ３５を介して、画
像メモリ２へのリード／ライト（ＲＤ／ＷＲ′）信号と
なる。ＣＰＵ１からリード／ライトの要求があること
と、画像メモリ２へのリード／ライト要求があることの
２条件がそろったとき、クロック分周回路３１の出力に
同期して、画像メモリ２へのリード／ライト（ＲＤ／Ｗ
Ｒ′）信号が生成される。

【００５６】また、上記チップセレクト信号ＣＳと、ア
ドレスカウンタ３２からのアクセス信号との論理（負論
理でＯＲ条件）が、ゲート３６でとれたとき、画像メモ
リ２へのチップセレクト信号ＣＳ′となる。図５の上方
に示す１／２分周回路３７およびＯＲゲート３８は、特
に第２実施例の場合の表示コントロール部３に必要であ
る。前述したプリフェッチされる２連続アドレス分の画
像データを読み出す際のアドレスは、分周回路３１から
の表示クロックの２倍の速度であることを要する。この
ために、１／２分周回路３７が設けられ、その出力と、
アドレスカウンタ３２からの表示アドレスのＬＳＢとの
ＯＲ論理をＯＲゲート３８でとり、ＬＳＢのみが倍速で
“Ｌ”→“Ｈ”に変化する表示アドレスを得る。

【００５７】図６は相対位相検出部１１の具体例を示す
図である。この相対位相検出部１１は、図示するよう
に、アクセス信号により初期値がロードされ、表示クロ
ックをカウントする４進カウンタ４１を有する。この
“４進”は、マシンサイクルＴ１〜Ｔ４に合せたもので
ある。４進カウンタ４１の後段の０比較器４２は、４進
カウンタ４１の出力が０になる毎にリセット信号を出力
する。すなわち、これら４進カウンタ４２と０比較器４
３とからなるカウンタ部４１は、ＣＰＵ１の各動作サイ
クルをなす一連の複数のマシンサイクルが１マシンサイ
クルずつ経過する毎にインクリメントされ、かつ、各マ
シンサイクルの終了ごとにリセット信号を送出する。

【００５８】図中、例えばＤ−フリップフロップ（Ｆ
Ｆ）により構成される第１フリップフロップ部４４は、
マシンサイクルの開始のタイミングで各動作サイクル表
示用タイミング信号（例えばＡＬＥ）を打ち抜く毎にセ
ット信号を送出する。図中、例えばＲＳ−フリップフロ
ップ（ＦＦ）により構成される第２フリップフロップ部
４５は、第１フリップフロップ部４４からの前記セット
信号でセットされ、カウンタ部４１からの前記リセット
信号でリセットされて、そのリセット期間中に発生する
信号を前記ウェイト信号として送出する。その後は、リ
セット信号とセット信号が同一タイミングで発生し、セ
ット信号が優先されて、ウェイト信号は“Ｈ”に保持さ
れる。

【００５９】図７は図６の回路の動作を表すタイムチャ
ートである。本図の１）は、４進カウンタ４２のカウン
タ値を示し、そのカウンタ値が０になる毎に、同図の
２）に示すごとく、０比較器４３の出力よりリセット信
号が送出される。本図の３）はＣＰＵ位相（ＣＰＵ１の
動作サイクル表示用タイミング信号）、例えば信号ＡＬ
Ｅであり、この信号ＡＬＥの発生毎にフリップフロップ
４５はセットされ、また、０比較器４３の出力
（“Ｌ”）によりリセットされる。本図の５）は、チッ
プセレクト信号ＣＳが存在するときのみ、図４のウェイ
ト信号を有効とすることを表しており、図６のＯＲゲー
ト４６がその機能を果す。

【００６０】図７は第１モードと第２モードの２つにつ
いて例示しており、第２モードは図１および図２で説明
した例に対応している。すなわち、信号ＡＬＥが図２の
マシンサイクルＴ１の位置にあるときは３つのウェイト
サイクル（３×ＴＷ）に相当するウェイト信号が出力さ
れる。また第１モードでは、その信号ＡＬＥが図２のマ
シンサイクルＴ３に相当する位置にある場合であり、こ
のときは既述の＜２＞に該当し、１つのウェイトサイク
ル（１×ＴＷ）に相当するウェイト信号が出力される。

【００６１】図６に示した相対位相検出部１１は基本的
に既述した第２実施例においても同様の構成をとる。第
２実施例は、ＣＰＵ１から画像メモリ２へのアクセスの
有無にかかわらず、常時、ＣＰＵ１と表示コントロール
部３との間を所定の位相関係で固定しておいて、かつ、
常に、少なくとも２連続分アドレス分の画像データをプ
リフェッチするものであり、この点で第１実施例と相違
する。

【００６２】したがって第２実施例は、表示画像として
動画を扱うような場合、すなわち一定周期でバースト的
に画像メモリ２の書き換えをしなければならないような
場合に好適である。逆に第１実施例は、画像メモリ２の
書き換えが連続的に発生するような場合に好適である。
画像メモリ２の書き換えが連続的に発生するときは、そ
の書き換えの初回に、図２に示す例えば３×ＴＷのウェ
イト信号を挿入しさえすれば後はノーウェイトで画像メ
モリ２のアクセスが可能である。

【００６３】ところが第１実施例の構成のもとでは、一
定周期でバースト的に現れる画像メモリ２のアクセスを
実行すると、各バーストの先頭毎にウェイト信号を挿入
しなければならず、結局、従来の画像表示システムと変
わらなくなってしまう。このような状況のもとでは第２
実施例が好都合である。

【００６４】

【発明の効果】以上説明したように本発明によれば、次
のような効果を奏する。第１実施例（図１） （１）ＣＰＵ１による画像メモリ２のアクセスが開始す
るときのみ、ウェイト信号を挿入し、ＣＰＵ１と表示コ
ントロール部３との間の位相調整をしておけば、引き続
く連続的なアクセスは、少なくともこのアクセス中、動
作サイクル（Ｔ１〜Ｔ４）は４マシンサイクルに固定さ
れるので、ウェイトサイクルの挿入なしに両者のアクセ
スの競合を回避できる。したがって高速なデータ転送が
実現される。

【００６５】（２）ＣＰＵ１のアクセスをマシンサイク
ルＴ２およびＴ３に固定し、表示コントロール部３のア
クセスをマシンサイクルＴ４およびＴ１に固定できる。 （３）相対位相検出部１１を導入するだけで、従来の構
成要素に変更を加えることなく本発明を実現できる。 （４）相対位相検出部１１は、ＣＰＵに既存の動作サイ
クル表示用信号を流用することにより簡単に実現でき
る。

【００６６】（５）上記動作サイクル表示用信号とし
て、アドレスラッチイネーブル信号（ＡＬＥ）を採用す
れば、ＣＰＵの外部信号をそのまま利用できる。 （６）相対位相検出部１１は、カウンタ部４１とフリッ
プフロップ部４４，４５により、きわめて単純なハード
ウェアで実現できる。

【００６７】第２実施例 （７）動作サイクル（Ｔ１〜Ｔ４）は５マシンサイクル
あるいはそれ以上に変動することがあるが、ＣＰＵ１と
表示コントロール部３との間の位相調整を常にしておい
て、かつ、表示コントロール部３によるアクセス（アク
セス中になれば４マシンサイクルに固定される）は、少
なくとも２連続アドレス分の画像データをプリフェッチ
するように行う。これにより、バースト的に現れる画像
データの書き換えにも、ウェイトサイクルなしで画像メ
モリ２のアクセスが可能となる。

【００６８】（８）上記のプリフェッチは、表示コント
ロール部３によるアクセス時のみ高速のアドレス信号で
行うようにする。これによりＣＰＵ１のために画像メモ
リ２を開放する時間をより一層長くできる。 （９）上記の高速のアドレスは、２連続アドレスについ
て当該アドレスのＬＳＢを反転させる、という単純な方
法で生成できる。

【００６９】（１０）第１実施例の相対位相検出部１１
に、レジスタ部２１およびセレクタ部２２という単純な
ハードウェア追加するだけで第２実施例の回路を実現で
きる。

【図面の簡単な説明】

【図１】本発明に基づく第１実施例を示す図である。

【図２】図１に示す画像表示装置の動作を表すタイムチ
ャートである。

【図３】本発明に基づく第２実施例を示す図である。

【図４】図３に示す画像表示装置の動作を表すタイムチ
ャートである。

【図５】表示コントロール部の具体例を示す図である。

【図６】相対位相検出部の具体例を示す図である。

【図７】図６の回路の動作を表すタイムチャートであ
る。

【図８】従来の画像表示システムを示す図である。

【図９】図８に示す画像表示システムの動作を表すタイ
ムチャートである。

【符号の説明】

１…制御用プロセッサ（ＣＰＵ） ２…画像メモリ ３…表示コントロール部 ４…画像表示装置 ５…アドレスセレクタ ６…表示クロック発生装置 ７…ローカルパス １１…相対位相検出部 ２１…レジスタ部 ２２…セレクタ部 ４４…第１フリップフロップ部 ４５…第２フリップフロップ部 ＷＴ…ウェイト入力端子

Claims (10)

【特許請求の範囲】
1. 【請求項１】 表示用の画像データを格納する画像メモ
   リ（２）と、該画像メモリ（２）にアクセスし該画像メ
   モリ（２）内の画像データを書き換えて更新する制御用
   プロセッサ（１）と、該制御用プロセッサ（１）と交互
   のアクセスサイクルで周期的に前記該画像メモリ（２）
   にアクセスし該画像メモリ（２）より前記画像データを
   読み出して画像表示装置（４）に転送する表示コントロ
   ール部（３）とを備える画像表示システムにおいて、 前記制御用プロセッサ（１）が前記画像メモリ（２）内
   の画像データの書換えを要求するときに、前記制御用プ
   ロセッサ（１）の動作サイクルと前記表示コントロール
   部（３）によって指定される前記アクセスサイクルとの
   間の相対的ずれを検出する第１ステップと、その検出さ
   れた相対的ずれの大きさに比例した長さのウェイト信号
   を前記制御用プロセッサ（１）に入力する第２ステップ
   と、 前記制御用プロセッサ（１）が、前記ウェイト信号の入
   力後からは該ウェイト信号の入力なしに、該制御用プロ
   セッサ（１）に割り当てられた前記アクセスサイクルを
   連続的に使用して前記画像メモリ（２）をアクセスする
   第３ステップと、を含んでなることを特徴とする画像表
   示制御方法。
2. 【請求項２】 前記制御用プロセッサ（１）の動作サイ
   クルが一連のマシンサイクルＴ１，Ｔ２，Ｔ３およびＴ
   ４の繰り返しによって規定されるとき、前記第３ステッ
   プにおいて、前記制御用プロセッサ（１）に割り当てら
   れた前記アクセスサイクルが、該マシンサイクルＴ２お
   よびＴ３に一致するように、前記第２ステップにおい
   て、前記相対的ずれの大きさと前記ウェイト信号の長さ
   との間の対応関係を定める請求項１に記載の画像表示制
   御方法。
3. 【請求項３】 表示用の画像データを格納する画像メモ
   リ（２）と、該画像メモリ（２）にアクセスし該画像メ
   モリ（２）内の画像データを書き換えて更新する制御用
   プロセッサ（１）と、該制御用プロセッサ（１）と交互
   のアクセスサイクルで周期的に前記該画像メモリ（２）
   にアクセスし該画像メモリ（２）より前記画像データを
   読み出して画像表示装置（４）に転送する表示コントロ
   ール部（３）とを備える画像表示制御装置において、 前記制御用プロセッサ（１）の動作サイクルと前記表示
   コントロール部（３）によって指定される前記アクセス
   サイクルとの間の相対的ずれを検出し、検出された相対
   的ずれの大きさに比例した長さのウェイト信号を前記制
   御用プロセッサ（１）のウェイト入力端子（ＷＴ）に印
   加する相対位相検出部（１１）を設けることを特徴とす
   る画像表示制御装置。
4. 【請求項４】 前記相対位相検出部（１１）は、前記制
   御用プロセッサ（１）の動作サイクルを表示する信号と
   して、前記制御用プロセッサ（１）内にもともと生成さ
   れる、動作サイクル表示用タイミング信号を使用する請
   求項３に記載の画像表示装置。
5. 【請求項５】 前記動作サイクル表示用タイミング信号
   は、前記制御用プロセッサ（１）内で生成されるアドレ
   ス信号が有効となるタイミングを表示するためのアドレ
   スラッチイネーブル信号（ＡＬＥ）および該制御用プロ
   セッサ（１）内での動作ステータスを表示するステータ
   ス信号の内のいずれかである請求項４に記載の画像表示
   制御装置。
6. 【請求項６】 前記相対位相検出部（１１）を、 各前記動作サイクルをなす一連の複数のマシンサイクル
   が１マシンサイクルずつ経過する毎にインクリメントさ
   れ、かつ、各該マシンサイクルの終了ごとにリセット信
   号を送出するカウンタ部（４１）と、 前記マシンサイクルの開始のタイミングで各前記動作サ
   イクル表示用タイミング信号を打ち抜く毎にセット信号
   を送出する第１フリップフロップ部（４４）と、 前記セット信号でセットされ、前記リセット信号でリセ
   ットされて、そのリセット期間中に発生する信号を前記
   ウェイト信号として送出する第２フリップフロップ部
   （４５）と、から構成する請求項３に記載の画像表示制
   御装置。
7. 【請求項７】 表示用の画像データを格納する画像メモ
   リ（２）と、該画像メモリ（２）にアクセスし該画像メ
   モリ（２）内の画像データを書き換えて更新する制御用
   プロセッサ（１）と、該制御用プロセッサ（１）と交互
   のアクセスサイクルで周期的に前記該画像メモリ（２）
   にアクセスし該画像メモリ（２）より前記画像データを
   読み出して画像表示装置（４）に転送する表示コントロ
   ール部（３）とを備える画像表示システムにおいて、 前記制御用プロセッサ（１）の動作サイクルと前記表示
   コントロール部（３）によって指定される前記アクセス
   サイクルとの間の相対的ずれを検出する第１ステップ
   と、 その検出された相対的ずれの大きさに比例した長さのウ
   ェイト信号を前記制御用プロセッサ（１）に入力して、
   前記制御用プロセッサ（１）の動作サイクルの各先頭
   が、該制御用プロセッサ（１）に割り当てられた前記ア
   クセスサイクルの各先頭に一致するように調整すると共
   に前記表示コントロール部（３）に割り当てられる各前
   記アクセスサイクルの長さを前記制御用プロセッサ
   （１）に割り当てられる各前記アクセスサイクルの長さ
   よりも短く設定する第２ステップと、 前記表示コントロール部（３）は、前記の短く設定され
   た各アクセスサイクルにおいて少なくとも２連続アドレ
   ス分の前記画像データを前記画像メモリ（２）よりプリ
   フェッチした後、該表示コントロール部（３）に割り当
   てられる次の前記アクセスサイクルまでに前記画像表示
   装置（４）に順次転送する第３ステップと、を含んでな
   ることを特徴とする画像表示制御方法。
8. 【請求項８】 前記プリフェッチを行う際にのみ、前記
   連続アドレスの生成速度を増大させる請求項７に記載の
   画像表示制御方法。
9. 【請求項９】 ２連続アドレス分の前記画像データのプ
   リフェッチを行う際に、前記画像メモリ（２）をアクセ
   スする通常の速度の倍の速度で、与えられたアドレスの
   最下位ビットの論理を反転させる請求項８に記載の画像
   表示制御方法。
10. 【請求項１０】 表示用の画像データを格納する画像メ
    モリ（２）と、該画像メモリ（２）にアクセスし該画像
    メモリ（２）内の画像データを書き換えて更新する制御
    用プロセッサ（１）と、該制御用プロセッサ（１）と交
    互のアクセスサイクルで周期的に前記該画像メモリ
    （２）にアクセスし該画像メモリ（２）より前記画像デ
    ータを読み出して画像表示装置（４）に転送する表示コ
    ントロール部（３）とを備える画像表示制御装置におい
    て、 前記制御用プロセッサ（１）の動作サイクルと前記表示
    コントロール部（３）によって指定される前記アクセス
    サイクルとの間の相対的ずれを検出し、検出された相対
    的ずれの大きさに比例した長さのウェイト信号を前記制
    御用プロセッサ（１）のウェイト入力端子（ＷＴ）に印
    加する相対位相検出部（１１）と、 前記画像メモリ（２）からの読出し出力を一旦保持する
    レジスタ部（２１）と、 前記画像メモリ（２）からの読出し出力および前記レジ
    スタ部（２１）に保持された前記読出し出力のいずれか
    一方を、切り換えて前記表示コントロール部（３）に出
    力するセレクタ部（２２）とを設けることを特徴とする
    画像表示制御装置。