JPH08262116A - 多数のメモリ用ｂｉｓｔテスタ - Google Patents
多数のメモリ用ｂｉｓｔテスタInfo
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- JPH08262116A JPH08262116A JP8045190A JP4519096A JPH08262116A JP H08262116 A JPH08262116 A JP H08262116A JP 8045190 A JP8045190 A JP 8045190A JP 4519096 A JP4519096 A JP 4519096A JP H08262116 A JPH08262116 A JP H08262116A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 各種のメモリをテストできる単一のＢＩＳＴ
を提供する。 【解決手段】 メモリテストに必要なすべてのパターン
を発生させ、すべてのデータとアドレス情報とをメモリ
に同時に印加する。また、各種のメモリ用に別個の制御
信号を発生し、それぞれのメモリに印加する。また各種
の選択信号をアサートして、データを書込み、このメモ
リに、またはメモリから、障害情報を読み出す。書込み
イネーブル信号をアサートすると、書込みと漏れの両欠
陥がマスクされそうな位置への多重書込みが阻止され、
一方、結果ロード信号のアサートは、疑似誤り情報を取
り込まず、有効な出力データが期待される場合だけ実行
される。シーケンスのどの部分も使用しないメモリに
は、信号を無視するように命令し、テスト・パターン形
成に必要な信号と、これらのパターンに関するデータと
アドレス情報と、読み書きしかつ誤り情報を取り込むた
めの制御信号とを発生する。
を提供する。 【解決手段】 メモリテストに必要なすべてのパターン
を発生させ、すべてのデータとアドレス情報とをメモリ
に同時に印加する。また、各種のメモリ用に別個の制御
信号を発生し、それぞれのメモリに印加する。また各種
の選択信号をアサートして、データを書込み、このメモ
リに、またはメモリから、障害情報を読み出す。書込み
イネーブル信号をアサートすると、書込みと漏れの両欠
陥がマスクされそうな位置への多重書込みが阻止され、
一方、結果ロード信号のアサートは、疑似誤り情報を取
り込まず、有効な出力データが期待される場合だけ実行
される。シーケンスのどの部分も使用しないメモリに
は、信号を無視するように命令し、テスト・パターン形
成に必要な信号と、これらのパターンに関するデータと
アドレス情報と、読み書きしかつ誤り情報を取り込むた
めの制御信号とを発生する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、集積回路
（または半導体）の組込み自己テストに関する。さらに
具体的には、単一の組込み自己テスト状態機械を使用し
て、各種のサイズおよび機能の複数の組込みメモリをテ
ストすることに関する。
（または半導体）の組込み自己テストに関する。さらに
具体的には、単一の組込み自己テスト状態機械を使用し
て、各種のサイズおよび機能の複数の組込みメモリをテ
ストすることに関する。
【０００２】
【従来の技術】集積回路技術が進歩するにつれて、ます
ます多くの回路素子が、したがってより多くの回路およ
び回路機能がシングル・チップ上に配置されるようにな
った。これらの回路は多数の異なる機能を果たし、使用
前にこれらの回路をテストする必要がある。外部テス
タ、すなわちチップの一部であったりチップ上に形成さ
れるのではなく、別個の独立型機械であるテスタを使用
して、多数の回路をテストすることができる。ＳＩＭＭ
やその他のアドオン・カードまたはモジュール内のメモ
リなどの回路も同様にテストできる。しかしながら、回
路の中には、種々の理由からそのような外部機械により
テストできないものがある。例えば、マイクロプロセッ
サに関連する各種のメモリは、外部アクセス・パッド
や、テスト用の外部機械に接続するためのその他の手段
をまったく備えていない。この問題の解決法は、チップ
素子およびその他の回路部品が形成されるのと同じチッ
プ上に直接にテスト回路を形成することである。これら
の組込み回路は、組込み自己テスト（ＢＩＳＴ）と呼ば
れることが多い。代表的なＢＩＳＴが、米国特許第５１
７３９０６号、１９９２年１２月２２日出願「BUILT-IN
SELF TEST FOR INTEGRATED CIRCUITS」に図示記載され
ている。同特許を参照により本明細書の一部とする。こ
のＢＩＳＴは、非常に適切に動作し、マイクロプロセッ
サと併用されるかまたはマイクロプロセッサの一部とし
て使用されるメモリに必要なテスト機能を提供する。し
かしながら、このオンチップ・テスタの場合、他のＢＩ
ＳＴの場合と同様に、テストする各メモリに対して、ま
たは少なくともそれぞれ種類やサイズの異なるメモリに
対して、別個のＢＩＳＴが必要となる。これを行うこと
は可能であるが、各ＢＩＳＴは、チップの表面上に一定
のスペース、または面積を必要とする。このスペース
は、ＢＩＳＴが関連しかつそれが試験するチップの面積
の２％ないし３％にもなる。単一のＢＩＳＴですべての
メモリをテストし、したがってチップ表面上の有用な面
積をむだにしないことが望ましい。しかしながら、その
ような解決法には、２つの大きな制約がある。第１に、
テストに多くの余分な時間がかかってはならない。ま
た、そのようなＢＩＳＴは、メモリのサイズ、種類また
は特性と無関係に、各種のメモリそれぞれに必要とされ
るテスト機能およびテスト・パターンをすべて実行でき
なければならない。
ます多くの回路素子が、したがってより多くの回路およ
び回路機能がシングル・チップ上に配置されるようにな
った。これらの回路は多数の異なる機能を果たし、使用
前にこれらの回路をテストする必要がある。外部テス
タ、すなわちチップの一部であったりチップ上に形成さ
れるのではなく、別個の独立型機械であるテスタを使用
して、多数の回路をテストすることができる。ＳＩＭＭ
やその他のアドオン・カードまたはモジュール内のメモ
リなどの回路も同様にテストできる。しかしながら、回
路の中には、種々の理由からそのような外部機械により
テストできないものがある。例えば、マイクロプロセッ
サに関連する各種のメモリは、外部アクセス・パッド
や、テスト用の外部機械に接続するためのその他の手段
をまったく備えていない。この問題の解決法は、チップ
素子およびその他の回路部品が形成されるのと同じチッ
プ上に直接にテスト回路を形成することである。これら
の組込み回路は、組込み自己テスト（ＢＩＳＴ）と呼ば
れることが多い。代表的なＢＩＳＴが、米国特許第５１
７３９０６号、１９９２年１２月２２日出願「BUILT-IN
SELF TEST FOR INTEGRATED CIRCUITS」に図示記載され
ている。同特許を参照により本明細書の一部とする。こ
のＢＩＳＴは、非常に適切に動作し、マイクロプロセッ
サと併用されるかまたはマイクロプロセッサの一部とし
て使用されるメモリに必要なテスト機能を提供する。し
かしながら、このオンチップ・テスタの場合、他のＢＩ
ＳＴの場合と同様に、テストする各メモリに対して、ま
たは少なくともそれぞれ種類やサイズの異なるメモリに
対して、別個のＢＩＳＴが必要となる。これを行うこと
は可能であるが、各ＢＩＳＴは、チップの表面上に一定
のスペース、または面積を必要とする。このスペース
は、ＢＩＳＴが関連しかつそれが試験するチップの面積
の２％ないし３％にもなる。単一のＢＩＳＴですべての
メモリをテストし、したがってチップ表面上の有用な面
積をむだにしないことが望ましい。しかしながら、その
ような解決法には、２つの大きな制約がある。第１に、
テストに多くの余分な時間がかかってはならない。ま
た、そのようなＢＩＳＴは、メモリのサイズ、種類また
は特性と無関係に、各種のメモリそれぞれに必要とされ
るテスト機能およびテスト・パターンをすべて実行でき
なければならない。
【０００３】
【発明が解決しようとする課題】本願の目的は、サイズ
や種類の異なる様々なメモリをテストできる単一のＢＩ
ＳＴを提供することである。
や種類の異なる様々なメモリをテストできる単一のＢＩ
ＳＴを提供することである。
【０００４】
【課題を解決するための手段】本発明によれば、サイズ
や種類や特性の異なる各種のメモリをテストできる単一
のＢＩＳＴが実現される。これは、論理回路を含む状態
機械を使用して、チップ上のすべてのメモリをテストす
るのに必要なすべてのパターンを選択し発生させ、かつ
予想されるデータを含むすべてのデータとアドレス情報
とをすべてのメモリに同時に書き込むことによって達成
される。ＢＩＳＴはまた、各種のメモリ用の固有の（別
個の）制御信号を発生し、これらの制御信号を各種のメ
モリに印加する。ＢＩＳＴは、各種の選択信号を選択的
にアサートして、データを印加し（書込み）、その固有
の制御信号がアサートされたメモリに、またはそれらの
メモリから、障害情報を読み出し取り込む（結果ロー
ド）。制御信号は、入力の特定のシーケンスまたは入力
の所与のシーケンスのどの部分も使用しないメモリに、
そのような信号を「無視」するように命令する。したが
って、ＢＩＳＴは、各メモリに必要なテスト・パターン
と、それらのパターンについてのデータおよびアドレス
情報と、各メモリを読み書きしかつその特定のメモリに
ついての誤り情報を取り込むための制御信号とを形成す
るのに必要な信号を発生する。したがって、単一のＢＩ
ＳＴを使用して、異なるサイズおよび異なる種類の多数
のメモリをテストできる。メモリの書込みイネーブル信
号を選択的にアサートすると、セル書込み欠陥およびセ
ル漏れ欠陥をマスクする可能性のある位置への多重書込
みが妨げられる。メモリの結果ロード信号を選択的にア
サートすると、第２のアドレス・アクセスおよびその後
のアドレス・アクセスで反転する可能性のあるデータが
メモリ内に記憶されることによる疑似障害信号の取り込
みが妨げられる。
や種類や特性の異なる各種のメモリをテストできる単一
のＢＩＳＴが実現される。これは、論理回路を含む状態
機械を使用して、チップ上のすべてのメモリをテストす
るのに必要なすべてのパターンを選択し発生させ、かつ
予想されるデータを含むすべてのデータとアドレス情報
とをすべてのメモリに同時に書き込むことによって達成
される。ＢＩＳＴはまた、各種のメモリ用の固有の（別
個の）制御信号を発生し、これらの制御信号を各種のメ
モリに印加する。ＢＩＳＴは、各種の選択信号を選択的
にアサートして、データを印加し（書込み）、その固有
の制御信号がアサートされたメモリに、またはそれらの
メモリから、障害情報を読み出し取り込む（結果ロー
ド）。制御信号は、入力の特定のシーケンスまたは入力
の所与のシーケンスのどの部分も使用しないメモリに、
そのような信号を「無視」するように命令する。したが
って、ＢＩＳＴは、各メモリに必要なテスト・パターン
と、それらのパターンについてのデータおよびアドレス
情報と、各メモリを読み書きしかつその特定のメモリに
ついての誤り情報を取り込むための制御信号とを形成す
るのに必要な信号を発生する。したがって、単一のＢＩ
ＳＴを使用して、異なるサイズおよび異なる種類の多数
のメモリをテストできる。メモリの書込みイネーブル信
号を選択的にアサートすると、セル書込み欠陥およびセ
ル漏れ欠陥をマスクする可能性のある位置への多重書込
みが妨げられる。メモリの結果ロード信号を選択的にア
サートすると、第２のアドレス・アクセスおよびその後
のアドレス・アクセスで反転する可能性のあるデータが
メモリ内に記憶されることによる疑似障害信号の取り込
みが妨げられる。
【０００５】
【発明の実施の形態】具体的に図面を参照する前に、Ｂ
ＩＳＴおよびその動作を概観するのが有益であろう。米
国特許第５１７３９０６号に記載されているように、Ｖ
ＬＳＩ回路用のオンチップ組込み自己テスト（ＢＩＳ
Ｔ）配置が提供されている。ＢＩＳＴは、ＶＬＳＩと同
じチップ上に組み込まれており、所定のテスト・パター
ン・データを発生し、そのデータをＶＬＳＩ回路の入力
に書き込み、かつ結果を読み出し、書込みの結果を予想
される結果と比較する、データ・パターン生成機構を含
む。米国特許第５１７３９０６号は、単一のメモリ専用
のＢＩＳＴ回路を開示しているが、その動作は、本発明
が、単一のＢＩＳＴを利用して多数の各種メモリをテス
トし、各種メモリについて同じテスト・パターンを同時
に実行するのに必要な制御論理回路を提供していること
以外は、本発明の動作と同じである。
ＩＳＴおよびその動作を概観するのが有益であろう。米
国特許第５１７３９０６号に記載されているように、Ｖ
ＬＳＩ回路用のオンチップ組込み自己テスト（ＢＩＳ
Ｔ）配置が提供されている。ＢＩＳＴは、ＶＬＳＩと同
じチップ上に組み込まれており、所定のテスト・パター
ン・データを発生し、そのデータをＶＬＳＩ回路の入力
に書き込み、かつ結果を読み出し、書込みの結果を予想
される結果と比較する、データ・パターン生成機構を含
む。米国特許第５１７３９０６号は、単一のメモリ専用
のＢＩＳＴ回路を開示しているが、その動作は、本発明
が、単一のＢＩＳＴを利用して多数の各種メモリをテス
トし、各種メモリについて同じテスト・パターンを同時
に実行するのに必要な制御論理回路を提供していること
以外は、本発明の動作と同じである。
【０００６】所望のテストに応じて、各種の異なるパタ
ーンを発生させることができる。いくつかのメモリは、
一般に、６つの異なるパターン、すなわち、固有アドレ
ス・リプル・ワード（ＵＡＲＷ）パターン、固有アドレ
ス・リプル・ビット（ＵＡＲＢ）パターン、チェッカー
ボード（ＣＨＢＤ）パターン、ワード線ストライプ（Ｗ
ＬＳ）パターン、ブランケット（ＢＬ）パターンおよび
プログラマブル（ＰＧ）パターンによりテストされる。
プログラマブル・パターンを除いて、これらのパターン
はすべて、実質上「ハードコード化」されており、一
方、プログラマブル・パターンは、本分野において周知
であり、かつ米国特許第５１７３９０６号に記載されて
いる論理回路を走査し初期設定する際に、読取り書込み
データ・シーケンスおよびアドレス限界としてプログラ
ム可能である。
ーンを発生させることができる。いくつかのメモリは、
一般に、６つの異なるパターン、すなわち、固有アドレ
ス・リプル・ワード（ＵＡＲＷ）パターン、固有アドレ
ス・リプル・ビット（ＵＡＲＢ）パターン、チェッカー
ボード（ＣＨＢＤ）パターン、ワード線ストライプ（Ｗ
ＬＳ）パターン、ブランケット（ＢＬ）パターンおよび
プログラマブル（ＰＧ）パターンによりテストされる。
プログラマブル・パターンを除いて、これらのパターン
はすべて、実質上「ハードコード化」されており、一
方、プログラマブル・パターンは、本分野において周知
であり、かつ米国特許第５１７３９０６号に記載されて
いる論理回路を走査し初期設定する際に、読取り書込み
データ・シーケンスおよびアドレス限界としてプログラ
ム可能である。
【０００７】ＶＬＳＩ回路がテスト・データに基づいて
動作できるように、ＶＬＳＩ回路を動作させるための制
御信号を発生する制御信号生成機構も提供される。
動作できるように、ＶＬＳＩ回路を動作させるための制
御信号を発生する制御信号生成機構も提供される。
【０００８】データ生成機構は、応用例によっては同じ
テスト・パターン生成機構のこともあるが、テスト・デ
ータをＶＬＳＩ回路に印加することにより、入力データ
および予想されるデータ（「予想データ」）を発生す
る。「予想データ」は、メモリから読み出される実際の
データと比較され、それに応答してパス障害信号が発生
し、最終圧縮ラッチ内に取り込まれる。このようにし
て、所定のテスト・パターンを、マイクロプロセッサ上
の組込みＢＩＳＴによってＶＬＳＩ回路またはメモリ回
路に印加できる。
テスト・パターン生成機構のこともあるが、テスト・デ
ータをＶＬＳＩ回路に印加することにより、入力データ
および予想されるデータ（「予想データ」）を発生す
る。「予想データ」は、メモリから読み出される実際の
データと比較され、それに応答してパス障害信号が発生
し、最終圧縮ラッチ内に取り込まれる。このようにし
て、所定のテスト・パターンを、マイクロプロセッサ上
の組込みＢＩＳＴによってＶＬＳＩ回路またはメモリ回
路に印加できる。
【０００９】冗長構成が使用できる場合、１つまたは複
数のメモリ・セルに障害がある場合でもチップが修理で
きるように、メモリ素子の障害の位置が、診断に使用で
きるレジスタ内に、または冗長メモリにあるいはその両
方に記憶される。
数のメモリ・セルに障害がある場合でもチップが修理で
きるように、メモリ素子の障害の位置が、診断に使用で
きるレジスタ内に、または冗長メモリにあるいはその両
方に記憶される。
【００１０】ＢＩＳＴは、上述のように、本質的には状
態機械である。あるいはさらに正確には、ある状態（パ
ターン、サブサイクル、モード）から他の状態に移っ
て、異なるテスト・パターンと、各種のメモリをテスト
するのに必要な書込みイネーブル信号および結果ロード
信号とを発生する一連の従属状態機械である。
態機械である。あるいはさらに正確には、ある状態（パ
ターン、サブサイクル、モード）から他の状態に移っ
て、異なるテスト・パターンと、各種のメモリをテスト
するのに必要な書込みイネーブル信号および結果ロード
信号とを発生する一連の従属状態機械である。
【００１１】ＢＩＳＴ１０は、現アドレスが各メモリの
アドレス空間を越えた場合、および個々のメモリ機能に
応じてそれ以外の適切な場合に、そのメモリのＷＥ信号
およびＬＲ信号を遮断する。ＷＥを遮断すると、特定の
パターンによるメモリ位置の再書込みが防げられる。メ
モリが再書込みされると、セル内の電荷漏れの問題がマ
スクされる可能性がある。最大アドレスに達すると、状
態機械は、待ち状態に入り、アドレス・カウンタをリセ
ットし、新しいサブサイクルのアサートを含めて様々な
更新を実行する。例えば、サブサイクルＲＣ１は、読取
り０、書込み１、読取り１、書込み１（Ｒ０Ｗ１Ｒ１Ｗ
１）を実行する。状態機械は、新しいサブサイクルの直
後に、再びアドレス空間のシーケンスを開始し、新しい
サブサイクルの読取り／書込みデータ動作を試験中のメ
モリに適用する。前のＷＣサブサイクルで書き込まれた
「０」は、ＵＡＲＷまたはＵＡＲＢパターン内のＲＣ１
サブサイクルのセルの最初のアクセス（Ｒ０）時に読み
出される。ＲＣ１サブサイクルの４回目のアクセスで、
セルは、反対のデータで書き込まれる（Ｗ１）。より小
さいメモリのアドレスが２回目およびそれ以降にアクセ
スされ、かつＲ０動作が起こると、「１」が読み出さ
れ、ＢＩＳＴはアクセス時に「０」を読み出すと予想さ
れるので、障害が認められることになる。これを解決す
るために、共通予想データ・バスおよび固有メモリＬＲ
信号が使用される。すなわち、現アドレスがメモリのア
ドレス空間の外にあり、ＬＲ信号が遮断されているとき
は、ＬＲと圧縮出力の論理回路積をとることによって、
疑似障害信号の発生を防ぐことができる。メモリ・ユニ
ットがライトスルー機能を有する場合、そのライトスル
ー機能をＢＩＳＴ１０によって検証できるように、書込
みサイクル中にそのアドレス空間内でそのＬＲ信号をア
サートする必要がある。
アドレス空間を越えた場合、および個々のメモリ機能に
応じてそれ以外の適切な場合に、そのメモリのＷＥ信号
およびＬＲ信号を遮断する。ＷＥを遮断すると、特定の
パターンによるメモリ位置の再書込みが防げられる。メ
モリが再書込みされると、セル内の電荷漏れの問題がマ
スクされる可能性がある。最大アドレスに達すると、状
態機械は、待ち状態に入り、アドレス・カウンタをリセ
ットし、新しいサブサイクルのアサートを含めて様々な
更新を実行する。例えば、サブサイクルＲＣ１は、読取
り０、書込み１、読取り１、書込み１（Ｒ０Ｗ１Ｒ１Ｗ
１）を実行する。状態機械は、新しいサブサイクルの直
後に、再びアドレス空間のシーケンスを開始し、新しい
サブサイクルの読取り／書込みデータ動作を試験中のメ
モリに適用する。前のＷＣサブサイクルで書き込まれた
「０」は、ＵＡＲＷまたはＵＡＲＢパターン内のＲＣ１
サブサイクルのセルの最初のアクセス（Ｒ０）時に読み
出される。ＲＣ１サブサイクルの４回目のアクセスで、
セルは、反対のデータで書き込まれる（Ｗ１）。より小
さいメモリのアドレスが２回目およびそれ以降にアクセ
スされ、かつＲ０動作が起こると、「１」が読み出さ
れ、ＢＩＳＴはアクセス時に「０」を読み出すと予想さ
れるので、障害が認められることになる。これを解決す
るために、共通予想データ・バスおよび固有メモリＬＲ
信号が使用される。すなわち、現アドレスがメモリのア
ドレス空間の外にあり、ＬＲ信号が遮断されているとき
は、ＬＲと圧縮出力の論理回路積をとることによって、
疑似障害信号の発生を防ぐことができる。メモリ・ユニ
ットがライトスルー機能を有する場合、そのライトスル
ー機能をＢＩＳＴ１０によって検証できるように、書込
みサイクル中にそのアドレス空間内でそのＬＲ信号をア
サートする必要がある。
【００１２】したがって、米国特許第５１７３９０６号
の概念および回路は、状態機械が、必要なテスト・パタ
ーンを、本発明によって使用されるグローバル書込みイ
ネーブル制御信号およびグローバル結果ロード制御信号
とともに生成するための基礎となる。しかしながら、詳
細に開示されている米国特許第５１７３９０６号のＢＩ
ＳＴでは、各メモリごとにまたは少なくとも各メモリ構
成ごとに１つのＢＩＳＴが必要である。実際、米国特許
第５１７３９０６号において、チップ上の様々なＶＬＳ
Ｉ回路が、テスト・パターンを完成させるのに異なる時
間を要する各種のＢＩＳＴを有すると指摘しているの
で、この特許ではそのことが示唆されている。したがっ
て、テストする各メモリまたは少なくとも特性の異なる
各メモリは別々の状態機械を必要とし、そのそれぞれが
それ自体の信号上で動作し、かつパターン制御、パター
ン発生など、すべての機能用にそれぞれチップ上の別々
の空間を必要とする。本発明では、米国特許第５１７３
９０６号に開示されている種類の単一の状態機械によ
り、特性の異なる別個のメモリを同時にテストできる。
の概念および回路は、状態機械が、必要なテスト・パタ
ーンを、本発明によって使用されるグローバル書込みイ
ネーブル制御信号およびグローバル結果ロード制御信号
とともに生成するための基礎となる。しかしながら、詳
細に開示されている米国特許第５１７３９０６号のＢＩ
ＳＴでは、各メモリごとにまたは少なくとも各メモリ構
成ごとに１つのＢＩＳＴが必要である。実際、米国特許
第５１７３９０６号において、チップ上の様々なＶＬＳ
Ｉ回路が、テスト・パターンを完成させるのに異なる時
間を要する各種のＢＩＳＴを有すると指摘しているの
で、この特許ではそのことが示唆されている。したがっ
て、テストする各メモリまたは少なくとも特性の異なる
各メモリは別々の状態機械を必要とし、そのそれぞれが
それ自体の信号上で動作し、かつパターン制御、パター
ン発生など、すべての機能用にそれぞれチップ上の別々
の空間を必要とする。本発明では、米国特許第５１７３
９０６号に開示されている種類の単一の状態機械によ
り、特性の異なる別個のメモリを同時にテストできる。
【００１３】次に、図面、差し当たり図１を参照する
と、メモリのグループおよび関連するＢＩＳＴの高レベ
ルの図が回路接続と共に示されている。組込み自己テス
ト（ＢＩＳＴ）装置および各種のメモリはすべて、その
上に形成される各種のメモリを含むＶＬＳＩ回路部品を
有する集積回路上にその一部として形成され、かつＢＩ
ＳＴ装置は、そのテスト機能の実行後または完了後もチ
ップ上に残る。ただし、チップの動作モードまたは機能
モードにおける通常動作時にはいかなる機能をも実行し
ないが、システムを最初にオンにする際の電源オン自己
テスト（ＰＯＳＴ）時またはシステム診断時には使用で
きる。いずれの場合にも、チップ上でＢＩＳＴの占有す
る面積が比較的小さいことが望まれる。
と、メモリのグループおよび関連するＢＩＳＴの高レベ
ルの図が回路接続と共に示されている。組込み自己テス
ト（ＢＩＳＴ）装置および各種のメモリはすべて、その
上に形成される各種のメモリを含むＶＬＳＩ回路部品を
有する集積回路上にその一部として形成され、かつＢＩ
ＳＴ装置は、そのテスト機能の実行後または完了後もチ
ップ上に残る。ただし、チップの動作モードまたは機能
モードにおける通常動作時にはいかなる機能をも実行し
ないが、システムを最初にオンにする際の電源オン自己
テスト（ＰＯＳＴ）時またはシステム診断時には使用で
きる。いずれの場合にも、チップ上でＢＩＳＴの占有す
る面積が比較的小さいことが望まれる。
【００１４】図１に示すように、本発明に従って形成さ
れるＢＩＳＴ１０は、シリコンやその他の半導体基板
（図示せず）上に設けられ形成される。ＢＩＳＴ１０
は、サイズおよび構成の異なる様々なメモリに接続され
ている。これらの個々のメモリは、例示の目的で示した
ものであり、別の特性を有する他の種類のメモリも使用
でき、本発明のＢＩＳＴ１０によってテストできる。メ
モリは、データ・キャッシュ装置（ＤＣＵ）メモリ１
２、ＴＡＧメモリ１４（他のデータを探索するためのタ
グを記憶するメモリの一種）、変換索引バッファ（ＴＬ
Ｂ）メモリ１６、セグメント索引バッファ（ＳＬＢ）メ
モリ１８、およびブロック・アドレス変換バッファ（Ｂ
ＡＴ）メモリ２０を含む。これらのメモリ１２、１４、
１６、１８、２０はすべて、アドレスの深さ、幅、およ
び機能特性が異なる単一ポート・メモリである。ＤＣＵ
メモリ１２の構成は３２Ｋ×８、ＴＡＧメモリ１４の構
成は５１２×４０、ＴＬＢメモリの構成は２５６×１０
０、ＳＬＢメモリの構成は１６×６４、ＢＡＴメモリの
構成は８×６４である。これらのメモリはそれぞれ、サ
イズおよびアドレス可能構成が異なっており、すなわ
ち、ＤＣＵは、他のどのメモリよりもはるかに多くのア
ドレス可能位置を有し、他のメモリはそれぞれより小さ
いアドレス可能空間を有する。しかしながら、メモリ１
２、１４、１６、１８、２０はすべて、同じテスト・パ
ターンでテストされる単一ポート・メモリである。
れるＢＩＳＴ１０は、シリコンやその他の半導体基板
（図示せず）上に設けられ形成される。ＢＩＳＴ１０
は、サイズおよび構成の異なる様々なメモリに接続され
ている。これらの個々のメモリは、例示の目的で示した
ものであり、別の特性を有する他の種類のメモリも使用
でき、本発明のＢＩＳＴ１０によってテストできる。メ
モリは、データ・キャッシュ装置（ＤＣＵ）メモリ１
２、ＴＡＧメモリ１４（他のデータを探索するためのタ
グを記憶するメモリの一種）、変換索引バッファ（ＴＬ
Ｂ）メモリ１６、セグメント索引バッファ（ＳＬＢ）メ
モリ１８、およびブロック・アドレス変換バッファ（Ｂ
ＡＴ）メモリ２０を含む。これらのメモリ１２、１４、
１６、１８、２０はすべて、アドレスの深さ、幅、およ
び機能特性が異なる単一ポート・メモリである。ＤＣＵ
メモリ１２の構成は３２Ｋ×８、ＴＡＧメモリ１４の構
成は５１２×４０、ＴＬＢメモリの構成は２５６×１０
０、ＳＬＢメモリの構成は１６×６４、ＢＡＴメモリの
構成は８×６４である。これらのメモリはそれぞれ、サ
イズおよびアドレス可能構成が異なっており、すなわ
ち、ＤＣＵは、他のどのメモリよりもはるかに多くのア
ドレス可能位置を有し、他のメモリはそれぞれより小さ
いアドレス可能空間を有する。しかしながら、メモリ１
２、１４、１６、１８、２０はすべて、同じテスト・パ
ターンでテストされる単一ポート・メモリである。
【００１５】デュアルポート・ランダム・アクセス・メ
モリ（ＲＡＭ）２２も設けられており、これも様々なパ
ターン構成でテストする必要がある。メモリ１２、１
４、１６、１８、２０、２２のすべてに共通の特性は、
メモリ内に書き込まれるどんなデータも読み出すことが
できることである。すなわち、所与のアドレス位置に記
憶されるどんなデータもその位置に書き込まれたデータ
として読み出すことができるという意味で、それらのメ
モリ位置は読出し可能である。
モリ（ＲＡＭ）２２も設けられており、これも様々なパ
ターン構成でテストする必要がある。メモリ１２、１
４、１６、１８、２０、２２のすべてに共通の特性は、
メモリ内に書き込まれるどんなデータも読み出すことが
できることである。すなわち、所与のアドレス位置に記
憶されるどんなデータもその位置に書き込まれたデータ
として読み出すことができるという意味で、それらのメ
モリ位置は読出し可能である。
【００１６】内容アドレス記憶装置（ＣＡＭ）２４も設
けられている。メモリ２４は、５１２個のエントリが１
０ビット比較機構８個からなるグループに分割されてい
る、５１２×１０ビット・メモリである。内容アドレス
記憶装置（ＣＡＭ）は、そこに書き込まれた２進データ
が様々なアドレス位置に記憶されるメモリであるが、こ
の実施例では、記憶されたデータを直接読み出すことが
できない。ＣＡＭメモリは、特定のビット・パターンが
そこに記憶されているかどうか判定するために、その上
でアサートされる２進データを比較する機能を実行す
る。パターンがそのように記憶されている場合、ＣＡＭ
メモリは、それに応答して適切な出力信号、すなわち２
進「１」を出力する。パターンが記憶されていない場
合、記憶されたデータに応じて、各比較機構の出力に２
進「０」を出力する。言い換えれば、ＣＡＭメモリ２４
は、他のメモリのアドレスの一部分に対応する予め選択
したパターン内でビットが記憶され、あるビット・パタ
ーンがＣＡＭメモリ２４に印加されたとき、印加された
ビット・パターンを記憶されたビット・パターンと比較
して、特定のビット・パターンが記憶されているかどう
か、および８個の比較機構のうちのどの比較機構がその
ビット・パターンを見つけたかを判定する、比較機構と
して働く。したがって、ＣＡＭのテスト機能では、各種
のテスト・データを入力し、次いでそこに記憶されたデ
ータと、その上に印加された２進テスト・データとの比
較機能を実行し、かつ出力応答が、そのような記憶され
たデータが所与の位置にあるか否かを示すのに適切であ
るかどうかを判定することが必要である。このことにつ
いては、ＣＡＭを活動化する際のＢＩＳＴの動作と関連
して以下に説明する。
けられている。メモリ２４は、５１２個のエントリが１
０ビット比較機構８個からなるグループに分割されてい
る、５１２×１０ビット・メモリである。内容アドレス
記憶装置（ＣＡＭ）は、そこに書き込まれた２進データ
が様々なアドレス位置に記憶されるメモリであるが、こ
の実施例では、記憶されたデータを直接読み出すことが
できない。ＣＡＭメモリは、特定のビット・パターンが
そこに記憶されているかどうか判定するために、その上
でアサートされる２進データを比較する機能を実行す
る。パターンがそのように記憶されている場合、ＣＡＭ
メモリは、それに応答して適切な出力信号、すなわち２
進「１」を出力する。パターンが記憶されていない場
合、記憶されたデータに応じて、各比較機構の出力に２
進「０」を出力する。言い換えれば、ＣＡＭメモリ２４
は、他のメモリのアドレスの一部分に対応する予め選択
したパターン内でビットが記憶され、あるビット・パタ
ーンがＣＡＭメモリ２４に印加されたとき、印加された
ビット・パターンを記憶されたビット・パターンと比較
して、特定のビット・パターンが記憶されているかどう
か、および８個の比較機構のうちのどの比較機構がその
ビット・パターンを見つけたかを判定する、比較機構と
して働く。したがって、ＣＡＭのテスト機能では、各種
のテスト・データを入力し、次いでそこに記憶されたデ
ータと、その上に印加された２進テスト・データとの比
較機能を実行し、かつ出力応答が、そのような記憶され
たデータが所与の位置にあるか否かを示すのに適切であ
るかどうかを判定することが必要である。このことにつ
いては、ＣＡＭを活動化する際のＢＩＳＴの動作と関連
して以下に説明する。
【００１７】図面を簡単にするために、ＢＩＳＴ１０と
様々なメモリの間の様々な接続が示されている。いくつ
かの入力には文字が付してあり、ＢＩＳＴからのそれに
対応する出力には、各種のメモリへの入力に対応する文
字が付されている。すなわち、ＢＩＳＴ１０からの出力
ＡはＤＣＵ１２への入力Ａ、ＢＩＳＴ１０からの出力Ｂ
はＴＡＧ１４への入力Ｂなどとなる。他の信号線は、直
接接続で示され、符号を付けてある（図１）。
様々なメモリの間の様々な接続が示されている。いくつ
かの入力には文字が付してあり、ＢＩＳＴからのそれに
対応する出力には、各種のメモリへの入力に対応する文
字が付されている。すなわち、ＢＩＳＴ１０からの出力
ＡはＤＣＵ１２への入力Ａ、ＢＩＳＴ１０からの出力Ｂ
はＴＡＧ１４への入力Ｂなどとなる。他の信号線は、直
接接続で示され、符号を付けてある（図１）。
【００１８】メモリ１２、１４、１６、１８、２０、２
４はそれぞれ、メモリ・データ出力を予想データと比較
し、かつ不整合が発生した場合にメモリ障害信号を発生
する、対応するデータ圧縮回路を有する。これらの圧縮
回路には、それぞれ１２ａ、１４ａ、１６ａ、１８ａ、
２０ａ、および２４ａの符号が付けてある。デュアルポ
ート・メモリ（ＲＡＭ）２２は、それぞれ２２ａおよび
２２ｂの符号を付けた、各ポートから１つずつ２つの圧
縮データ・ブロックを有する。メモリ出力における圧縮
回路は、出力データと、ＢＩＳＴ１０から供給された予
想データとを比較して、メモリごとに１つの合格／失格
ビットを発生する。ＤＣＵから冗長構成を利用して他の
メモリに送られる合格／失格ビットは、障害のあるアド
レス・レジスタ（ＦＡＲ）４４（図３）に送られる。Ｆ
ＡＲ４４は、障害ビットとその対応する障害のあるアド
レス位置を記憶する。ＦＡＲは、冗長ワード線と同数の
ＤＣＵ障害のみを記憶するように設計されている。ＦＡ
Ｒがいっぱいになり、それ以上冗長ワード線が使用でき
ない場合、オーバーフロー障害ビットが障害信号をＦＡ
ＲからＢＩＳＴ１０内の中央障害ブロック４６に転送す
る（図３）。他のメモリからの他の障害ビット（ＴＡＧ
ＦＡＩＬ、ＢＡＴＦＡＩＬ、ＴＬＢＦＡＩＬ、ＳＬＢＦ
ＡＩＬ、ＤＰ１ＦＡＩＬ、ＤＰ２ＦＡＩＬ）もすべてこ
の中央障害ブロック４６に送られる（図３）。障害のあ
るアドレス位置は記憶されず、障害ビットも記憶されな
い。さらに、これらの障害ビットは、圧縮されて１チッ
プ障害信号を生成し、それがチップから送り出される。
各メモリごとに記憶ラッチ（図示せず）があり、そのメ
モリ内で発生した最初の障害（もしあれば）を記憶する
ための冗長構成はない。したがって、ＢＩＳＴ１０は、
必要なテスト情報を提供し、かつそれぞれ異なる特性を
有しすべてが同じＢＩＳＴ１０によって制御される７つ
の異なるメモリ用のデータを取り込む働きをする。
４はそれぞれ、メモリ・データ出力を予想データと比較
し、かつ不整合が発生した場合にメモリ障害信号を発生
する、対応するデータ圧縮回路を有する。これらの圧縮
回路には、それぞれ１２ａ、１４ａ、１６ａ、１８ａ、
２０ａ、および２４ａの符号が付けてある。デュアルポ
ート・メモリ（ＲＡＭ）２２は、それぞれ２２ａおよび
２２ｂの符号を付けた、各ポートから１つずつ２つの圧
縮データ・ブロックを有する。メモリ出力における圧縮
回路は、出力データと、ＢＩＳＴ１０から供給された予
想データとを比較して、メモリごとに１つの合格／失格
ビットを発生する。ＤＣＵから冗長構成を利用して他の
メモリに送られる合格／失格ビットは、障害のあるアド
レス・レジスタ（ＦＡＲ）４４（図３）に送られる。Ｆ
ＡＲ４４は、障害ビットとその対応する障害のあるアド
レス位置を記憶する。ＦＡＲは、冗長ワード線と同数の
ＤＣＵ障害のみを記憶するように設計されている。ＦＡ
Ｒがいっぱいになり、それ以上冗長ワード線が使用でき
ない場合、オーバーフロー障害ビットが障害信号をＦＡ
ＲからＢＩＳＴ１０内の中央障害ブロック４６に転送す
る（図３）。他のメモリからの他の障害ビット（ＴＡＧ
ＦＡＩＬ、ＢＡＴＦＡＩＬ、ＴＬＢＦＡＩＬ、ＳＬＢＦ
ＡＩＬ、ＤＰ１ＦＡＩＬ、ＤＰ２ＦＡＩＬ）もすべてこ
の中央障害ブロック４６に送られる（図３）。障害のあ
るアドレス位置は記憶されず、障害ビットも記憶されな
い。さらに、これらの障害ビットは、圧縮されて１チッ
プ障害信号を生成し、それがチップから送り出される。
各メモリごとに記憶ラッチ（図示せず）があり、そのメ
モリ内で発生した最初の障害（もしあれば）を記憶する
ための冗長構成はない。したがって、ＢＩＳＴ１０は、
必要なテスト情報を提供し、かつそれぞれ異なる特性を
有しすべてが同じＢＩＳＴ１０によって制御される７つ
の異なるメモリ用のデータを取り込む働きをする。
【００１９】次に、図２および３を参照すると、各種の
部品を示すＢＩＳＴの高レベルのブロック図が示されて
いる。上述のように、ＢＩＳＴの基本構造は、状態機械
によって制御されメモリに書き込まれる各種のテスト・
パターンを提供し、その結果をロードし、かつ中央障害
ブロックおよび障害のあるアドレス・レジスタ４４内の
障害アドレスでメモリ合格／失格信号を受け取るための
データを生成する状態機械が設けられている点で、米国
特許第５１７３９０６号に示されているものと同じであ
る。この従来技術の状態機械はまた、単一メモリへのテ
スト・データの書込み、単一メモリからのデータの読取
り、および読み取ったデータと単一メモリ内の予想デー
タとの比較を制御する、位相制御機能をも含む。
部品を示すＢＩＳＴの高レベルのブロック図が示されて
いる。上述のように、ＢＩＳＴの基本構造は、状態機械
によって制御されメモリに書き込まれる各種のテスト・
パターンを提供し、その結果をロードし、かつ中央障害
ブロックおよび障害のあるアドレス・レジスタ４４内の
障害アドレスでメモリ合格／失格信号を受け取るための
データを生成する状態機械が設けられている点で、米国
特許第５１７３９０６号に示されているものと同じであ
る。この従来技術の状態機械はまた、単一メモリへのテ
スト・データの書込み、単一メモリからのデータの読取
り、および読み取ったデータと単一メモリ内の予想デー
タとの比較を制御する、位相制御機能をも含む。
【００２０】この目的のために、システム・クロック
（ＳＹＳＣＬＫ）からクロック信号を受信し、かつ状態
機械の様々な機能のすべてにクロック信号を提供する、
クロック生成機構３０が設けられている。アドレス比較
機能３２、ならびにアドレス・カウンタ３４、モード／
更新制御機能３６、データ／予想データ生成機構３８、
サブサイクル制御セクション４０、およびパターン制御
セクション４２が設けられている。ＢＩＳＴ１０は、障
害アドレス・レジスタ４４および中央障害記憶装置４６
も含む。クロック生成機構３０、アドレス比較機能３
２、アドレス・カウンタ３４、中央障害記憶装置４６
は、テストされるすべてのメモリに共通である。しか
し、モード／更新制御機能３６、データ／予想データ生
成機構３８、サブサイクル制御機能４０、およびパター
ン制御機能４２は、メモリ１２、１４、１６、１８、２
０および２２特有のものである。以下に説明するよう
に、これらに匹敵する機能が特にＣＡＭ２４用に設けら
れている。これまで説明したようなシステムは、米国特
許第５１７３９０６号に示されているシステムと同様に
動作し、パターン制御機能、モード制御機能、サブサイ
クル制御機能、位相制御機能、データ・パターン生成機
構およびアドレス・カウンタとしてそこに示されている
機能に対応する。米国特許第５１７３９０６号の位相制
御機能は、読取り、書込み、ＡＳおよびＷＧＡＴＥを構
成し、図示の１つのメモリに特有である。また、読取り
と書込みのみがこの実施例に関連し、本発明において
は、それぞれグローバル結果ロードおよびグローバル書
込みイネーブルとして示されることに留意されたい。こ
れらの機能は、米国特許第５１７３９０６号に詳細に説
明されているので、ここでは、各種の信号を示す以外
は、詳細に説明する必要はない。本発明では、以下に詳
細に説明するように、各種のメモリへの書込みおよび読
取りを制御するために、位相制御機能４８が設けられ
る。しかし、データ／予想データ生成機構は、この場
合、出力としてＲＡＭデータ・ポートおよび予想データ
・ポートを有し、かつＤＰ１、ＤＰ２およびＤＰ１予想
データ、ＤＰ２予想データを有することに留意された
い。これは、すべて同じ状態機械および同じパターン制
御機能およびサブサイクル制御機能に基づいて、１組の
データを単一ポート・メモリ１２、１４、１６、１８、
２０に書き込むことができ、また他の２組のデータをデ
ュアルポートＲＡＭ２２に書き込むことができるためで
ある。図２を見ればわかるように、各種の機能ブロック
の間に様々な信号が提供される。これらの信号は、次の
ようなものである。 ＣＬＫ＝クロック ＣＤＯＮＥ＝ＣＡＭ ＢＩＳＴ終了 ＡＣ＝アドレス制御 ＳＵＢ＝サブサイクル制御 ＵＰＤＴ＝更新 ＡＤＤＲ＝アドレス ＰＡＴ＝パターン
（ＳＹＳＣＬＫ）からクロック信号を受信し、かつ状態
機械の様々な機能のすべてにクロック信号を提供する、
クロック生成機構３０が設けられている。アドレス比較
機能３２、ならびにアドレス・カウンタ３４、モード／
更新制御機能３６、データ／予想データ生成機構３８、
サブサイクル制御セクション４０、およびパターン制御
セクション４２が設けられている。ＢＩＳＴ１０は、障
害アドレス・レジスタ４４および中央障害記憶装置４６
も含む。クロック生成機構３０、アドレス比較機能３
２、アドレス・カウンタ３４、中央障害記憶装置４６
は、テストされるすべてのメモリに共通である。しか
し、モード／更新制御機能３６、データ／予想データ生
成機構３８、サブサイクル制御機能４０、およびパター
ン制御機能４２は、メモリ１２、１４、１６、１８、２
０および２２特有のものである。以下に説明するよう
に、これらに匹敵する機能が特にＣＡＭ２４用に設けら
れている。これまで説明したようなシステムは、米国特
許第５１７３９０６号に示されているシステムと同様に
動作し、パターン制御機能、モード制御機能、サブサイ
クル制御機能、位相制御機能、データ・パターン生成機
構およびアドレス・カウンタとしてそこに示されている
機能に対応する。米国特許第５１７３９０６号の位相制
御機能は、読取り、書込み、ＡＳおよびＷＧＡＴＥを構
成し、図示の１つのメモリに特有である。また、読取り
と書込みのみがこの実施例に関連し、本発明において
は、それぞれグローバル結果ロードおよびグローバル書
込みイネーブルとして示されることに留意されたい。こ
れらの機能は、米国特許第５１７３９０６号に詳細に説
明されているので、ここでは、各種の信号を示す以外
は、詳細に説明する必要はない。本発明では、以下に詳
細に説明するように、各種のメモリへの書込みおよび読
取りを制御するために、位相制御機能４８が設けられ
る。しかし、データ／予想データ生成機構は、この場
合、出力としてＲＡＭデータ・ポートおよび予想データ
・ポートを有し、かつＤＰ１、ＤＰ２およびＤＰ１予想
データ、ＤＰ２予想データを有することに留意された
い。これは、すべて同じ状態機械および同じパターン制
御機能およびサブサイクル制御機能に基づいて、１組の
データを単一ポート・メモリ１２、１４、１６、１８、
２０に書き込むことができ、また他の２組のデータをデ
ュアルポートＲＡＭ２２に書き込むことができるためで
ある。図２を見ればわかるように、各種の機能ブロック
の間に様々な信号が提供される。これらの信号は、次の
ようなものである。 ＣＬＫ＝クロック ＣＤＯＮＥ＝ＣＡＭ ＢＩＳＴ終了 ＡＣ＝アドレス制御 ＳＵＢ＝サブサイクル制御 ＵＰＤＴ＝更新 ＡＤＤＲ＝アドレス ＰＡＴ＝パターン
【００２１】これまで説明したようなシステムは、米国
特許第５１７３９０６号に示されているシステムと同様
に機能する。このシステムは、最初に所与の状態に初期
設定される。状態機械は、ラッチ（図示せず）の走査初
期設定の後に動作するためにクロック入力のみを必要と
する。上述のように、ＰＧパターンを除いて、前述のす
べてのパターンを実行するように状態機械を初期設定で
きる。ＰＧパターンは、ラッチ内のすべての零を走査す
ることによる。パターンを実行する順序は次のようにな
る。ＵＡＲＷ、ＵＡＲＢ、ＣＨＢＤ、ＷＬＳ、ＢＬ。他
のデータを走査して、アドレス空間を限定し、１つのパ
ターンまたはサブサイクル上でループさせて、プログラ
マブル・パターンなどを呼び出すことができる。
特許第５１７３９０６号に示されているシステムと同様
に機能する。このシステムは、最初に所与の状態に初期
設定される。状態機械は、ラッチ（図示せず）の走査初
期設定の後に動作するためにクロック入力のみを必要と
する。上述のように、ＰＧパターンを除いて、前述のす
べてのパターンを実行するように状態機械を初期設定で
きる。ＰＧパターンは、ラッチ内のすべての零を走査す
ることによる。パターンを実行する順序は次のようにな
る。ＵＡＲＷ、ＵＡＲＢ、ＣＨＢＤ、ＷＬＳ、ＢＬ。他
のデータを走査して、アドレス空間を限定し、１つのパ
ターンまたはサブサイクル上でループさせて、プログラ
マブル・パターンなどを呼び出すことができる。
【００２２】次いで、状態機械は、各パターンを次々に
書き込むサイクルを通過し、必要なら障害データを生成
する。各パターンは、テスト・モードにおいてメモリに
印加される各種のパターンを読み書きするために必要な
書込み動作および結果ロード動作を実施する一連のサブ
サイクルから構成される。各パターンおよび各サブサイ
クルにおけるこれらの書込み操作および読取り操作はそ
れぞれ、書き込むアドレス空間が最大のメモリ、この場
合はＤＣＵメモリ１２に基づいている。各サブサイクル
の終りに、次のサブサイクルが開始され、その後各パタ
ーンのすべてのサブサイクルを通過し、次いで生成され
得る各種のパターンのサブサイクルを有する次のパター
ンに進む。米国特許第５１７３９０６号に示されている
ように、メモリ用のこれらのパターンは、一般に、固有
アドレス・リプル・ワード（ＵＡＲＷ）パターン、固有
アドレス・リプル・ビット（ＵＡＲＢ）パターン、チェ
ッカーボード（ＣＨＢＤ）パターン、ワード線ストライ
プ（ＷＬＳ）パターン、ブランケット（ＢＬ）パターン
およびプログラマブル（ＰＧ）パターンである。これら
の同じパターンは、いま述べた状態機械の一部によって
生成され、グローバル書込みイネーブル信号およびグロ
ーバル結果ロード信号は、すべてのパターンが印加さ
れ、データが読み取られ、かつ結果がロードされるまで
生成される。
書き込むサイクルを通過し、必要なら障害データを生成
する。各パターンは、テスト・モードにおいてメモリに
印加される各種のパターンを読み書きするために必要な
書込み動作および結果ロード動作を実施する一連のサブ
サイクルから構成される。各パターンおよび各サブサイ
クルにおけるこれらの書込み操作および読取り操作はそ
れぞれ、書き込むアドレス空間が最大のメモリ、この場
合はＤＣＵメモリ１２に基づいている。各サブサイクル
の終りに、次のサブサイクルが開始され、その後各パタ
ーンのすべてのサブサイクルを通過し、次いで生成され
得る各種のパターンのサブサイクルを有する次のパター
ンに進む。米国特許第５１７３９０６号に示されている
ように、メモリ用のこれらのパターンは、一般に、固有
アドレス・リプル・ワード（ＵＡＲＷ）パターン、固有
アドレス・リプル・ビット（ＵＡＲＢ）パターン、チェ
ッカーボード（ＣＨＢＤ）パターン、ワード線ストライ
プ（ＷＬＳ）パターン、ブランケット（ＢＬ）パターン
およびプログラマブル（ＰＧ）パターンである。これら
の同じパターンは、いま述べた状態機械の一部によって
生成され、グローバル書込みイネーブル信号およびグロ
ーバル結果ロード信号は、すべてのパターンが印加さ
れ、データが読み取られ、かつ結果がロードされるまで
生成される。
【００２３】しかしながら、上述のように、各種のメモ
リは異なる構成を有し、したがって、各パターンおよび
サブサイクルの間、メモリおよびアドレス可能位置の数
に応じて、ＬＲ信号およびＷＥ信号をアサートすること
は、それらがアドレス空間を越えるので実行されない。
実際、ＤＣＵメモリは、他のすべてのメモリ１４、１
６、１８、２０、２２の能力を越えるアドレス位置およ
び能力を有し、したがって、ＤＣＵメモリに書き込む必
要があるいくつかのアドレス位置では、このアドレス範
囲能力を有していないメモリ内で書込みイネーブルおよ
び結果ロードにより、それらのアドレス位置を非活動化
する必要がある。さらに、デュアルポート・メモリ２２
は、以下に説明するように、両方のデュアル・ポートを
アドレス指定するために特別な種類の読取りおよび書込
みイネーブルを必要とする。したがって、サブサイクル
制御機能４０からの入力は、書込みイネーブル信号およ
び結果ロード信号、すなわちグローバル書込みイネーブ
ルおよびグローバル結果ロードを発生する。米国特許第
５１７３９０６号は、「１」、「０」、および真数デー
タの昇順、補数データの昇順、真数データの降順、補数
データの降順など各種の状態を書き込むための回路およ
びテーブルを含む、各種のパターンそれぞれを書き込む
ための回路およびテーブル、さらには各種のパターンに
ついてその図２および３に示された特定の読取り／書込
み信号を詳細に記載している。いずれの場合にも、書込
みイネーブルおよび結果ロードについての状態機械の出
力は、その図４および図５に示されているバス上に書き
込まれる個々の「１」および「０」、すなわちグローバ
ル書込みイネーブル（ＧＢＷＥ）信号およびグローバル
結果ロード（ＧＢＬＲ）信号である。
リは異なる構成を有し、したがって、各パターンおよび
サブサイクルの間、メモリおよびアドレス可能位置の数
に応じて、ＬＲ信号およびＷＥ信号をアサートすること
は、それらがアドレス空間を越えるので実行されない。
実際、ＤＣＵメモリは、他のすべてのメモリ１４、１
６、１８、２０、２２の能力を越えるアドレス位置およ
び能力を有し、したがって、ＤＣＵメモリに書き込む必
要があるいくつかのアドレス位置では、このアドレス範
囲能力を有していないメモリ内で書込みイネーブルおよ
び結果ロードにより、それらのアドレス位置を非活動化
する必要がある。さらに、デュアルポート・メモリ２２
は、以下に説明するように、両方のデュアル・ポートを
アドレス指定するために特別な種類の読取りおよび書込
みイネーブルを必要とする。したがって、サブサイクル
制御機能４０からの入力は、書込みイネーブル信号およ
び結果ロード信号、すなわちグローバル書込みイネーブ
ルおよびグローバル結果ロードを発生する。米国特許第
５１７３９０６号は、「１」、「０」、および真数デー
タの昇順、補数データの昇順、真数データの降順、補数
データの降順など各種の状態を書き込むための回路およ
びテーブルを含む、各種のパターンそれぞれを書き込む
ための回路およびテーブル、さらには各種のパターンに
ついてその図２および３に示された特定の読取り／書込
み信号を詳細に記載している。いずれの場合にも、書込
みイネーブルおよび結果ロードについての状態機械の出
力は、その図４および図５に示されているバス上に書き
込まれる個々の「１」および「０」、すなわちグローバ
ル書込みイネーブル（ＧＢＷＥ）信号およびグローバル
結果ロード（ＧＢＬＲ）信号である。
【００２４】次に、図５を参照すると、サブサイクル制
御機能４０およびアドレス比較機能３２からの入力が位
相制御機能４８に送られる。サブサイクル制御機能４０
から位相制御機能４８への入力は、書込み制御（ＷＲＴ
ＣＮＴＬ）信号、およびＯＲゲート６０に印加されポー
ト６２においてグローバル書込みイネーブル信号（ＧＢ
ＷＥ）を発生する読取り／書込み制御（ＲＷＴＣＮＴ
Ｌ）信号を構成する。ゲート６０からの出力は、１対の
インバータ６４および６６を介して、ＤＣＵメモリ１２
に書込みイネーブル信号を供給するＤＣＵ書込みイネー
ブル・ポート６８に伝送される。サブサイクル制御４０
はまた、サブサイクル終了（ＳＵＢＳＤＮ）信号をも発
生らこれは、アドレス比較機能３２の発生する最大アド
レス（ＭＡＸＡＤ）信号とともに、ＮＡＮＤゲート７０
上でアサートされ、グローバル結果ロード信号入力７２
が発生される。同じＮＡＮＤゲート７０はまた、１対の
インバータ７４および７６上にその出力信号を印加し、
このインバータ対は、ＤＣＵメモリ１２に結果ロード信
号を供給するポート７８において、結果ロード信号「Ｄ
ＣＵＬＲ」を出力する。この実施例では、ＤＣＵメモリ
１２は、最大数のワード・アドレスおよびビット・アド
レスを有し、したがって状態機械のサイクルおよびサブ
サイクルは、すべてのパターンをＤＣＵメモリ１２に完
全に書き込むのに必要なすべてのサイクルおよびサブサ
イクルを通過するようにプログラムされている。しかし
ながら、ＴＡＧメモリ１４、ＴＬＢメモリ１６、ＳＬＢ
メモリ１８、およびＢＡＴメモリ２０はすべて、ＤＣＵ
メモリよりもワード・アドレスおよびビット・アドレス
の数が少なく、したがって位相制御機能からの残りの信
号は、全アドレス空間がテストされた後、読取りデータ
と予想データとの比較の結果の書込みまたはロードを使
用不能にするまたは遮断する役目をする。
御機能４０およびアドレス比較機能３２からの入力が位
相制御機能４８に送られる。サブサイクル制御機能４０
から位相制御機能４８への入力は、書込み制御（ＷＲＴ
ＣＮＴＬ）信号、およびＯＲゲート６０に印加されポー
ト６２においてグローバル書込みイネーブル信号（ＧＢ
ＷＥ）を発生する読取り／書込み制御（ＲＷＴＣＮＴ
Ｌ）信号を構成する。ゲート６０からの出力は、１対の
インバータ６４および６６を介して、ＤＣＵメモリ１２
に書込みイネーブル信号を供給するＤＣＵ書込みイネー
ブル・ポート６８に伝送される。サブサイクル制御４０
はまた、サブサイクル終了（ＳＵＢＳＤＮ）信号をも発
生らこれは、アドレス比較機能３２の発生する最大アド
レス（ＭＡＸＡＤ）信号とともに、ＮＡＮＤゲート７０
上でアサートされ、グローバル結果ロード信号入力７２
が発生される。同じＮＡＮＤゲート７０はまた、１対の
インバータ７４および７６上にその出力信号を印加し、
このインバータ対は、ＤＣＵメモリ１２に結果ロード信
号を供給するポート７８において、結果ロード信号「Ｄ
ＣＵＬＲ」を出力する。この実施例では、ＤＣＵメモリ
１２は、最大数のワード・アドレスおよびビット・アド
レスを有し、したがって状態機械のサイクルおよびサブ
サイクルは、すべてのパターンをＤＣＵメモリ１２に完
全に書き込むのに必要なすべてのサイクルおよびサブサ
イクルを通過するようにプログラムされている。しかし
ながら、ＴＡＧメモリ１４、ＴＬＢメモリ１６、ＳＬＢ
メモリ１８、およびＢＡＴメモリ２０はすべて、ＤＣＵ
メモリよりもワード・アドレスおよびビット・アドレス
の数が少なく、したがって位相制御機能からの残りの信
号は、全アドレス空間がテストされた後、読取りデータ
と予想データとの比較の結果の書込みまたはロードを使
用不能にするまたは遮断する役目をする。
【００２５】グローバル書込みイネーブル・ポート６２
およびグローバル結果ロード・ポート７２は、ＴＡＧメ
モリ１４、ＴＬＢメモリ１６、ＳＬＢメモリ１８、およ
びＢＡＴメモリ２０を制御するための入力を位相制御機
能４８の様々なセクションに供給する。これらの制御機
能は、メモリ空間を越えた後、読取りの圧縮結果の書込
みおよびロードを使用不能にするように動作する。一般
に、これは、グローバル書込みイネーブルおよびグロー
バル結果ロードとあいまって、活動信号がこれらの使用
不可能なアドレスへの書込みイネーブル線または結果ロ
ード線上に印加されるのを防ぐ論理回路を設けることに
よって行われる。
およびグローバル結果ロード・ポート７２は、ＴＡＧメ
モリ１４、ＴＬＢメモリ１６、ＳＬＢメモリ１８、およ
びＢＡＴメモリ２０を制御するための入力を位相制御機
能４８の様々なセクションに供給する。これらの制御機
能は、メモリ空間を越えた後、読取りの圧縮結果の書込
みおよびロードを使用不能にするように動作する。一般
に、これは、グローバル書込みイネーブルおよびグロー
バル結果ロードとあいまって、活動信号がこれらの使用
不可能なアドレスへの書込みイネーブル線または結果ロ
ード線上に印加されるのを防ぐ論理回路を設けることに
よって行われる。
【００２６】ＴＡＧメモリの制御に関して、この論理回
路は、参照番号７９で外形線を示した領域内に示されて
いる。グローバル結果ロードポート７２は、ＡＮＤゲー
ト８０の一方の入力に接続され、グローバル書込みイネ
ーブル・ポート６２は、ＡＮＤゲート８２の一方の入力
に接続されている。メモリのアドレス指定は、アドレス
・バスを構成するワード・アドレス入力（ＷＡ）線およ
びビット・アドレス入力（ＢＡ）線を使用して行われ
る。この場合、７本のＷＡすなわちＷＡ０〜ＷＡ６、お
よび５本のＢＡすなわちＢＡ０〜ＢＡ４がある。当業者
に周知であるように、これによって、１２８個のワード
位置と３２個のビット位置が提供される。ＷＡ線および
ＢＡ線上の信号は、アドレス・カウンタ３４によって生
成される。論理回路７９はまた、ＷＡ６およびＢＡ４お
よびＢＡ３からの入力も含む。ＷＡ６は、ＮＯＲゲート
８４の一方の入力に接続され、ＢＡ４とＢＡ３は、ＯＲ
ゲート８６の一方の入力に接続されており、その出力
は、ＮＯＲゲート８４の他方の入力に接続されている。
ＮＯＲゲート８４からの出力は、ＡＮＤゲート８０とＡ
ＮＤゲート８２の入力に印加される。第１の８ビット位
置および第１の６４ワード線の間、ＷＡ６とＢＡ４とＢ
Ａ３は、通常ロウであり、したがって活動化されてな
い。したがって、ＡＮＤゲート８２とＡＮＤゲート８０
の両方の出力からハイ信号が供給され、ＴＡＧＷＥおよ
びＴＡＧＬＲを発生させることによって、書込み動作お
よび結果ロード動作の発生を可能にする。ＷＡ６線およ
びＢＡ３とＢＡ４の両方が非活動状態のときに、ＧＢＷ
Ｅ６２とＧＢＬＲ７２がアサートされた場合、書込みイ
ネーブル機能および結果ロード機能がＴＡＧメモリに対
して実行される。しかし、特定のパターンのサブサイク
ルの間、ＷＡ６、ＢＡ４またはＢＡ３が活動化される
と、ゲート８４および８６の論理回路が、ＮＯＲゲート
８４から反転出力信号を供給し、それがＴＡＧ書込みイ
ネーブル（ＴＡＧＷＥ）機能とＴＡＧ結果ロード（ＴＡ
ＧＬＲ）機能の両方をオフにする。したがって、ＷＡ
６、ＢＡ４およびＢＡ３がハイであるとき以外に、すべ
てのワード・アドレス入力およびビット・アドレス入力
がターゲットとするアドレスにＢＩＳＴ１０が書き込ん
でいるときは、データは、ＤＣＵメモリとＴＡＧメモリ
の両方に書き込まれ、かつこれらのアドレスからＤＣＵ
メモリとＴＡＧメモリの両方にその結果がロードされ
る。しかしながら、ＷＡ６かＢＡ４かＢＡ３のいずれか
によって活動化される位置にデータが書き込まれている
場合、ＴＡＧメモリへの制御線が、書込みサイクルまた
は結果ロード・サイクルのこの部分の間、使用不能また
はオフになっているので、ＴＡＧメモリ１４ではなくＤ
ＣＵメモリ１２にこのデータが書き込まれ、結果がロー
ドされる。したがって、１回の書込みの間、アドレス可
能なメモリは書き込まれ、アドレス不可能なメモリはオ
フになる。同様に、結果ロードの間、そのパターンにつ
いてデータを読み取る必要のあるメモリでは、結果がロ
ードされ、やはりアドレス不可能なそのパターンの間、
データを読み取る必要のないメモリでは、結果ロードが
オフになる。
路は、参照番号７９で外形線を示した領域内に示されて
いる。グローバル結果ロードポート７２は、ＡＮＤゲー
ト８０の一方の入力に接続され、グローバル書込みイネ
ーブル・ポート６２は、ＡＮＤゲート８２の一方の入力
に接続されている。メモリのアドレス指定は、アドレス
・バスを構成するワード・アドレス入力（ＷＡ）線およ
びビット・アドレス入力（ＢＡ）線を使用して行われ
る。この場合、７本のＷＡすなわちＷＡ０〜ＷＡ６、お
よび５本のＢＡすなわちＢＡ０〜ＢＡ４がある。当業者
に周知であるように、これによって、１２８個のワード
位置と３２個のビット位置が提供される。ＷＡ線および
ＢＡ線上の信号は、アドレス・カウンタ３４によって生
成される。論理回路７９はまた、ＷＡ６およびＢＡ４お
よびＢＡ３からの入力も含む。ＷＡ６は、ＮＯＲゲート
８４の一方の入力に接続され、ＢＡ４とＢＡ３は、ＯＲ
ゲート８６の一方の入力に接続されており、その出力
は、ＮＯＲゲート８４の他方の入力に接続されている。
ＮＯＲゲート８４からの出力は、ＡＮＤゲート８０とＡ
ＮＤゲート８２の入力に印加される。第１の８ビット位
置および第１の６４ワード線の間、ＷＡ６とＢＡ４とＢ
Ａ３は、通常ロウであり、したがって活動化されてな
い。したがって、ＡＮＤゲート８２とＡＮＤゲート８０
の両方の出力からハイ信号が供給され、ＴＡＧＷＥおよ
びＴＡＧＬＲを発生させることによって、書込み動作お
よび結果ロード動作の発生を可能にする。ＷＡ６線およ
びＢＡ３とＢＡ４の両方が非活動状態のときに、ＧＢＷ
Ｅ６２とＧＢＬＲ７２がアサートされた場合、書込みイ
ネーブル機能および結果ロード機能がＴＡＧメモリに対
して実行される。しかし、特定のパターンのサブサイク
ルの間、ＷＡ６、ＢＡ４またはＢＡ３が活動化される
と、ゲート８４および８６の論理回路が、ＮＯＲゲート
８４から反転出力信号を供給し、それがＴＡＧ書込みイ
ネーブル（ＴＡＧＷＥ）機能とＴＡＧ結果ロード（ＴＡ
ＧＬＲ）機能の両方をオフにする。したがって、ＷＡ
６、ＢＡ４およびＢＡ３がハイであるとき以外に、すべ
てのワード・アドレス入力およびビット・アドレス入力
がターゲットとするアドレスにＢＩＳＴ１０が書き込ん
でいるときは、データは、ＤＣＵメモリとＴＡＧメモリ
の両方に書き込まれ、かつこれらのアドレスからＤＣＵ
メモリとＴＡＧメモリの両方にその結果がロードされ
る。しかしながら、ＷＡ６かＢＡ４かＢＡ３のいずれか
によって活動化される位置にデータが書き込まれている
場合、ＴＡＧメモリへの制御線が、書込みサイクルまた
は結果ロード・サイクルのこの部分の間、使用不能また
はオフになっているので、ＴＡＧメモリ１４ではなくＤ
ＣＵメモリ１２にこのデータが書き込まれ、結果がロー
ドされる。したがって、１回の書込みの間、アドレス可
能なメモリは書き込まれ、アドレス不可能なメモリはオ
フになる。同様に、結果ロードの間、そのパターンにつ
いてデータを読み取る必要のあるメモリでは、結果がロ
ードされ、やはりアドレス不可能なそのパターンの間、
データを読み取る必要のないメモリでは、結果ロードが
オフになる。
【００２７】同様に、ＴＬＢメモリ１６への制御機能
も、ブロック９０内に示されているように同様に管理さ
れる。ＴＬＢメモリ１６の結果ロードおよび書込みイネ
ーブルのアクセスを制御するために、ＡＮＤゲート９２
は、グローバル結果ロード・ポート７２からの信号を一
入力として受け取り、ＡＮＤゲート９４は、グローバル
書込みイネーブル・ポート６２からの信号を一入力とし
て受け取る。ＮＯＲゲート９６は、他方の入力をＡＮＤ
ゲート９４および９２に供給する。ＮＯＲゲート９６へ
の一入力は、ＷＡ６からのものである。ＢＡ４、ＢＡ
３、ＢＡ２は、ＯＲゲート９８に入力を供給し、その出
力は、他方の入力をＮＯＲゲート９６に供給する。ＴＬ
Ｂメモリのテストは、ＷＡ６またはＢＡ４またはＢＡ３
またはＢＡ２のアサートを必要としないアドレスへの書
込みイネーブルまたは結果ロードが存在する場合はいつ
でも、そのアドレスへの書込みイネーブルまたは結果ロ
ードが行われるという点で、ＴＡＧメモリのテストと同
じである。しかし、サブサイクル中に、ＷＡ６またはＢ
Ａ４またはＢＡ３またはＢＡ２の活動化を必要とするア
ドレスがアクセスされるとき、ゲート９６および９８の
論理回路は、ＴＡＧメモリ１４に関して説明したのと全
く同様に、ＡＮＤゲート９２および９４に、これらのア
ドレスへの書込みまたはこれらのアドレスからの結果ロ
ードの試みを防ぐ信号を供給する。ＴＡＧメモリ１４お
よびＴＬＢメモリ１６の場合、ライトスルー・メモリと
呼ばれる種類のメモリ、すなわち書込み中に読み取るこ
とが可能なメモリがあることに留意されたい。したがっ
て、メモリは書き込まれたデータを記憶するとともに、
同じデータをその出力に提供する。したがって、書込み
サイクル中に読取りも行われ、したがって書込みイネー
ブル線と結果ロード線の両方が書込み動作中にイネーブ
ルできる。
も、ブロック９０内に示されているように同様に管理さ
れる。ＴＬＢメモリ１６の結果ロードおよび書込みイネ
ーブルのアクセスを制御するために、ＡＮＤゲート９２
は、グローバル結果ロード・ポート７２からの信号を一
入力として受け取り、ＡＮＤゲート９４は、グローバル
書込みイネーブル・ポート６２からの信号を一入力とし
て受け取る。ＮＯＲゲート９６は、他方の入力をＡＮＤ
ゲート９４および９２に供給する。ＮＯＲゲート９６へ
の一入力は、ＷＡ６からのものである。ＢＡ４、ＢＡ
３、ＢＡ２は、ＯＲゲート９８に入力を供給し、その出
力は、他方の入力をＮＯＲゲート９６に供給する。ＴＬ
Ｂメモリのテストは、ＷＡ６またはＢＡ４またはＢＡ３
またはＢＡ２のアサートを必要としないアドレスへの書
込みイネーブルまたは結果ロードが存在する場合はいつ
でも、そのアドレスへの書込みイネーブルまたは結果ロ
ードが行われるという点で、ＴＡＧメモリのテストと同
じである。しかし、サブサイクル中に、ＷＡ６またはＢ
Ａ４またはＢＡ３またはＢＡ２の活動化を必要とするア
ドレスがアクセスされるとき、ゲート９６および９８の
論理回路は、ＴＡＧメモリ１４に関して説明したのと全
く同様に、ＡＮＤゲート９２および９４に、これらのア
ドレスへの書込みまたはこれらのアドレスからの結果ロ
ードの試みを防ぐ信号を供給する。ＴＡＧメモリ１４お
よびＴＬＢメモリ１６の場合、ライトスルー・メモリと
呼ばれる種類のメモリ、すなわち書込み中に読み取るこ
とが可能なメモリがあることに留意されたい。したがっ
て、メモリは書き込まれたデータを記憶するとともに、
同じデータをその出力に提供する。したがって、書込み
サイクル中に読取りも行われ、したがって書込みイネー
ブル線と結果ロード線の両方が書込み動作中にイネーブ
ルできる。
【００２８】参照番号１００で外形線を示した参照ＳＬ
Ｂメモリの制御論理回路が示されており、これも同様に
動作するが、ＴＡＧメモリ１４およびＴＬＢメモリ１６
についての書込みイネーブルと結果ロードの論理回路制
御の動作が少し異なっている。グローバル結果ロード・
ポート７２は、１つの入力信号をＡＮＤゲート１０２に
供給し、グローバル書込みイネーブル・ポート６２は、
１つの入力信号をＡＮＤゲート１０４に供給する。以下
に説明する目的のために、書込みイネーブル機能が活動
状態のとき、結果ロード機能を使用不能にするために、
グローバル書込みイネーブル・ポート６２とＡＮＤゲー
ト１０２の間にインバータ１０６が挿入されている。Ｗ
Ａ６、ＷＡ５およびＷＡ４のポートは、ＯＲゲート１０
８に入力を供給する。ＢＡ４、ＢＡ３およびＢＡ２は、
ＯＲゲート１１０に入力を供給する。および、ＢＡ１お
よびＢＡ０は、ＯＲゲート１１２に入力を供給する。Ｏ
Ｒゲート１０８、１１０、１１２からの出力は、ＮＯＲ
ゲート１１４に入力を供給し、その出力は、ＡＮＤゲー
ト１０２および１０４に他の入力を供給する。ＴＡＧメ
モリおよびＴＬＢメモリの場合と同様に、グローバル書
込みイネーブル６２が活動状態であり、かついずれかの
ワード・アドレスまたはビット・アドレスが、ＷＡ６、
ＷＡ５、ＷＡ４、ＢＡ４、ＢＡ３、ＢＡ２、ＢＡ１、Ｂ
Ａ０が非活動状態になるように選択されているときは、
ＳＬＢへの書込み機能が発生する。しかし、インバータ
１０６は、グローバル書込みイネーブル６２からＡＮＤ
ゲート１０２への書込みイネーブル信号を反転するの
で、書込み動作の実行中にＳＬＢ結果ロードが実行され
るのを防ぎ、そのためＡＮＤゲート１０２からのハイ出
力が結果ロード・ポートＳＬＢＬＲを駆動することが防
止される。しかし、グローバル書込みイネーブル６２が
非活動状態であり、かつ現アドレスが論理回路ブロック
１００へのアドレス入力（ＷＡ６ないしＷＡ４、ＢＡ４
ないしＢＡ０）のアサートを必要としない場合、グロー
バル結果ロード７２がアサートされると、結果ロードが
発生する。１００で示されたこれらのワード・アドレス
またはビット・アドレスのいずれかが活動状態である場
合、ＮＯＲゲート１１４からの信号は、書込みイネーブ
ル信号がＡＮＤゲート１０４から出力されるのを防ぎ、
また結果ロード・イネーブル信号がＡＮＤゲート１０２
から出力されるのを防ぐ。
Ｂメモリの制御論理回路が示されており、これも同様に
動作するが、ＴＡＧメモリ１４およびＴＬＢメモリ１６
についての書込みイネーブルと結果ロードの論理回路制
御の動作が少し異なっている。グローバル結果ロード・
ポート７２は、１つの入力信号をＡＮＤゲート１０２に
供給し、グローバル書込みイネーブル・ポート６２は、
１つの入力信号をＡＮＤゲート１０４に供給する。以下
に説明する目的のために、書込みイネーブル機能が活動
状態のとき、結果ロード機能を使用不能にするために、
グローバル書込みイネーブル・ポート６２とＡＮＤゲー
ト１０２の間にインバータ１０６が挿入されている。Ｗ
Ａ６、ＷＡ５およびＷＡ４のポートは、ＯＲゲート１０
８に入力を供給する。ＢＡ４、ＢＡ３およびＢＡ２は、
ＯＲゲート１１０に入力を供給する。および、ＢＡ１お
よびＢＡ０は、ＯＲゲート１１２に入力を供給する。Ｏ
Ｒゲート１０８、１１０、１１２からの出力は、ＮＯＲ
ゲート１１４に入力を供給し、その出力は、ＡＮＤゲー
ト１０２および１０４に他の入力を供給する。ＴＡＧメ
モリおよびＴＬＢメモリの場合と同様に、グローバル書
込みイネーブル６２が活動状態であり、かついずれかの
ワード・アドレスまたはビット・アドレスが、ＷＡ６、
ＷＡ５、ＷＡ４、ＢＡ４、ＢＡ３、ＢＡ２、ＢＡ１、Ｂ
Ａ０が非活動状態になるように選択されているときは、
ＳＬＢへの書込み機能が発生する。しかし、インバータ
１０６は、グローバル書込みイネーブル６２からＡＮＤ
ゲート１０２への書込みイネーブル信号を反転するの
で、書込み動作の実行中にＳＬＢ結果ロードが実行され
るのを防ぎ、そのためＡＮＤゲート１０２からのハイ出
力が結果ロード・ポートＳＬＢＬＲを駆動することが防
止される。しかし、グローバル書込みイネーブル６２が
非活動状態であり、かつ現アドレスが論理回路ブロック
１００へのアドレス入力（ＷＡ６ないしＷＡ４、ＢＡ４
ないしＢＡ０）のアサートを必要としない場合、グロー
バル結果ロード７２がアサートされると、結果ロードが
発生する。１００で示されたこれらのワード・アドレス
またはビット・アドレスのいずれかが活動状態である場
合、ＮＯＲゲート１１４からの信号は、書込みイネーブ
ル信号がＡＮＤゲート１０４から出力されるのを防ぎ、
また結果ロード・イネーブル信号がＡＮＤゲート１０２
から出力されるのを防ぐ。
【００２９】ＢＡＴメモリ２０の論理回路は、ＳＬＢメ
モリ１８の回路と同じであり、参照番号１２０で示した
ブロック内に示されている。これは、グローバル結果ロ
ード端子またはポート７２からの信号を一入力とするＡ
ＮＤゲート１２２と、グローバル書込みイネーブル・ポ
ート６２からの信号を一入力とするＡＮＤゲート１２４
を含む。グローバル書込みイネーブル・ポート６２と、
ＡＮＤゲート１２２の一方の入力との間にインバータ１
２６が接続されている。ＷＡ６線およびＷＡ５線は、Ｏ
Ｒゲート１２８に入力を供給する。ＷＡ４ポートおよび
ＷＡ３ポートは、ＯＲゲート１３０に入力を供給する。
ＢＡ４ポート、ＢＡ３ポートおよびＢＡ２ポートは、Ｏ
Ｒゲート１３２に入力を供給する。ＢＡ１ポートおよび
ＢＡ０ポートは、ＯＲゲート１３４に入力を供給する。
ＯＲゲート１２８および１３０からの出力は、ＯＲゲー
ト１３６に入力を供給する。ＯＲゲート１３６、１３
２、１３４からの出力は、ＮＯＲゲート１３８に入力を
供給する。ＮＯＲゲート１３８からの出力は、ＡＮＤゲ
ート１２２および１２４に他の入力を供給する。ＢＡＴ
メモリへの書込みイネーブルおよび結果ロードを制御す
る論理回路１２０の動作は、ＳＬＢメモリの動作と同じ
である。また、ＢＡＴメモリは、ＳＬＢメモリの場合と
同様に、ライトスルー・メモリではなく、したがって、
書込みイネーブルが活動状態である場合、ＡＮＤゲート
１２２によって駆動される結果ロード信号を使用不能に
するためにインバータ１２６が必要である。
モリ１８の回路と同じであり、参照番号１２０で示した
ブロック内に示されている。これは、グローバル結果ロ
ード端子またはポート７２からの信号を一入力とするＡ
ＮＤゲート１２２と、グローバル書込みイネーブル・ポ
ート６２からの信号を一入力とするＡＮＤゲート１２４
を含む。グローバル書込みイネーブル・ポート６２と、
ＡＮＤゲート１２２の一方の入力との間にインバータ１
２６が接続されている。ＷＡ６線およびＷＡ５線は、Ｏ
Ｒゲート１２８に入力を供給する。ＷＡ４ポートおよび
ＷＡ３ポートは、ＯＲゲート１３０に入力を供給する。
ＢＡ４ポート、ＢＡ３ポートおよびＢＡ２ポートは、Ｏ
Ｒゲート１３２に入力を供給する。ＢＡ１ポートおよび
ＢＡ０ポートは、ＯＲゲート１３４に入力を供給する。
ＯＲゲート１２８および１３０からの出力は、ＯＲゲー
ト１３６に入力を供給する。ＯＲゲート１３６、１３
２、１３４からの出力は、ＮＯＲゲート１３８に入力を
供給する。ＮＯＲゲート１３８からの出力は、ＡＮＤゲ
ート１２２および１２４に他の入力を供給する。ＢＡＴ
メモリへの書込みイネーブルおよび結果ロードを制御す
る論理回路１２０の動作は、ＳＬＢメモリの動作と同じ
である。また、ＢＡＴメモリは、ＳＬＢメモリの場合と
同様に、ライトスルー・メモリではなく、したがって、
書込みイネーブルが活動状態である場合、ＡＮＤゲート
１２２によって駆動される結果ロード信号を使用不能に
するためにインバータ１２６が必要である。
【００３０】ワード・アドレス入力およびビット・アド
レス入力が、読み書きされる多数のメモリ・セルの位置
を制御することを理解されたい。以下の表１に、ＴＡＧ
メモリ１４の場合にこれがどのように動作するかを行列
形式で示す。
レス入力が、読み書きされる多数のメモリ・セルの位置
を制御することを理解されたい。以下の表１に、ＴＡＧ
メモリ１４の場合にこれがどのように動作するかを行列
形式で示す。
【００３１】
【表１】
【表２】
【００３２】次に、表Ｉを参照すると、表には５つのビ
ット・アドレスＢＡ０〜ＢＡ４に関連した７つのワード
・アドレスＷＡ０〜ＷＡ６が示されており、またワード
・アドレスＷＡおよびビット・アドレスＢＡを活動化さ
せるとＴＡＧ「結果ロード」（Ｌ／Ｒ）機能および「書
込みイネーブル」（Ｗ／Ｅ）機能がどのように活動化ま
たは非活動化されるかが示されている。表Ｉで、アドレ
ス・カウンタは、リプル・ビット・モードでアドレス位
置中で増分し、ビット・アドレスは、ワード・アドレス
よりも速く増分される。「Ｗ／Ｅ＆Ｌ／Ｒ活動状態」と
題する右端の列では、どのアドレスでＴＡＧＷＥおよび
ＴＡＧＬＲがアサートされるかを「Ｘ」で示している。
読取り動作中、結果ロード信号は、「Ｘ」が付されたア
ドレスにおいてのみアサートされることを理解された
い。表Ｉに関して、結果ロードおよび書込みイネーブル
を遮断するＷＡ６かＢＡ４かＢＡ３のいずれかがハイま
たは活動状態になっていなければ、ＴＡＧメモリ１４の
位置が書き込まれあるいはそこから読み取られる。ビッ
ト線位置０、１、２、３、４、５、６、７において、Ｗ
Ａ６が非活動状態である場合、ＢＡ３とＢＡ４のどちら
も活動状態でないことが分かる。ＷＡ６、ＢＡ４および
ＢＡ３はすべて非活動状態であるので、ビット線位置０
〜７でＴＡＧメモリ１４に活動状態の「結果ロード」信
号および「書込みイネーブル」信号が供給される。しか
し、ビット線位置８〜３１については、ビット・アドレ
ス線ＢＡ３またはＢＡ４の一方または両方が表Ｉの論理
回路「１」によって示されるようにハイであり、したが
って、ＯＲゲート８６とＮＯＲ８４が、ＡＮＤゲート８
０および８２を介してＴＡＧ結果ロードとＴＡＧ書込み
イネーブルの両方をオフにし、書込みイネーブルおよび
ＴＡＧ結果ロードを妨害しまたは使用不能にする。した
がって、ワード線０では、ＴＡＧは、ビット線位置０〜
７で、活動状態の書込みイネーブル信号および結果ロー
ド信号を受け取り、ビット線位置８〜３１で、ＴＡＧＷ
Ｅ＝０およびＴＡＧＬＲ＝０を受け取る。
ット・アドレスＢＡ０〜ＢＡ４に関連した７つのワード
・アドレスＷＡ０〜ＷＡ６が示されており、またワード
・アドレスＷＡおよびビット・アドレスＢＡを活動化さ
せるとＴＡＧ「結果ロード」（Ｌ／Ｒ）機能および「書
込みイネーブル」（Ｗ／Ｅ）機能がどのように活動化ま
たは非活動化されるかが示されている。表Ｉで、アドレ
ス・カウンタは、リプル・ビット・モードでアドレス位
置中で増分し、ビット・アドレスは、ワード・アドレス
よりも速く増分される。「Ｗ／Ｅ＆Ｌ／Ｒ活動状態」と
題する右端の列では、どのアドレスでＴＡＧＷＥおよび
ＴＡＧＬＲがアサートされるかを「Ｘ」で示している。
読取り動作中、結果ロード信号は、「Ｘ」が付されたア
ドレスにおいてのみアサートされることを理解された
い。表Ｉに関して、結果ロードおよび書込みイネーブル
を遮断するＷＡ６かＢＡ４かＢＡ３のいずれかがハイま
たは活動状態になっていなければ、ＴＡＧメモリ１４の
位置が書き込まれあるいはそこから読み取られる。ビッ
ト線位置０、１、２、３、４、５、６、７において、Ｗ
Ａ６が非活動状態である場合、ＢＡ３とＢＡ４のどちら
も活動状態でないことが分かる。ＷＡ６、ＢＡ４および
ＢＡ３はすべて非活動状態であるので、ビット線位置０
〜７でＴＡＧメモリ１４に活動状態の「結果ロード」信
号および「書込みイネーブル」信号が供給される。しか
し、ビット線位置８〜３１については、ビット・アドレ
ス線ＢＡ３またはＢＡ４の一方または両方が表Ｉの論理
回路「１」によって示されるようにハイであり、したが
って、ＯＲゲート８６とＮＯＲ８４が、ＡＮＤゲート８
０および８２を介してＴＡＧ結果ロードとＴＡＧ書込み
イネーブルの両方をオフにし、書込みイネーブルおよび
ＴＡＧ結果ロードを妨害しまたは使用不能にする。した
がって、ワード線０では、ＴＡＧは、ビット線位置０〜
７で、活動状態の書込みイネーブル信号および結果ロー
ド信号を受け取り、ビット線位置８〜３１で、ＴＡＧＷ
Ｅ＝０およびＴＡＧＬＲ＝０を受け取る。
【００３３】次いで、アドレス・カウンタは、次の行に
増分し、ＷＡ０は、活動状態（「１」）になり、ＢＡ４
〜０はすべてリセット（「０」）され、したがって、表
Ｉの「Ｘ」の付いた第２組の８つのボックスによって示
されるように、このアドレス（ワード線１、ビット線
０）および次の７つのアドレス（ワード線１、ビット線
１〜７）で結果ロードおよび書込みイネーブルが発生す
る。しかし、ＴＡＧＬＲおよびＴＡＧＷＥは、ＢＡ３ま
たはＢＡ４が活動状態であるので、ワード線０でそうで
あったように、次の２４個のアドレス位置、ワード線
１、ビット線８〜３１（表Ｉにはワード線１、ビット線
８のみが示されている）の間、非活動化される。「書込
みイネーブル」および「結果ロード」がビット線位置０
〜７で活動状態であり、かつビット線８〜３１で非活動
状態であるこのパターンは、アドレス・カウンタがアド
レス空間で増分するにつれて繰り返される。ＷＡ６が活
動状態になって始めて、この繰り返しが中断され、残り
のアドレス空間の間ＴＡＧＷＥとＴＡＧＬＲは非活動状
態が続く。ワード線６４、ビット線０〜７で、表Ｉの
「Ｗ／Ｅ＆Ｌ／Ｒ活動状態」の列の空白のボックスに注
意されたい。この表は、書込みイネーブル機能および結
果ロード機能の使用不能化が、どのように動作するか例
示するものにすぎず、この使用不能化は、このマトリッ
クスの機能であり、ＯＲゲート８６およびＮＯＲゲート
８４およびＡＮＤゲート８０および８２を介する結果ロ
ードおよび書込みを使用不能にするための活動信号を提
供する所与のワード・アドレスＷＡ６またはビット・ア
ドレスＢＡ３またはＢＡ４のいずれか上に活動信号が存
在していることを理解されたい。他のメモリ１６、１
８、２０も同様に動作する。もちろん、ＤＵＣメモリ１
２は、ＢＩＳＴ１０の発生するアドレスの全範囲が活動
化可能であるので、交互の使用不能化を必要としない。
増分し、ＷＡ０は、活動状態（「１」）になり、ＢＡ４
〜０はすべてリセット（「０」）され、したがって、表
Ｉの「Ｘ」の付いた第２組の８つのボックスによって示
されるように、このアドレス（ワード線１、ビット線
０）および次の７つのアドレス（ワード線１、ビット線
１〜７）で結果ロードおよび書込みイネーブルが発生す
る。しかし、ＴＡＧＬＲおよびＴＡＧＷＥは、ＢＡ３ま
たはＢＡ４が活動状態であるので、ワード線０でそうで
あったように、次の２４個のアドレス位置、ワード線
１、ビット線８〜３１（表Ｉにはワード線１、ビット線
８のみが示されている）の間、非活動化される。「書込
みイネーブル」および「結果ロード」がビット線位置０
〜７で活動状態であり、かつビット線８〜３１で非活動
状態であるこのパターンは、アドレス・カウンタがアド
レス空間で増分するにつれて繰り返される。ＷＡ６が活
動状態になって始めて、この繰り返しが中断され、残り
のアドレス空間の間ＴＡＧＷＥとＴＡＧＬＲは非活動状
態が続く。ワード線６４、ビット線０〜７で、表Ｉの
「Ｗ／Ｅ＆Ｌ／Ｒ活動状態」の列の空白のボックスに注
意されたい。この表は、書込みイネーブル機能および結
果ロード機能の使用不能化が、どのように動作するか例
示するものにすぎず、この使用不能化は、このマトリッ
クスの機能であり、ＯＲゲート８６およびＮＯＲゲート
８４およびＡＮＤゲート８０および８２を介する結果ロ
ードおよび書込みを使用不能にするための活動信号を提
供する所与のワード・アドレスＷＡ６またはビット・ア
ドレスＢＡ３またはＢＡ４のいずれか上に活動信号が存
在していることを理解されたい。他のメモリ１６、１
８、２０も同様に動作する。もちろん、ＤＵＣメモリ１
２は、ＢＩＳＴ１０の発生するアドレスの全範囲が活動
化可能であるので、交互の使用不能化を必要としない。
【００３４】要するに、米国特許第５１７３９０６号に
記載されている種類の単一の状態機械は、必要な書込み
イネーブル信号および結果ロード信号、ならびにこの場
合はＤＵＣメモリ上にある最も広いアドレスに基づく書
込みデータおよび予想データを発生する。位相制御回路
は、アドレスのサイズすなわちワードまたはビットのサ
イズを超えたとき書込みイネーブル信号および結果ロー
ド信号がオフになるように、各メモリごとに書込みイネ
ーブル信号および結果ロード信号を管理する。このよう
なことが起こった場合、これらのより小さいメモリは、
書き込まれないが、読み取ることはできる。ただし、出
力は、予想データと比較されない。書込みイネーブルま
たは結果ロードの活動状態から非活動状態への遷移およ
び非活動状態から活動状態への遷移は、サブサイクル内
で何回も発生する。例えば、リプル・ビット・モードで
は、列のサイズを超える場合があるが、最大メモリにつ
いて最大ビット・アドレス指定に達すると、ビット・ア
ドレス指定は「０」に戻り、一方、ワード・アドレスは
増分する。したがって、書込みイネーブル信号または結
果ロード信号は、上位の列またはビット・デコードの間
非活動状態になるが、ワード・アドレスが増分し、ビッ
ト位置が「０」に戻ると再活動化される。アドレス空間
が減分する場合は、これの変形が行われる。
記載されている種類の単一の状態機械は、必要な書込み
イネーブル信号および結果ロード信号、ならびにこの場
合はＤＵＣメモリ上にある最も広いアドレスに基づく書
込みデータおよび予想データを発生する。位相制御回路
は、アドレスのサイズすなわちワードまたはビットのサ
イズを超えたとき書込みイネーブル信号および結果ロー
ド信号がオフになるように、各メモリごとに書込みイネ
ーブル信号および結果ロード信号を管理する。このよう
なことが起こった場合、これらのより小さいメモリは、
書き込まれないが、読み取ることはできる。ただし、出
力は、予想データと比較されない。書込みイネーブルま
たは結果ロードの活動状態から非活動状態への遷移およ
び非活動状態から活動状態への遷移は、サブサイクル内
で何回も発生する。例えば、リプル・ビット・モードで
は、列のサイズを超える場合があるが、最大メモリにつ
いて最大ビット・アドレス指定に達すると、ビット・ア
ドレス指定は「０」に戻り、一方、ワード・アドレスは
増分する。したがって、書込みイネーブル信号または結
果ロード信号は、上位の列またはビット・デコードの間
非活動状態になるが、ワード・アドレスが増分し、ビッ
ト位置が「０」に戻ると再活動化される。アドレス空間
が減分する場合は、これの変形が行われる。
【００３５】各種のアドレス位置からデータが読み取ら
れ、結果ロード線が活動化されると、ＢＩＳＴ状態機械
によって生成された予想データが、各メモリ内のデータ
圧縮回路１２ａ、１４ａ、１６ａ、１８ａ、２０ａのそ
れぞれに供給され、特定のメモリから読み取られたデー
タが予想データに対応しているかどうか判定するために
比較される。誤り信号は、１２ａから障害のあるアドレ
ス・レジスタ４４に伝達され、１２ａ、１４ａ、１６
ａ、１８ａ、２０ａから中央障害記憶装置４６に伝達さ
れる。この時点で、冗長アドレス行がメモリ内にある場
合、それらを利用してメモリを修理できる。そうでなけ
れば、チップを破棄するか、または記録された誤りを補
償するために他の対策を講じる必要がある。
れ、結果ロード線が活動化されると、ＢＩＳＴ状態機械
によって生成された予想データが、各メモリ内のデータ
圧縮回路１２ａ、１４ａ、１６ａ、１８ａ、２０ａのそ
れぞれに供給され、特定のメモリから読み取られたデー
タが予想データに対応しているかどうか判定するために
比較される。誤り信号は、１２ａから障害のあるアドレ
ス・レジスタ４４に伝達され、１２ａ、１４ａ、１６
ａ、１８ａ、２０ａから中央障害記憶装置４６に伝達さ
れる。この時点で、冗長アドレス行がメモリ内にある場
合、それらを利用してメモリを修理できる。そうでなけ
れば、チップを破棄するか、または記録された誤りを補
償するために他の対策を講じる必要がある。
【００３６】デュアルポートＲＡＭ２２に関するＢＩＳ
Ｔ１０の動作は、適切なテストを行うために、デュアル
ポート・メモリの各ポートにデータを供給する必要があ
る点以外は、単一ポート・メモリ１２、１４、１６、１
８、２０に関する動作と同様である。単一ポート・メモ
リ用に生成されたのと同じデータが、論理的に操作さ
れ、ＲＡＭ２２のポート１およびポート２に供給され
る。この論理操作が図６に示されている。図６を見れば
わかるように、カウンタのＢＡ０出力は、ポート１のア
ドレス・バス上に供給され、ＸＯＲゲート１４０にも供
給され、そこで機能入力１４１に応じて選択的に反転さ
れる。機能１４１は、２ポート・メモリに印加する必要
のあるカスタム化されたアルゴリズム・パターンに応じ
て、両方のポートが同じアドレスを得るかそれとも異な
るアドレスを得るかどうかを制御する。カウンタ３４か
らの出力は、デュアルポートＲＡＭ２２のポート１（Ｐ
１）に（また、他のすべてのメモリに）変調されないま
ま進み、これが他のメモリにアドレスを提供する。ＸＯ
Ｒされたデータは、デュアルポート・アレイのポート２
に供給される。
Ｔ１０の動作は、適切なテストを行うために、デュアル
ポート・メモリの各ポートにデータを供給する必要があ
る点以外は、単一ポート・メモリ１２、１４、１６、１
８、２０に関する動作と同様である。単一ポート・メモ
リ用に生成されたのと同じデータが、論理的に操作さ
れ、ＲＡＭ２２のポート１およびポート２に供給され
る。この論理操作が図６に示されている。図６を見れば
わかるように、カウンタのＢＡ０出力は、ポート１のア
ドレス・バス上に供給され、ＸＯＲゲート１４０にも供
給され、そこで機能入力１４１に応じて選択的に反転さ
れる。機能１４１は、２ポート・メモリに印加する必要
のあるカスタム化されたアルゴリズム・パターンに応じ
て、両方のポートが同じアドレスを得るかそれとも異な
るアドレスを得るかどうかを制御する。カウンタ３４か
らの出力は、デュアルポートＲＡＭ２２のポート１（Ｐ
１）に（また、他のすべてのメモリに）変調されないま
ま進み、これが他のメモリにアドレスを提供する。ＸＯ
Ｒされたデータは、デュアルポート・アレイのポート２
に供給される。
【００３７】データ／予想データ生成機構３８は、デュ
アルポート・メモリ２２用のデータを発生し、データ生
成機構３８からのデータは、ＸＯＲゲート１４２に一入
力として供給され、またＸＯＲゲート１４４にも一入力
として供給される。ＸＯＲゲート１４２に供給されるデ
ータ生成機構からのデータは、論理機能１４６と排他的
論理回路和をとられる。データ生成機構３８からのデー
タは、ＸＯＲゲート１４４に供給され、論理機能１４８
と排他的論理和をとられる。ＸＯＲゲート１４２からの
出力は、データ入力および予想データとして、ポート１
にデータ入力として供給され、ＸＯＲゲート１４４の出
力は、データ入力および予想データとして、データ・ポ
ート２にデータとして出力される。この場合も、機能１
４６および１４８は、ポート・データが、単一ポートＲ
ＡＭに提供された通常データから反転されたかどうか、
また２ポート・メモリに印加する必要のあるカスタム化
されたアルゴリズム・パターンに依存しているかどうか
を制御する。位相制御機能４８も、グローバル書込みイ
ネーブル６２がＡＮＤゲート１５０および１５２に供給
される点で同様に動作する。ＡＮＤゲート１５０からの
出力は、ポート１への書込みイネーブルであり、ＡＮＤ
ゲート１５２からの出力は、ポート２への書込みイネー
ブルである。同様に、グローバル結果ロード７２は、Ａ
ＮＤゲート１５４に一入力として供給され、またＡＮＤ
ゲート１５６にも一入力として供給される。ＡＮＤゲー
ト１５０への入力は機能１５８と論理積をとられ、ＡＮ
Ｄゲート１５２への入力は機能１６０と論理積をとら
れ、ＡＮＤゲート１５４への入力は機能１６２と論理積
をとられ、ＡＮＤゲート１５６への入力は機能１６４と
論理積をとられる。機能１５８および１６０は、ポート
の一方または両方への書込みを使用不能にし、機能１６
２および１６４は、ポートの一方または両方から結果を
受け取ることを可能にする。この場合も、これらの機能
は、２ポート・メモリに印加する必要のあるカスタム化
されたアルゴリズム・パターンに依存する。これらの機
能入力は、スペースがアドレス可能であるか否かに応じ
て、単一ポート書込みイネーブルおよび結果ロードが活
動化されている場合、位相制御機能からの出力に対応
し、したがってワード・アドレスＷＡまたはビット・ア
ドレスＢＡに依存する論理回路は、書込みイネーブルお
よび結果ロードに対して活動状態になったりそうでなく
なったりする。他の点では、書込みイネーブルと結果ロ
ードは、２ポート・メモリを制御するように修正してあ
る場合を除いて、単一ポート・メモリ用と同じである。
アルポート・メモリ２２用のデータを発生し、データ生
成機構３８からのデータは、ＸＯＲゲート１４２に一入
力として供給され、またＸＯＲゲート１４４にも一入力
として供給される。ＸＯＲゲート１４２に供給されるデ
ータ生成機構からのデータは、論理機能１４６と排他的
論理回路和をとられる。データ生成機構３８からのデー
タは、ＸＯＲゲート１４４に供給され、論理機能１４８
と排他的論理和をとられる。ＸＯＲゲート１４２からの
出力は、データ入力および予想データとして、ポート１
にデータ入力として供給され、ＸＯＲゲート１４４の出
力は、データ入力および予想データとして、データ・ポ
ート２にデータとして出力される。この場合も、機能１
４６および１４８は、ポート・データが、単一ポートＲ
ＡＭに提供された通常データから反転されたかどうか、
また２ポート・メモリに印加する必要のあるカスタム化
されたアルゴリズム・パターンに依存しているかどうか
を制御する。位相制御機能４８も、グローバル書込みイ
ネーブル６２がＡＮＤゲート１５０および１５２に供給
される点で同様に動作する。ＡＮＤゲート１５０からの
出力は、ポート１への書込みイネーブルであり、ＡＮＤ
ゲート１５２からの出力は、ポート２への書込みイネー
ブルである。同様に、グローバル結果ロード７２は、Ａ
ＮＤゲート１５４に一入力として供給され、またＡＮＤ
ゲート１５６にも一入力として供給される。ＡＮＤゲー
ト１５０への入力は機能１５８と論理積をとられ、ＡＮ
Ｄゲート１５２への入力は機能１６０と論理積をとら
れ、ＡＮＤゲート１５４への入力は機能１６２と論理積
をとられ、ＡＮＤゲート１５６への入力は機能１６４と
論理積をとられる。機能１５８および１６０は、ポート
の一方または両方への書込みを使用不能にし、機能１６
２および１６４は、ポートの一方または両方から結果を
受け取ることを可能にする。この場合も、これらの機能
は、２ポート・メモリに印加する必要のあるカスタム化
されたアルゴリズム・パターンに依存する。これらの機
能入力は、スペースがアドレス可能であるか否かに応じ
て、単一ポート書込みイネーブルおよび結果ロードが活
動化されている場合、位相制御機能からの出力に対応
し、したがってワード・アドレスＷＡまたはビット・ア
ドレスＢＡに依存する論理回路は、書込みイネーブルお
よび結果ロードに対して活動状態になったりそうでなく
なったりする。他の点では、書込みイネーブルと結果ロ
ードは、２ポート・メモリを制御するように修正してあ
る場合を除いて、単一ポート・メモリ用と同じである。
【００３８】２ポート・メモリ用にアルゴリズム・パタ
ーンをカスタム化するため、部分的な固有アドレス・リ
プル・ワード（ＵＡＲＷ）を例として使用する。メモリ
２２は、最初、１つまたは２つのポートを使用して、例
として「全零」状態に書き込まれる。次いで、ポート１
が第１の偶数アドレス上で読取り「０」、書込み
「１」、読取り「１」を行うとすると、他方のポート
（ポート２）は、第１の奇数アドレス上で読取り
「０」、読取り「０」、読取り「０」を行う。この例で
は、ポート１は、ポート２が奇数位置を読み取る前に偶
数位置をテストする。ポート２は、ポート１によって修
正された後にメモリ２４からデータを読み取る場合はい
つでも、アレイから「１」を読み取る必要がある。カウ
ンタがカウントするとき、アドレスが変化し、ポート１
はアレイ全体に対して読取り「０」、書込「１」、読取
り「１」を行い、ポート２は修正されていないすべての
アドレスに対して読取り「０」、読取り「０」、読取り
「０」を行い、ポート１によって修正されたすべてのア
ドレスに対して読取り「１」、読取り「１」、読取り
「１」を行う。
ーンをカスタム化するため、部分的な固有アドレス・リ
プル・ワード（ＵＡＲＷ）を例として使用する。メモリ
２２は、最初、１つまたは２つのポートを使用して、例
として「全零」状態に書き込まれる。次いで、ポート１
が第１の偶数アドレス上で読取り「０」、書込み
「１」、読取り「１」を行うとすると、他方のポート
（ポート２）は、第１の奇数アドレス上で読取り
「０」、読取り「０」、読取り「０」を行う。この例で
は、ポート１は、ポート２が奇数位置を読み取る前に偶
数位置をテストする。ポート２は、ポート１によって修
正された後にメモリ２４からデータを読み取る場合はい
つでも、アレイから「１」を読み取る必要がある。カウ
ンタがカウントするとき、アドレスが変化し、ポート１
はアレイ全体に対して読取り「０」、書込「１」、読取
り「１」を行い、ポート２は修正されていないすべての
アドレスに対して読取り「０」、読取り「０」、読取り
「０」を行い、ポート１によって修正されたすべてのア
ドレスに対して読取り「１」、読取り「１」、読取り
「１」を行う。
【００３９】上のパターンでは、２つのポートのアドレ
スが異なっている必要があった。ポート２の比較データ
はポート１と異なっており、奇数または偶数アドレス・
ビットによって修正されていた。２つのポートは、メモ
リ２２に対して異なる読取り、書込み動作を行ってい
た。
スが異なっている必要があった。ポート２の比較データ
はポート１と異なっており、奇数または偶数アドレス・
ビットによって修正されていた。２つのポートは、メモ
リ２２に対して異なる読取り、書込み動作を行ってい
た。
【００４０】前の実施例の場合と同様に、データは、ポ
ート１の圧縮セクション２２ａおよびポート２の圧縮セ
クション２２ｂで比較され、次いで中央障害記憶装置４
６に供給される。
ート１の圧縮セクション２２ａおよびポート２の圧縮セ
クション２２ｂで比較され、次いで中央障害記憶装置４
６に供給される。
【００４１】前に指摘したように、ＣＡＭメモリ２４
は、データを記憶し、したがってそれにデータを書き込
むことができるが、記憶されたデータをそこから読み取
ることはできず、それに供給されるビット・パターンを
比較して、その特定のビット・パターンがその中に記憶
されているかどうかを確認する比較機構として働く点
で、ＤＣＵメモリ１２、ＴＡＧメモリ１４、ＴＬＢメモ
リ１６、ＳＬＢメモリ１８、ＢＡＴメモリ２０およびデ
ュアルポートＲＡＭ２２と性質がやや異なる。従来の１
つの構成におけるＣＡＭメモリ２４は、それぞれ８０ビ
ットのワード線が６４本あるように配置され、各８０ビ
ットがテストすべき８つの１０ビット・セグメントに分
割された、５１２×１０メモリである。これは、図７に
一般的に示されているが、見やすいように、４ビット・
セグメントを有する１６ビット幅のみが示されている。
は、データを記憶し、したがってそれにデータを書き込
むことができるが、記憶されたデータをそこから読み取
ることはできず、それに供給されるビット・パターンを
比較して、その特定のビット・パターンがその中に記憶
されているかどうかを確認する比較機構として働く点
で、ＤＣＵメモリ１２、ＴＡＧメモリ１４、ＴＬＢメモ
リ１６、ＳＬＢメモリ１８、ＢＡＴメモリ２０およびデ
ュアルポートＲＡＭ２２と性質がやや異なる。従来の１
つの構成におけるＣＡＭメモリ２４は、それぞれ８０ビ
ットのワード線が６４本あるように配置され、各８０ビ
ットがテストすべき８つの１０ビット・セグメントに分
割された、５１２×１０メモリである。これは、図７に
一般的に示されているが、見やすいように、４ビット・
セグメントを有する１６ビット幅のみが示されている。
【００４２】テスト・メモリ２４をテストするには、Ｂ
ＩＳＴによって供給されるテスト・パターンが、最初、
図７の例示の６４×１６ビットＣＡＭにおいてワード線
当たり４つの４ビット・セグメントに書き込まれ、次い
で比較すべきデータが比較データ入力に印加され、初め
に書き込まれたデータが比較データと一致するかどうか
調べるために比較が行われる。この比較は、４つの比較
機構１７０、１７２、１７４、１７６によって行われ
る。比較機構１７０は、ワード線上の最初の４ビット・
セグメント内のデータを比較するように構成され、比較
機構１７２は、第２の４ビット・セグメント内のデータ
を比較するように構成され、比較機構１７４は、第３の
４ビット・セグメントのデータを比較するようになさ
れ、比較機構１７６は、ワード線上の第４の４ビット・
セグメント内の４ビットのデータを比較するように構成
されている。各比較機構ブロック（１７０、１７２、１
７４、１７８）は、４つの２入力ＸＮＯＲゲートから構
成される。比較機構１７０の出力はＡＮＤゲート１７８
に入力を提供し、比較機構１７２の出力はＡＮＤゲート
１８０に入力を提供し、比較機構１７４の出力はＡＮＤ
ゲート１８２に入力を提供し、比較機構１７６の出力は
ＡＮＤゲート１８４に入力を提供する。次いで、ＡＮＤ
ゲート１７８、１８０、１８２、１８４の出力は、ＤＣ
Ｕメモリ１２およびＴＡＧメモリ１４に出力される。
ＩＳＴによって供給されるテスト・パターンが、最初、
図７の例示の６４×１６ビットＣＡＭにおいてワード線
当たり４つの４ビット・セグメントに書き込まれ、次い
で比較すべきデータが比較データ入力に印加され、初め
に書き込まれたデータが比較データと一致するかどうか
調べるために比較が行われる。この比較は、４つの比較
機構１７０、１７２、１７４、１７６によって行われ
る。比較機構１７０は、ワード線上の最初の４ビット・
セグメント内のデータを比較するように構成され、比較
機構１７２は、第２の４ビット・セグメント内のデータ
を比較するように構成され、比較機構１７４は、第３の
４ビット・セグメントのデータを比較するようになさ
れ、比較機構１７６は、ワード線上の第４の４ビット・
セグメント内の４ビットのデータを比較するように構成
されている。各比較機構ブロック（１７０、１７２、１
７４、１７８）は、４つの２入力ＸＮＯＲゲートから構
成される。比較機構１７０の出力はＡＮＤゲート１７８
に入力を提供し、比較機構１７２の出力はＡＮＤゲート
１８０に入力を提供し、比較機構１７４の出力はＡＮＤ
ゲート１８２に入力を提供し、比較機構１７６の出力は
ＡＮＤゲート１８４に入力を提供する。次いで、ＡＮＤ
ゲート１７８、１８０、１８２、１８４の出力は、ＤＣ
Ｕメモリ１２およびＴＡＧメモリ１４に出力される。
【００４３】ＣＡＭ書込みイネーブル・テスト・サイク
ル中に所望のテスト・パターンがメモリ２４に書き込ま
れ、次いで、ＣＡＭ結果ロード・テストサイクル中に比
較データが提供され、これがＣＡＭの１４セグメント内
に記憶された前記書き込まれたパターンと比較データと
の間の比較を促進する。４ビット比較データ・ストリン
グは、それぞれＡＮＤゲート１７８、１８０、１８２、
１８４に入力を供給するセグメント比較論理回路１７
０、１７２、１７４、１７６によって、現在アドレス指
定されているワード線上のセグメント１〜４内に記憶さ
れた各４ビット・パターンと比較される。４ビット・セ
グメントと比較データとの比較が真であれば、それぞれ
の４ビット・セグメント比較機構論理ブロックは、それ
が供給するＡＮＤゲートに４つの「１」を出力する。Ａ
ＮＤゲートは、そのセグメントと比較データとの比較が
成功したことを示す「１」を出力する。しかしながら、
記憶されたセグメント・パターンと比較データの１つま
たは複数のビットに違いがあると、それぞれのセグメン
ト比較機構論理回路は、すべて「１」を出力するとは限
らず、それが供給するＡＮＤゲートは、そのセグメント
と比較データとの比較が失敗したことを示す「０」を出
力する。例えば、現在選択したワード線で、セグメント
１がビット・パターン０００１を含み、セグメント２〜
４がそれぞれビット・パターン００１０、０１００、１
０００を含んでおり、かつＣＡＭ２４の入力に提供され
る４ビット比較データ・パターンが０００１である場
合、セグメント１の比較機構ブロック１７０は、４つの
「１」を出力して、ＡＮＤゲート１７８に「１」を出力
させる。比較データ・パターンがセグメント２ないし４
に記憶されるパターンと一致しない場合、比較機構論理
回路１７２、１７４、１７６は、すべて「１」を出力す
るとは限らず、それらが供給するＡＮＤゲート１８０、
１８２、１８４にそれぞれ「０」を出力させる。したが
って、この例におけるＣＡＭの出力は、１０００とな
る。
ル中に所望のテスト・パターンがメモリ２４に書き込ま
れ、次いで、ＣＡＭ結果ロード・テストサイクル中に比
較データが提供され、これがＣＡＭの１４セグメント内
に記憶された前記書き込まれたパターンと比較データと
の間の比較を促進する。４ビット比較データ・ストリン
グは、それぞれＡＮＤゲート１７８、１８０、１８２、
１８４に入力を供給するセグメント比較論理回路１７
０、１７２、１７４、１７６によって、現在アドレス指
定されているワード線上のセグメント１〜４内に記憶さ
れた各４ビット・パターンと比較される。４ビット・セ
グメントと比較データとの比較が真であれば、それぞれ
の４ビット・セグメント比較機構論理ブロックは、それ
が供給するＡＮＤゲートに４つの「１」を出力する。Ａ
ＮＤゲートは、そのセグメントと比較データとの比較が
成功したことを示す「１」を出力する。しかしながら、
記憶されたセグメント・パターンと比較データの１つま
たは複数のビットに違いがあると、それぞれのセグメン
ト比較機構論理回路は、すべて「１」を出力するとは限
らず、それが供給するＡＮＤゲートは、そのセグメント
と比較データとの比較が失敗したことを示す「０」を出
力する。例えば、現在選択したワード線で、セグメント
１がビット・パターン０００１を含み、セグメント２〜
４がそれぞれビット・パターン００１０、０１００、１
０００を含んでおり、かつＣＡＭ２４の入力に提供され
る４ビット比較データ・パターンが０００１である場
合、セグメント１の比較機構ブロック１７０は、４つの
「１」を出力して、ＡＮＤゲート１７８に「１」を出力
させる。比較データ・パターンがセグメント２ないし４
に記憶されるパターンと一致しない場合、比較機構論理
回路１７２、１７４、１７６は、すべて「１」を出力す
るとは限らず、それらが供給するＡＮＤゲート１８０、
１８２、１８４にそれぞれ「０」を出力させる。したが
って、この例におけるＣＡＭの出力は、１０００とな
る。
【００４４】ＣＡＭ２４の４つのＡＮＤゲート１７８、
１８０、１８２、１８４の出力は、ＢＩＳＴによって供
給される予想データを用いて検証する必要のあるもので
ある。４ビット予想データ・パターンは、実施されるＣ
ＡＭテスト（すなわち、メモリ・セル、またはＸＮＯＲ
ゲート、またはＡＮＤゲートのテスト）に応じて、４つ
のビットのいずれか１つが「オン」、または４つのビッ
トがすべて「オン」、または４つのビットのいずれか１
つが「オフ」、または４つのビットがすべて「オフ」が
可能である。上述の例では、ＢＩＳＴは、適切に機能す
るＣＡＭの予想出力と一致するために、１０００の予想
データ・パターンを供給する必要がある。
１８０、１８２、１８４の出力は、ＢＩＳＴによって供
給される予想データを用いて検証する必要のあるもので
ある。４ビット予想データ・パターンは、実施されるＣ
ＡＭテスト（すなわち、メモリ・セル、またはＸＮＯＲ
ゲート、またはＡＮＤゲートのテスト）に応じて、４つ
のビットのいずれか１つが「オン」、または４つのビッ
トがすべて「オン」、または４つのビットのいずれか１
つが「オフ」、または４つのビットがすべて「オフ」が
可能である。上述の例では、ＢＩＳＴは、適切に機能す
るＣＡＭの予想出力と一致するために、１０００の予想
データ・パターンを供給する必要がある。
【００４５】ＣＡＭ２４に書き込まれるデータは、予想
データ出力と同じビットの組合せ（０００１、００１
０、０１００、１０００、１１１１、１１１０、１１０
１、１０１１、０１１１、００００）を有する。メモリ
に書き込まれるデータがその予想される出力と同じであ
るということではない。前述のように、４ビットＣＡＭ
の出力を検証する前に、４ビットの４つのアドレス位置
をそれぞれメモリ２４に書き込む必要がある。したがっ
て、比較データをＣＡＭに供給し、同時にＣＡＭの比較
からの出力を予想データにより検証する。
データ出力と同じビットの組合せ（０００１、００１
０、０１００、１０００、１１１１、１１１０、１１０
１、１０１１、０１１１、００００）を有する。メモリ
に書き込まれるデータがその予想される出力と同じであ
るということではない。前述のように、４ビットＣＡＭ
の出力を検証する前に、４ビットの４つのアドレス位置
をそれぞれメモリ２４に書き込む必要がある。したがっ
て、比較データをＣＡＭに供給し、同時にＣＡＭの比較
からの出力を予想データにより検証する。
【００４６】ＣＡＭモード／更新制御１８６（図２）機
能は、真数または補数データ制御および昇順または降順
のアドレス制御を制御することに加えて、ＣＡＭ２４に
書き込まれるデータを修正するためにＣＡＭモード／更
新制御機能１８６内に２ビット・カウンタ（図示せず）
を供給する必要がある。この２つのビットは、ＣＡＭ２
４の入力、すなわち比較データまたは予想データのデー
タ・フィールドにおいて、４つのビットのうちどのビッ
トが異なっているはずかを決定するために使用する。
能は、真数または補数データ制御および昇順または降順
のアドレス制御を制御することに加えて、ＣＡＭ２４に
書き込まれるデータを修正するためにＣＡＭモード／更
新制御機能１８６内に２ビット・カウンタ（図示せず）
を供給する必要がある。この２つのビットは、ＣＡＭ２
４の入力、すなわち比較データまたは予想データのデー
タ・フィールドにおいて、４つのビットのうちどのビッ
トが異なっているはずかを決定するために使用する。
【００４７】ＣＡＭ２４に書き込まれるデータおよび各
種のＣＡＭパターンに書き込まれるシーケンスの性質が
異なるために、特に、テスト結果の性質上から、好まし
い実施例では、別個のＣＡＭモード／更新制御機能１８
６、ＣＡＭデータ／予想データ生成機構１８８、ＣＡＭ
サブサイクル制御機能１９０、およびＣＡＭパターン制
御機能１９２、ならびにＣＡＭ位相制御機能１９４が設
けられている（図２および３参照）。しかし、これらの
モジュールは、前に説明した他のメモリ用の同じ種類の
モジュールと同様に動作し、アドレス・カウンタ３４、
アドレス比較機能３２、クロック生成機構３０および中
央障害記憶装置４６を共有する。
種のＣＡＭパターンに書き込まれるシーケンスの性質が
異なるために、特に、テスト結果の性質上から、好まし
い実施例では、別個のＣＡＭモード／更新制御機能１８
６、ＣＡＭデータ／予想データ生成機構１８８、ＣＡＭ
サブサイクル制御機能１９０、およびＣＡＭパターン制
御機能１９２、ならびにＣＡＭ位相制御機能１９４が設
けられている（図２および３参照）。しかし、これらの
モジュールは、前に説明した他のメモリ用の同じ種類の
モジュールと同様に動作し、アドレス・カウンタ３４、
アドレス比較機能３２、クロック生成機構３０および中
央障害記憶装置４６を共有する。
【００４８】ＣＡＭメモリ２４とＤＣＵメモリ１２の場
合、これらのメモリの機能動作中、ＣＡＭメモリ２４
は、アドレスの一部をＤＣＵメモリ１２に供給すること
に留意されたい。その場合、ＣＡＭメモリ２４は、本願
に記載されているように入力の一部をＤＣＵメモリ１２
に供給する。
合、これらのメモリの機能動作中、ＣＡＭメモリ２４
は、アドレスの一部をＤＣＵメモリ１２に供給すること
に留意されたい。その場合、ＣＡＭメモリ２４は、本願
に記載されているように入力の一部をＤＣＵメモリ１２
に供給する。
【００４９】状態機械を米国特許第５１７３９０６号の
説明と関連して説明した。各種のパターン制御機能、ア
ドレス・カウンタ、データ・パターン生成機構、および
モード制御機能、サブサイクル制御機能、グローバル書
込みイネーブルおよびグローバル結果ロード用の位相制
御機能を備える状態機械のこの構成は、うまく働き、本
明細書に示されているような回路部品を使用して、満足
な構造および論理機構を提供する。ただし、これらの様
々な機能を実行する他の適切な構造も使用できる。これ
らの機能の回路図は、具体的な実施形態および回路設計
を示す付属書Ａとして本明細書に添付してある。当業者
なら、米国特許第５１７３９０６号の開示に基づいて、
これらの各種の部品について、米国特許第５１７３９０
６号に開示された回路設計の代わりにこの特定の回路設
計を容易に使用できよう。
説明と関連して説明した。各種のパターン制御機能、ア
ドレス・カウンタ、データ・パターン生成機構、および
モード制御機能、サブサイクル制御機能、グローバル書
込みイネーブルおよびグローバル結果ロード用の位相制
御機能を備える状態機械のこの構成は、うまく働き、本
明細書に示されているような回路部品を使用して、満足
な構造および論理機構を提供する。ただし、これらの様
々な機能を実行する他の適切な構造も使用できる。これ
らの機能の回路図は、具体的な実施形態および回路設計
を示す付属書Ａとして本明細書に添付してある。当業者
なら、米国特許第５１７３９０６号の開示に基づいて、
これらの各種の部品について、米国特許第５１７３９０
６号に開示された回路設計の代わりにこの特定の回路設
計を容易に使用できよう。
【００５０】以上、多数のメモリ用のＢＩＳＴテスタの
好ましい実施例について説明した。しかし、前記の説明
を念頭に置けば、この説明は例示的なものにすぎず、本
発明は本明細書に記載された特定の実施例に限定される
ものではなく、頭記の特許請求の範囲に記載する本発明
の真の精神から逸脱することなく、様々な再配置、修
正、および代用が実施できることが理解されよう。
好ましい実施例について説明した。しかし、前記の説明
を念頭に置けば、この説明は例示的なものにすぎず、本
発明は本明細書に記載された特定の実施例に限定される
ものではなく、頭記の特許請求の範囲に記載する本発明
の真の精神から逸脱することなく、様々な再配置、修
正、および代用が実施できることが理解されよう。
【００５１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５２】（１）予め選択したテスト・パターンのテ
スト・データと、前記テスト・データに対応する予想出
力比較データとを生成する論理回路と、前記テスト・デ
ータを前記メモリの少なくとも２つのメモリに同時に伝
達する論理回路と、前記テスト・データを用いてテスト
されるメモリの位置のアドレスを供給する論理回路と、
前記メモリ位置からの出力データを受信し、かつ前記出
力データと前記予想出力比較データとを比較して、比較
を行う論理回路と、各メモリ上のテストされる各アドレ
ス可能位置において前記テスト・データの書込み機能を
選択的に活動化する書込みイネーブル論理回路と、メモ
リ上のテストされる各アドレス可能位置に前記比較の結
果を選択的にロードする論理回路とを含む制御論理回路
とを備え、少なくとも２つのメモリが異なる特性を有す
る複数のメモリをテストするための単一の組込み自己テ
スト装置。 （２）前記メモリの異なる特性として、異なるアドレス
可能なサイズが含まれ、かつ前記装置が、各メモリ内の
各アドレス可能位置に対して選択的に書込みイネーブル
機能を活動化する論理回路を含むことを特徴とする、上
記（１）に記載の装置。 （３）前記装置が、グローバル書込みイネーブル信号を
生成する論理回路と、前記グローバル書込みイネーブル
から各メモリに対して書込みイネーブル信号を生成する
論理回路とを含むことを特徴とする、上記（２）に記載
の装置。 （４）前記装置が、各アドレス可能位置から選択的に結
果ロード機能を活動化する論理回路を含むことを特徴と
する、上記（２）に記載の装置。 （５）前記装置が、グローバル結果ロード信号を生成す
る論理回路と、前記グローバル結果ロード信号から前記
メモリのそれぞれに対して結果ロード信号を生成する論
理回路とを含むことを特徴とする、上記（４）に記載の
装置。 （６）前記メモリの少なくとも１つのメモリが単一ポー
ト・メモリであり、かつ前記メモリの少なくとも１つの
メモリがデュアルポート・メモリであり、前記装置が、
単一ポート・メモリに対してかつ前記デュアルポート・
メモリの両方のポートに対して書込みイネーブル信号お
よび結果ロード信号を生成する論理回路を含むことを特
徴とする、上記（１）に記載の装置。 （７）前記メモリの少なくとも１つのメモリが内容アド
レス可能メモリであり、かつ少なくとも１つのメモリが
直接読取り可能メモリであり、前記装置が、前記メモリ
の種類に応答して前記メモリのそれぞれに対して比較デ
ータを生成する論理回路を含むことを特徴とする、上記
（２）に記載の装置。 （８）さらに、前記テストからの前記メモリの出力デー
タを受信し圧縮するためのデータ圧縮システムを特徴と
する、上記（１）に記載の装置。 （９）前記装置が、前記データ圧縮システムに接続され
た障害のあるアドレス・レジスタを含むことを特徴とす
る、上記（８）に記載の装置。 （１０）前記データ圧縮システムが、前記メモリのそれ
ぞれに接続された個別データ圧縮を含むことを特徴とす
る、上記（８）に記載の装置。 （１１）テスト・データと予想出力比較データの組を発
生させるステップと、テスト・データと予想出力比較デ
ータの各組を前記メモリのそれぞれに同時に伝達するス
テップと、各テスト・データの組を用いてテストされる
各メモリのアドレス位置に対して書込み機能を実行する
ステップと、各メモリ位置の出力と、予想出力比較デー
タとを比較し、前記テスト・データを用いてテストされ
る各メモリの各アドレス位置に比較の結果をロードする
ステップとを含み、それにより特性の異なる複数のメモ
リを単一のテスタによってテストすることを特徴とす
る、少なくとも１つの所定のテスト・パターンにより、
少なくとも２つのメモリが異なる特性を有する複数のメ
モリをテストする方法。 （１２）前記メモリの前記異なる特性として、異なるア
ドレス可能位置が含まれ、かつ前記位置がそれぞれ、そ
れに対して選択的に活動化可能な書込み機能および結果
ロード機能を有することを特徴とする、上記（１１）に
記載の方法。 （１３）グローバル書込みイネーブル機能とグローバル
結果ロード機能が生成され、かつ前記グローバル書込み
イネーブル機能とグローバル結果ロード機能とからアド
レス可能メモリ位置に対する書込み機能と結果ロード機
能とが生成されることを特徴とする、上記（１２）に記
載の方法。 （１４）単一ポート・メモリおよび多重ポート・メモリ
が備えられテストされることを特徴とする、上記（１
１）に記載の方法。 （１５）結果ロードを使用して、データ圧縮を形成する
ことを特徴とする、上記（１１）に記載の方法。 （１６）各メモリごとにデータ圧縮が形成されることを
特徴とする、上記（１５）に記載の方法。 （１７）データ圧縮が障害のあるアドレス・レジスタに
供給されることを特徴とする、上記（１６）に記載の方
法。 （１８）前記メモリのうち少なくとも１つのメモリが内
容アドレス記憶メモリであることを特徴とする、上記
（１１）に記載の方法。
スト・データと、前記テスト・データに対応する予想出
力比較データとを生成する論理回路と、前記テスト・デ
ータを前記メモリの少なくとも２つのメモリに同時に伝
達する論理回路と、前記テスト・データを用いてテスト
されるメモリの位置のアドレスを供給する論理回路と、
前記メモリ位置からの出力データを受信し、かつ前記出
力データと前記予想出力比較データとを比較して、比較
を行う論理回路と、各メモリ上のテストされる各アドレ
ス可能位置において前記テスト・データの書込み機能を
選択的に活動化する書込みイネーブル論理回路と、メモ
リ上のテストされる各アドレス可能位置に前記比較の結
果を選択的にロードする論理回路とを含む制御論理回路
とを備え、少なくとも２つのメモリが異なる特性を有す
る複数のメモリをテストするための単一の組込み自己テ
スト装置。 （２）前記メモリの異なる特性として、異なるアドレス
可能なサイズが含まれ、かつ前記装置が、各メモリ内の
各アドレス可能位置に対して選択的に書込みイネーブル
機能を活動化する論理回路を含むことを特徴とする、上
記（１）に記載の装置。 （３）前記装置が、グローバル書込みイネーブル信号を
生成する論理回路と、前記グローバル書込みイネーブル
から各メモリに対して書込みイネーブル信号を生成する
論理回路とを含むことを特徴とする、上記（２）に記載
の装置。 （４）前記装置が、各アドレス可能位置から選択的に結
果ロード機能を活動化する論理回路を含むことを特徴と
する、上記（２）に記載の装置。 （５）前記装置が、グローバル結果ロード信号を生成す
る論理回路と、前記グローバル結果ロード信号から前記
メモリのそれぞれに対して結果ロード信号を生成する論
理回路とを含むことを特徴とする、上記（４）に記載の
装置。 （６）前記メモリの少なくとも１つのメモリが単一ポー
ト・メモリであり、かつ前記メモリの少なくとも１つの
メモリがデュアルポート・メモリであり、前記装置が、
単一ポート・メモリに対してかつ前記デュアルポート・
メモリの両方のポートに対して書込みイネーブル信号お
よび結果ロード信号を生成する論理回路を含むことを特
徴とする、上記（１）に記載の装置。 （７）前記メモリの少なくとも１つのメモリが内容アド
レス可能メモリであり、かつ少なくとも１つのメモリが
直接読取り可能メモリであり、前記装置が、前記メモリ
の種類に応答して前記メモリのそれぞれに対して比較デ
ータを生成する論理回路を含むことを特徴とする、上記
（２）に記載の装置。 （８）さらに、前記テストからの前記メモリの出力デー
タを受信し圧縮するためのデータ圧縮システムを特徴と
する、上記（１）に記載の装置。 （９）前記装置が、前記データ圧縮システムに接続され
た障害のあるアドレス・レジスタを含むことを特徴とす
る、上記（８）に記載の装置。 （１０）前記データ圧縮システムが、前記メモリのそれ
ぞれに接続された個別データ圧縮を含むことを特徴とす
る、上記（８）に記載の装置。 （１１）テスト・データと予想出力比較データの組を発
生させるステップと、テスト・データと予想出力比較デ
ータの各組を前記メモリのそれぞれに同時に伝達するス
テップと、各テスト・データの組を用いてテストされる
各メモリのアドレス位置に対して書込み機能を実行する
ステップと、各メモリ位置の出力と、予想出力比較デー
タとを比較し、前記テスト・データを用いてテストされ
る各メモリの各アドレス位置に比較の結果をロードする
ステップとを含み、それにより特性の異なる複数のメモ
リを単一のテスタによってテストすることを特徴とす
る、少なくとも１つの所定のテスト・パターンにより、
少なくとも２つのメモリが異なる特性を有する複数のメ
モリをテストする方法。 （１２）前記メモリの前記異なる特性として、異なるア
ドレス可能位置が含まれ、かつ前記位置がそれぞれ、そ
れに対して選択的に活動化可能な書込み機能および結果
ロード機能を有することを特徴とする、上記（１１）に
記載の方法。 （１３）グローバル書込みイネーブル機能とグローバル
結果ロード機能が生成され、かつ前記グローバル書込み
イネーブル機能とグローバル結果ロード機能とからアド
レス可能メモリ位置に対する書込み機能と結果ロード機
能とが生成されることを特徴とする、上記（１２）に記
載の方法。 （１４）単一ポート・メモリおよび多重ポート・メモリ
が備えられテストされることを特徴とする、上記（１
１）に記載の方法。 （１５）結果ロードを使用して、データ圧縮を形成する
ことを特徴とする、上記（１１）に記載の方法。 （１６）各メモリごとにデータ圧縮が形成されることを
特徴とする、上記（１５）に記載の方法。 （１７）データ圧縮が障害のあるアドレス・レジスタに
供給されることを特徴とする、上記（１６）に記載の方
法。 （１８）前記メモリのうち少なくとも１つのメモリが内
容アドレス記憶メモリであることを特徴とする、上記
（１１）に記載の方法。
【図１】チップ上に組み込んだ（特性の異なる）複数の
メモリを同時にテストするためのＢＩＳＴの高レベルの
ブロック図である。
メモリを同時にテストするためのＢＩＳＴの高レベルの
ブロック図である。
【図２】各種の信号、データ経路、バスを示す、本発明
によるＢＩＳＴのブロック図である。
によるＢＩＳＴのブロック図である。
【図３】各種の信号、データ経路、バスを示す、本発明
によるＢＩＳＴのブロック図である。
によるＢＩＳＴのブロック図である。
【図４】ＢＩＳＴの、特性の異なるメモリの読取り、書
込みおよび出力圧縮を制御する一部分の図である。
込みおよび出力圧縮を制御する一部分の図である。
【図５】ＢＩＳＴの、特性の異なるメモリの読取り、書
込みおよび出力圧縮を制御する一部分の図である。
込みおよび出力圧縮を制御する一部分の図である。
【図６】デュアルポートＲＡＭをテストするためのＢＩ
ＳＴ制御機能の図である。
ＳＴ制御機能の図である。
【図７】内容アドレス記憶装置（ＣＡＭ）の一実施例の
図である。
図である。
１０ ＢＩＳＴ １２ データ・キャッシュ装置（ＤＣＵ）メモリ １４ ＴＡＧメモリ １６ 変換索引バッファ（ＴＬＢ）メモリ １８ セグメント索引バッファ（ＳＬＢ）メモリ ２０ ブロック・アドレス変換バッファ（ＢＡＴ）メモ
リ ２２ デュアルポート・ランダム・アクセス・メモリ
（ＲＡＭ） ２４ 内容アドレス記憶装置（ＣＡＭ）
リ ２２ デュアルポート・ランダム・アクセス・メモリ
（ＲＡＭ） ２４ 内容アドレス記憶装置（ＣＡＭ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・コナー アメリカ合衆国05401 バーモント州バー リントンローリーレーン 64 (72)発明者 ガレット・スティーブン・コッホ アメリカ合衆国05464 バーモント州ジェ ファーソンヴィル アール・アール１ ボ ックス 52 (72)発明者 スチュアート・ダニエル・ラポポート アメリカ合衆国10027 ニューヨーク州ニ ューヨーク ウェスト・ワンハンドレッ ド・アンド・ナインティーンス・ストリー ト 435 アパートメント４ジー (72)発明者 ルイジ・ターヌッロ・ジュニア アメリカ合衆国05446 バーモント州コル チェスター グレイ・バーチ・ドライブ 19ビー
Claims (18)
- 【請求項１】予め選択したテスト・パターンのテスト・
データと、前記テスト・データに対応する予想出力比較
データとを生成する論理回路と、 前記テスト・データを前記メモリの少なくとも２つのメ
モリに同時に伝達する論理回路と、 前記テスト・データを用いてテストされるメモリの位置
のアドレスを供給する論理回路と、 前記メモリ位置からの出力データを受信し、かつ前記出
力データと前記予想出力比較データとを比較して、比較
を行う論理回路と、 各メモリ上のテストされる各アドレス可能位置において
前記テスト・データの書込み機能を選択的に活動化する
書込みイネーブル論理回路と、 メモリ上のテストされる各アドレス可能位置に前記比較
の結果を選択的にロードする論理回路とを含む制御論理
回路とを備え、少なくとも２つのメモリが異なる特性を
有する複数のメモリをテストするための単一の組込み自
己テスト装置。 - 【請求項２】前記メモリの異なる特性として、異なるア
ドレス可能なサイズが含まれ、かつ前記装置が、各メモ
リ内の各アドレス可能位置に対して選択的に書込みイネ
ーブル機能を活動化する論理回路を含むことを特徴とす
る、請求項１に記載の装置。 - 【請求項３】前記装置が、グローバル書込みイネーブル
信号を生成する論理回路と、前記グローバル書込みイネ
ーブルから各メモリに対して書込みイネーブル信号を生
成する論理回路とを含むことを特徴とする、請求項２に
記載の装置。 - 【請求項４】前記装置が、各アドレス可能位置から選択
的に結果ロード機能を活動化する論理回路を含むことを
特徴とする、請求項２に記載の装置。 - 【請求項５】前記装置が、グローバル結果ロード信号を
生成する論理回路と、前記グローバル結果ロード信号か
ら前記メモリのそれぞれに対して結果ロード信号を生成
する論理回路とを含むことを特徴とする、請求項４に記
載の装置。 - 【請求項６】前記メモリの少なくとも１つのメモリが単
一ポート・メモリであり、かつ前記メモリの少なくとも
１つのメモリがデュアルポート・メモリであり、前記装
置が、単一ポート・メモリに対してかつ前記デュアルポ
ート・メモリの両方のポートに対して書込みイネーブル
信号および結果ロード信号を生成する論理回路を含むこ
とを特徴とする、請求項１に記載の装置。 - 【請求項７】前記メモリの少なくとも１つのメモリが内
容アドレス可能メモリであり、かつ少なくとも１つのメ
モリが直接読取り可能メモリであり、前記装置が、前記
メモリの種類に応答して前記メモリのそれぞれに対して
比較データを生成する論理回路を含むことを特徴とす
る、請求項２に記載の装置。 - 【請求項８】さらに、前記テストからの前記メモリの出
力データを受信し圧縮するためのデータ圧縮システムを
特徴とする、請求項１に記載の装置。 - 【請求項９】前記装置が、前記データ圧縮システムに接
続された障害のあるアドレス・レジスタを含むことを特
徴とする、請求項８に記載の装置。 - 【請求項１０】前記データ圧縮システムが、前記メモリ
のそれぞれに接続された個別データ圧縮を含むことを特
徴とする、請求項８に記載の装置。 - 【請求項１１】テスト・データと予想出力比較データの
組を発生させるステップと、 テスト・データと予想出力比較データの各組を前記メモ
リのそれぞれに同時に伝達するステップと、 各テスト・データの組を用いてテストされる各メモリの
アドレス位置に対して書込み機能を実行するステップ
と、 各メモリ位置の出力と、予想出力比較データとを比較
し、前記テスト・データを用いてテストされる各メモリ
の各アドレス位置に比較の結果をロードするステップと
を含み、 それにより特性の異なる複数のメモリを単一のテスタに
よってテストすることを特徴とする、少なくとも１つの
所定のテスト・パターンにより、少なくとも２つのメモ
リが異なる特性を有する複数のメモリをテストする方
法。 - 【請求項１２】前記メモリの前記異なる特性として、異
なるアドレス可能位置が含まれ、かつ前記位置がそれぞ
れ、それに対して選択的に活動化可能な書込み機能およ
び結果ロード機能を有することを特徴とする、請求項１
１に記載の方法。 - 【請求項１３】グローバル書込みイネーブル機能とグロ
ーバル結果ロード機能が生成され、かつ前記グローバル
書込みイネーブル機能とグローバル結果ロード機能とか
らアドレス可能メモリ位置に対する書込み機能と結果ロ
ード機能とが生成されることを特徴とする、請求項１２
に記載の方法。 - 【請求項１４】単一ポート・メモリおよび多重ポート・
メモリが備えられテストされることを特徴とする、請求
項１１に記載の方法。 - 【請求項１５】結果ロードを使用して、データ圧縮を形
成することを特徴とする、請求項１１に記載の方法。 - 【請求項１６】各メモリごとにデータ圧縮が形成される
ことを特徴とする、請求項１５に記載の方法。 - 【請求項１７】データ圧縮が障害のあるアドレス・レジ
スタに供給されることを特徴とする、請求項１６に記載
の方法。 - 【請求項１８】前記メモリのうち少なくとも１つのメモ
リが内容アドレス記憶メモリであることを特徴とする、
請求項１１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US398468 | 1995-03-03 | ||
| US08/398,468 US5535164A (en) | 1995-03-03 | 1995-03-03 | BIST tester for multiple memories |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08262116A true JPH08262116A (ja) | 1996-10-11 |
| JP3193622B2 JP3193622B2 (ja) | 2001-07-30 |
Family
ID=23575485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04519096A Expired - Fee Related JP3193622B2 (ja) | 1995-03-03 | 1996-03-01 | 多数のメモリ用ｂｉｓｔテスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5535164A (ja) |
| JP (1) | JP3193622B2 (ja) |
| KR (1) | KR100187871B1 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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