JPH08263185A - プログラム可能なプルアップバッファ - Google Patents

プログラム可能なプルアップバッファ

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JPH08263185A
JPH08263185A JP7277302A JP27730295A JPH08263185A JP H08263185 A JPH08263185 A JP H08263185A JP 7277302 A JP7277302 A JP 7277302A JP 27730295 A JP27730295 A JP 27730295A JP H08263185 A JPH08263185 A JP H08263185A
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JP
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logic
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integrated circuit
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JP7277302A
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Charles R Miller
レイモンド ミラー チャールズ
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

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Abstract

(57)【要約】 （修正有） 【課題】 迅速で電力消費が少ないプルアップを可能と
する。 【解決手段】 制御デバイスは、出力ノード２４を予め
定められた論理レベルに接続する第１の状態と出力ノー
ド２４を予め定められた論理レベルに接続しない第２の
状態との間で切り換えることができる。プルアップ制御
デバイスに接続された制御論理回路８、１２、２４は、
制御デバイスの状態を制御するために第１及び第２の論
理信号を受信する。第２の論理信号が第１の予め定めら
れたレベルで、第１の論理信号は、第１の予め定められ
た状態のときに制御デバイスを第１の状態に、第２の予
め定められた状態のときに第２の状態に切り換えること
ができる。第２の論理信号は、第２の予め定められたレ
ベルのときに、制御デバイスを第２の状態に維持するた
めに、第１の論理信号の制御を無効にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路に有用な
バッファに関し、特に集積回路とバスとの間のデータ伝
達のためのプログラム可能なプルアップバッファに関す
るものである。
【０００２】
【発明が解決しようとする課題】多数のデバイスにより
バス共有されたシステムでは、バスがデバイスによりア
クティブに駆動されていないときにバスを論理ハイに戻
すことが望ましい。各デバイスは典型的には、バスを論
理ハイにプルアップするためにバッファと共動するプル
アップトランジスタを含んでいる。データがバス上に駆
動されていないときにバスを論理ハイに維持すること
で、電力を消費しまたバスに接続されたデバイスがノイ
ズに影響される好ましくない入力フローティングが避け
られる。バス上でデータを駆動するための次のデバイス
がアクティブとなったときに、バスの状態は知られてい
る。さらに、アクティブなデバイスはバス上の他のすべ
てのデバイスのプルアップ電流に打ち勝たなければなら
ない。バス上の他のすべてのデバイスのプルアップ電流
に打ち勝つためには、電流を大量に下げる必要がある。
電流を下げることは時間がかかり、これはバスの動作を
遅くし、また電力を不必要に消費してしまう。
【０００３】
【課題を解決するための手段】本発明の例示的な実施の
形態によれば、集積回路はバッファを含んでいる。バッ
ファはデータを受信しまたバス上に置かれた出力ノード
にデータを伝達するための出力ドライバを含んでいる。
バッファはまた、出力ノードに接続されたプルアップ制
御デバイスを含んでいる。制御デバイスは出力ノードを
予め定められた論理レベルに接続する第１の状態と出力
ノードを予め定められた論理レベルに接続しない第２の
状態との間で切り換えられることができる。制御論理は
制御デバイスの状態を制御するために第１および第２の
論理信号を受信する。第１の予め定められた論理レベル
において第２の論理信号で、第１の論理信号は、制御デ
バイスを、第１の予め定められた状態のときにはオン
に、また第２の予め定められた状態のときにはオフに切
り換えることができる。制御デバイスを第２の状態に維
持するため、第２の論理信号は、第２の予め定められた
論理レベルのときには、第１の論理信号の制御を無効
（ｏｖｅｒｒｉｄｅ）とする。
【０００４】
【発明の実施の形態】図１は、本発明の実施の形態によ
る、入力／出力バッファとして知られている、双方向性
バッファバッファ１０の図式的な概要図である。バッフ
ァ１０は集積回路５０の一部であり、集積回路から伝達
された集積回路上のデータ、あるいは集積回路に伝達さ
れた集積回路への外部のデータの間のバッファを提供す
る。バッファ１０は、２つの論理レベルの制御信号ＥＮ
とＰＵＣを受信するＮＯＲゲート１２を含んでいる。Ｎ
ＯＲゲート１２の出力は入力を提供するためにインバー
タ１４に接続されている。インバータ１４の出力は制御
デバイス１６の電極に接続されている。制御デバイス１
６は、Ｐ−チャネルトランジスタ、ＭＰＵとして図示さ
れており、インバータ１４がゲートに接続されている。
トランジスタＭＰＵのソースとドレインはＶDDと入力ド
ライバ１８の入力ノード２８の間に接続されている。論
理レベルの１つである制御信号ＥＮが、出力ドライバ２
０の入力に同様に供給される。
【０００５】出力ドライバ２０は入力ノード２２におい
て出力ノード２４に伝達するためのデータを受信する。
データはハイ論理レベルとロー論理レベルのシーケンス
の形式である。出力ノード２４はパッド（図示せず）に
接続され、またこれは集積回路パッケージ上のピン（図
示せず）に接続されている。入力ノード２２に現れたデ
ータを入力ノード２２から出力ノード２４に伝達するこ
とにより、データは集積回路からバスに伝達される。こ
のようなバス２６を図２に示した。出力ノード２４は抵
抗Ｒ２とＲ３を通って入力ドライバ１８の入力ノード２
８に接続されている。入力ドライバ１８はバスのデータ
を受取り、データをバッファし、またデータを集積回路
内で使用するために出力ノード３０に提供する。出力ド
ライバ２０は、ＰチャネルトランジスタＭＰ１、ＭＰ
２、ＭＰ３、ＭＰ４、およびＭＰ５、並びにＮ−チャネ
ルトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、およ
びＭＮ５を含んでいる。トランジスタＭＰ２とＭＮ２は
電源ＶDDと、グランドのような基準電位３２との間に接
続されている。トランジスタＭＰ２のソースは電源ＶDD
に接続されている。トランジスタＭＰ２のドレインはト
ランジスタＭＮ２のソースに接続され、ノードＮ９を規
定している。トランジスタＭＮ２のドレインは基準電位
３２に接続されている。制御信号ＥＮを受信するために
トランジスタＭＰ２とＭＮ２はＮＯＲゲート１２の入力
に接続されたゲートをそれぞれ有している。
【０００６】トランジスタＭＰ３、ＭＰ４、ＭＮ４、お
よびＭＮ３は電源ＶDDと規準電位３２の間に接続されて
いる。トランジスタＭＰ３のソースは電源ＶDDに接続さ
れている。トランジスタＭＰ３のドレインは両方のトラ
ンジスタＭＰ４とＭＮ４のソースに接続され、ノードＮ
５を規定している。両方のトランジスタＭＰ４とＭＮ４
はトランジスタＭＮ３のソースに接続され、ノードＮ６
を規定している。トランジスタＭＮ３のドレインは規準
電位３２に接続されている。制御信号ＥＮを受信するた
めにトランジスタＭＰ３とＭＮ４はそれぞれＮＯＲゲー
ト１２の入力に接続されたゲートを有している。トラン
ジスタＭＰ３とＭＮ３はノードＮ９に接続されたゲート
を有している。
【０００７】トランジスタＭＰ５とＭＮ５は電源ＶDDと
規準電位３２の間に接続されている。出力トランジスタ
ＭＰ５のソースは電源ＶDDに接続されている。抵抗Ｒ１
は出力トランジスタＭＰ５のドレインと出力ノード２４
の間に接続されている。出力トランジスタＭＰ５のゲー
トはノードＮ５に接続されている。抵抗Ｒ２は出力ノー
ド２４と出力トランジスタＭＮ５のソースとの間に接続
されている。ノード３４は抵抗Ｒ２と出力トランジスタ
ＭＮ５のソースの接続点に規定されている。出力トラン
ジスタＭＮ５のドレインは規準電位３２に接続されてい
る。出力トランジスタＭＮ５のゲートはノードＮ６に接
続されている。抵抗Ｒ３はノード３４と２８の間に接続
されている。抵抗Ｒ１とＲ２は、５０オームのバスにマ
ッチングするために、典型的には３０オームのレンジに
ある、インピーダンスマッチング抵抗である。抵抗Ｒ３
は、静電気放電保護を提供するために、典型的には１キ
ロオームのレンジにある。
【０００８】トランジスタＭＰ１のソースは電源ＶDDに
接続され、またトランジスタＭＰ１のドレインはノード
Ｎ５に接続されている。トランジスタＭＮ１のソースは
ノードＮ６に接続され、またトランジスタＭＮ１のドレ
インは規準電位３２に接続されている。トランジスタＭ
Ｐ１とＭＮ１のゲートは共通であり入力ノード２２に接
続されている。
【０００９】動作の際には、ＰＵＣが論理ローでＥＮが
論理ローのときには、ＮＯＲゲート１２の出力は論理ハ
イであり、インバータ１４の出力は論理ローで、プルア
ップトランジスタＭＰＵがオンする。ＥＮが論理ローで
ある結果、トランジスタＭＰ２とＭＰ３がオン状態でト
ランジスタＭＮ２とＭＮ４がオフ状態である。ノードＮ
９は論理ハイに保持され、これによりトランジスタＭＰ
４がオフに、またトランジスタＭＮ３がオンとなる。ト
ランジスタＭＮ３がオンとなることでノードＮ５が論理
ハイに駆動され、これによりトランジスタＭＰ５がオフ
になり、またノードＮ６が論理ローに駆動されて、トラ
ンジスタＭＮ５がオフになる。出力トランジスタＭＮ５
とＭＰ５がともにオンであるので、出力が３状態（ｔｒ
ｉ−ｓｔａｔｅ）の条件となる。プルアップトランジス
タＭＰＵはオン状態であり、またノード２４をアクティ
ブにして、パッドが論理ハイになる。
【００１０】本デバイスがバスを駆動するために制御を
する際に生じるＥＮが論理ハイに遷移するとき、ＰＵＣ
は論理ローのままである。ＮＯＲゲート１２の出力は論
理ローである。インバータ１４の出力は論理ハイであ
り、またプルアップトランジスタＭＰＵはオフとなり、
出力ドライバ２０は内部で電力を消費することなくバス
を駆動できる。ＥＮが論理ハイとなる結果、トランジス
タＭＰ２とＭＰ３がオフ状態となり、トランジスタＭＮ
２とＭＮ４がオン状態となる。ノードＮ９は論理ローに
保持され、これによりトランジスタがオンしまたトラン
ジスタＭＮ３がオフとなる。トランジスタＭＮ３がオン
となることで、ノードＮ５とＮ６が一緒にショートされ
る。トランジスタＭＰ１とＭＮ１は、ノード２２に入力
されたデータを反転する第１のインバータとして動作す
る。トランジスタＭＰ５とＭＰ６は、ノード２２に入力
されたデータを、２度目に、反転するための第２のイン
バータとして動作し、このデータを出力ノード２４にお
いて元の状態に戻す。プルアップトランジスタＭＰＵが
オフとなり、出力ドライバ２０が内部で電力を消費する
ことなしにバスを駆動することが許容される。
【００１１】５１，５２，５３あるいは５４のような他
の集積回路に制御が移ったときには、バスを駆動するた
めに、ＰＵＣは論理ハイに遷移する。ＥＮの状態に拘ら
ず、ＰＵＣが論理ハイに遷移したときには、ＮＯＲゲー
ト１２の出力は論理ローあるいは論理ローに遷移する。
インバータ１４の出力は論理ハイであり、これによりプ
ルアップトランジスタＭＰＵはオフとなり、よって、こ
れおよび他の同様なデバイスのトランジスタＭＰＵから
の電流を下げるために他の集積回路がバスを駆動する必
要がなくなる。このようにして、プルアップトランジス
タＭＰＵをオフ状態に駆動し、またはプルアップトラン
ジスタＭＰＵをオフ状態に維持するために、制御信号Ｐ
ＵＣは制御信号ＥＮよりも優位となっている。
【００１２】本発明の例示的な実施の形態は、図２に示
したような、バス２６に接続されたいくつかの集積回路
５０，５１，５２，５３および５４を採用したシステム
用途に特に有用である。このような集積回路はマイクロ
プロセッサ、マイクロコントローラ、あるいはデジタル
信号プロセッサである。システムレベルでは、バス２６
上にデータを駆動する集積回路５０のような、集積回路
がバス上にデータを駆動することを一旦止めた場合に
は、バスを駆動している集積回路の他の１つにプルアッ
プ制御が移行することが許容される。他の集積回路への
プルアップ制御の移行は、集積回路５０がバスの駆動を
停止したのと同時ないし数ミリ秒後に集積回路５０内の
トランジスタＭＰＵをオフとすることにより達成され
る。トランジスタＭＰＵは制御信号ＰＵＣが論理ハイと
なることによりオフとなる。ＰＵＣは集積回路５０内の
レジスタに書き込むことによりプログラム可能である。
レジスタはＰＵＣを変えるために、指示コードの予め定
められた数がバス２６上へのデータ書き込みに続いて実
行された後のような、時間期間の経過後に書き込みする
ことができる。
【００１３】図３は、バッファ１０’の他の実施の形態
の図式的な概要図であり、集積回路５０’の内側ないし
外側のいずれかからの論理レベル制御信号はトランジス
タＭＰＵを制御するために機能する。論理レベル制御信
号は、ＯＲゲート８への入力６として供給され、論理レ
ベル制御信号ＥＮはＯＲゲート８への他の入力として供
給される。ＯＲゲート８の出力は、ＥＮが図１において
接続された場所で、ＮＯＲゲート１２への入力として、
また出力ドライバ２０への入力として接続される。ＯＲ
ゲートを含むことで、集積回路５０’上の他の制御信
号、あるいは集積回路５０’の外部からの制御信号はト
ランジスタＭＰＵをオフすることができる。集積回路５
０’の外側の制御信号は、ピンまたはインターラプトを
通って集積回路５０’内にもたらされる。
【００１４】以上、本発明の例示的な実施の形態を、論
理ハイ信号と論理ロー信号によりオンおよびオフ状態に
切り換えられるｐ−チャネルトランジスタおよびｎ−チ
ャネルトランジスタを使用して説明したが、当業者であ
れば、例示的な実施の形態のものとは異なる論理状態で
同様な機能を達成するための回路を設計し得ることは言
うまでもない。
【００１５】本発明の例示的な実施の形態は、集積回路
とバスとの間におけるデータ伝達のために有用なバッフ
ァとして説明したが、本発明は、出力バッファだけであ
るバッファにも適用可能である。さらに、集積回路のレ
ベルが増大し、例えば、単一のチップ上でより多くの回
路機能が製造されて、バスの全部ないし一部がバッファ
として同じチップ上にある場合も、同様に本発明の範囲
内にあるものである。
【図面の簡単な説明】
【図１】本発明の例示的な実施の形態によるバッファの
図式的な概要図である。
【図２】バスに接続されたいくつかの集積回路のシステ
ムの図式的な概要図である。
【図３】他の例示的な実施の形態のバッファの図式的な
概要図である。
【符号の説明】
１０ バッファ １２ ＮＯＲゲート １４ インバータ １６ 制御デバイス １８ 入力ドライバ ２０ 出力ドライバ ２８ 入力ノード

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 バッファを含む集積回路（例えば、５
    ０）において、バッファが、 出力ドライバ（例えば、２０）であり、出力ドライバは
    データが受信される入力ノード（例えば、２２）とデー
    タが現れる出力ノード（例えば、２４）を有し、出力ド
    ライバ（例えば２０）はデータを受信しまた出力ノード
    （例えば、２４）にデータを伝達するためにバス（例え
    ば、２６）上に位置されており、 出力ノード（例えば、２４）に接続されたプルアップ制
    御デバイスであり、制御デバイスは、出力ノード（例え
    ば、２４）を予め定められた論理レベルに接続する第１
    の状態と、出力ノード（例えば、２４）を予め定められ
    た論理レベルに接続しない第２の状態との間で切り換え
    ることができ、 制御デバイスの状態を制御するため第１および第２の論
    理信号を受信するためにプルアップ制御デバイスに接続
    された制御論理（例えば、１２、１４）であり、第２の
    論理信号が第１の予め定められたレベルでは、第１の論
    理信号は制御デバイスを第１の論理信号が第１の予め定
    められた状態にあるときに第１の状態にまた第１の論理
    信号が第２の予め定められた状態にあるときに第２の状
    態に切り換えることができ、第２の論理信号は第２の予
    め定められたレベルのときに制御デバイスを前記第２の
    状態に維持するために第１の論理信号の制御を無効に
    し、これにより第１または第２の論理信号のいずれかは
    制御デバイスを前記第２の状態に切り換えることがで
    き、第２の論理信号が第１の論理信号をこのような制御
    において無効にする、ことからなる集積回路。
  2. 【請求項２】 プルアップ制御デバイスがトランジスタ
    である、請求項１記載の集積回路。
  3. 【請求項３】 予め定められた論理レベルが論理ハイで
    ある、請求項１記載の集積回路。
  4. 【請求項４】 第１の予め定められた状態が論理ローで
    ある、請求項１記載の集積回路。
  5. 【請求項５】 第２の予め定められた状態が論理ハイで
    ある、請求項１記載の集積回路。
  6. 【請求項６】 バッファを含む集積回路（例えば、５
    ０）において、バッファが、 出力ドライバ（例えば、２０）であり、出力ドライバは
    データが受信される入力ノード（例えば、２２）とデー
    タが現れる出力ノード（例えば、２４）を有し、出力ド
    ライバ（例えば２０）はデータを受信しまた出力ノード
    （例えば、２４）にデータを伝達するためにバス（例え
    ば、２６）上に位置されており、 出力ノード（例えば、２４）からデータを受信するため
    の入力ドライバ（例えば、１８）であり、入力ドライバ
    （例えば、１８）は出力ノード（例えば、２４）に接続
    された入力ポート（例えば、２８）と、データが現れる
    出力ポート（例えば、３０）を有し、 出力ノード（例えば、２４）に接続されたプルアップ制
    御デバイスであり、制御デバイスは、出力ノード（例え
    ば、２４）を予め定められた論理レベルに接続する第１
    の状態と、出力ノード（例えば、２４）を予め定められ
    た論理レベルに接続しない第２の状態との間で切り換え
    ることができ、 制御デバイスの状態を制御するため第１および第２の論
    理信号を受信するために制御デバイスに接続された制御
    論理（例えば、１２、１４）であり、第２の論理信号が
    第１の予め定められたレベルでは、第１の論理信号は制
    御デバイスを第１の論理信号が第１の予め定められた状
    態にあるときに第１の状態にまた第１の論理信号が第２
    の予め定められた状態にあるときに第２の状態に切り換
    えることができ、第２の論理信号は第２の予め定められ
    たレベルのときに制御デバイスを前記第２の状態に維持
    するために第１の論理信号の制御を無効にし、これによ
    り第１または第２の論理信号のいずれかは制御デバイス
    を前記第２の状態に切り換えることができ、第２の論理
    信号が第１の論理信号をこのような制御において無効に
    する、ことからなる集積回路。
  7. 【請求項７】 プルアップ制御デバイスがトランジスタ
    である、請求項６記載の集積回路。
  8. 【請求項８】 予め定められた論理レベルが論理ハイで
    ある、請求項６記載の集積回路。
  9. 【請求項９】 第１の予め定められた状態が論理ローで
    ある、請求項６記載の集積回路。
  10. 【請求項１０】 第２の予め定められた状態が論理ハイ
    である、請求項６記載の集積回路。
  11. 【請求項１１】 バッファを含む集積回路（例えば、５
    ０）において、バッファが、 出力ドライバ（例えば、２０）であり、出力ドライバは
    データが受信される入力ノード（例えば、２２）とデー
    タが現れる出力ノード（例えば、２４）を有し、出力ド
    ライバ（例えば２０）はデータを受信しまた出力ノード
    （例えば、２４）にデータを伝達するためにバス（例え
    ば、２６）上に位置されており、 出力ノード（例えば、２４）に接続されたプルアップ制
    御デバイスであり、制御デバイスは、出力ノード（例え
    ば、２４）を予め定められた論理レベルに接続する第１
    の状態と、出力ノード（例えば、２４）を予め定められ
    た論理レベルに接続しない第２の状態との間で切り換え
    ることができ、 制御デバイスの状態を制御するため第１、第２および第
    ３（例えば、６）の論理信号を受信するためにプルアッ
    プ制御デバイスに接続された制御論理（例えば、８、１
    ２、１４）であり、第２の論理信号が第１の予め定めら
    れたレベルでは、第１または第３（例えば、６）の論理
    信号は制御デバイスを第１または第３（例えば、６）の
    論理信号のいずれかが第１の予め定められた状態にある
    ときに第１の状態にまた第１または第３（例えば、６）
    の論理信号のいずれかが第２の予め定められた状態にあ
    るときに第２の状態に切り換えることができ、第２の論
    理信号は第２の予め定められたレベルのときに制御デバ
    イスを前記第２の状態に維持するために第１および第３
    （例えば、６）の論理信号の制御を無効にし、これによ
    り第１、第２または第３（例えば、６）の論理信号のい
    ずれかは制御デバイスを前記第２の状態に切り換えるこ
    とができ、第２の論理信号が第１および第３（例えば、
    ６）の論理信号をこのような制御において無効にする、
    ことからなる集積回路。
  12. 【請求項１２】 プルアップ制御デバイスがトランジス
    タである、請求項１１記載の集積回路。
  13. 【請求項１３】 予め定められた論理レベルが論理ハイ
    である、請求項１１記載の集積回路。
  14. 【請求項１４】 第１の予め定められた状態が論理ロー
    である、請求項１１記載の集積回路。
  15. 【請求項１５】 第２の予め定められた状態が論理ハイ
    である、請求項１１記載の集積回路。
JP7277302A 1994-10-25 1995-10-25 プログラム可能なプルアップバッファ Withdrawn JPH08263185A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/329028 1994-10-25
US08/329,028 US5450356A (en) 1994-10-25 1994-10-25 Programmable pull-up buffer

Publications (1)

Publication Number Publication Date
JPH08263185A true JPH08263185A (ja) 1996-10-11

Family

ID=23283554

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