JPH08263271A - 引放し除算装置 - Google Patents
引放し除算装置Info
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- JPH08263271A JPH08263271A JP7062849A JP6284995A JPH08263271A JP H08263271 A JPH08263271 A JP H08263271A JP 7062849 A JP7062849 A JP 7062849A JP 6284995 A JP6284995 A JP 6284995A JP H08263271 A JPH08263271 A JP H08263271A
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- 238000000034 method Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
Abstract
(57)【要約】
【構成】 被除数と加減算を行うべき除数の１倍、２
倍、３倍の値をそれぞれ格納する除数格納レジスタ２，
２倍除数格納レジスタ３，３倍除数格納レジスタ４と被
除数と除数の上位１桁のビットパターンに基づいて被除
数から何倍の除数で加減算を行うか選択する選択回路６
と、被除数から除数を減算して中間結果が負の場合に
は、部分商から‘−１’を行う商減算回路１１を設けた
ことを特徴とする引放し除算装置。 【効果】 被除数と除数の最上位桁（０：４）ビットの
データとデータのセット方法によって１クロックタイム
で２ビットの部分商を算出できるため、除算演算の高速
化を図ることができる。
倍、３倍の値をそれぞれ格納する除数格納レジスタ２，
２倍除数格納レジスタ３，３倍除数格納レジスタ４と被
除数と除数の上位１桁のビットパターンに基づいて被除
数から何倍の除数で加減算を行うか選択する選択回路６
と、被除数から除数を減算して中間結果が負の場合に
は、部分商から‘−１’を行う商減算回路１１を設けた
ことを特徴とする引放し除算装置。 【効果】 被除数と除数の最上位桁（０：４）ビットの
データとデータのセット方法によって１クロックタイム
で２ビットの部分商を算出できるため、除算演算の高速
化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、引放し除算装置、特に
パイプライン方式の情報処理装置において、除算方法と
して引放し法を用いた引放し除算装置に関する。
パイプライン方式の情報処理装置において、除算方法と
して引放し法を用いた引放し除算装置に関する。
【０００２】
【従来の技術】引放し法は、通常の除算方法として知ら
れており、引戻し法と対比される。即ち、例えば、情報
処理学会編、オーム社発行「情報処理ハンドブック」第
１版Ｐ．３５７に記載されているように、引放し法は、
部分剰余の符号が反転したとき、これを元に戻さずにそ
のまま桁移動して逆の演算を行い、商を立てていく除算
方法である。
れており、引戻し法と対比される。即ち、例えば、情報
処理学会編、オーム社発行「情報処理ハンドブック」第
１版Ｐ．３５７に記載されているように、引放し法は、
部分剰余の符号が反転したとき、これを元に戻さずにそ
のまま桁移動して逆の演算を行い、商を立てていく除算
方法である。
【０００３】従来のこの種の引放し法を用いた除算装置
は、図２にその一例を示すように、被除数を格納する被
除数格納レジスタ２１と、除数を格納する除数格納レジ
スタ２２と、演算の中間結果の正、負によって除数につ
いて、２の桁数を生成する補数生成回路２３と、被除数
と除数の加算又は減算を行う加減算回路２４と、演算の
中間結果を格納する中間結果格納レジスタ２５と、部分
商を格納する商格納レジスタ２６と、商の中間結果を格
納する中間商格納レジスタ２７とを有している。
は、図２にその一例を示すように、被除数を格納する被
除数格納レジスタ２１と、除数を格納する除数格納レジ
スタ２２と、演算の中間結果の正、負によって除数につ
いて、２の桁数を生成する補数生成回路２３と、被除数
と除数の加算又は減算を行う加減算回路２４と、演算の
中間結果を格納する中間結果格納レジスタ２５と、部分
商を格納する商格納レジスタ２６と、商の中間結果を格
納する中間商格納レジスタ２７とを有している。
【０００４】除算は、加減算回路２４における減算又は
加算の繰返しにより実行され、また減算は、補数生成回
路２３において生成される、除数について２の補数の加
算として行われる。即ち、１回目の除算（減算）結果が
正の場合には、部分商を‘１’として減算結果を１ビッ
ト左シフトして２回目の除算（減算）の被除数とする。
負の場合には、部分商を‘０’として減算結果を１ビッ
ト左シフトして２回目の除算（加算）の被除数とする。
２回目の減算結果が正の場合には、部分商を‘１’とし
て、負の場合には、部分商を‘０’とする、このように
有効ビットが尽きるまで同様の動作を繰返して商を算出
していく。
加算の繰返しにより実行され、また減算は、補数生成回
路２３において生成される、除数について２の補数の加
算として行われる。即ち、１回目の除算（減算）結果が
正の場合には、部分商を‘１’として減算結果を１ビッ
ト左シフトして２回目の除算（減算）の被除数とする。
負の場合には、部分商を‘０’として減算結果を１ビッ
ト左シフトして２回目の除算（加算）の被除数とする。
２回目の減算結果が正の場合には、部分商を‘１’とし
て、負の場合には、部分商を‘０’とする、このように
有効ビットが尽きるまで同様の動作を繰返して商を算出
していく。
【０００５】更に、詳しく本例の動作を説明する。先
ず、被除数と除数は、図示を省略した回路で事前正規化
される。即ち、被除数と除数のオール‘０’でない最上
位桁をあわせて被除数から除数を減算して結果が正の場
合には、そのまま、結果が負の場合には被除数を右一桁
シフトを行い、この事前正規化後の被除数が被除数格納
レジスタ２１に、除数が除数格納レジスタ２２に格納さ
れる。尚、商格納レジスタ２６及び中間商格納レジスタ
２７にはオール‘０’が初期設定されている。
ず、被除数と除数は、図示を省略した回路で事前正規化
される。即ち、被除数と除数のオール‘０’でない最上
位桁をあわせて被除数から除数を減算して結果が正の場
合には、そのまま、結果が負の場合には被除数を右一桁
シフトを行い、この事前正規化後の被除数が被除数格納
レジスタ２１に、除数が除数格納レジスタ２２に格納さ
れる。尚、商格納レジスタ２６及び中間商格納レジスタ
２７にはオール‘０’が初期設定されている。
【０００６】１回目の除算では、被除数格納レジスタ２
１と、除数格納レジスタ２２の各出力を加減算回路２４
に入力して減算し、その結果が正の場合には、商格納レ
ジスタ２６の最右端ビットに‘１’が格納され、商格納
レジスタ２６の出力は中間商格納レジスタ２７に入力す
る。また、減算の中間結果は、中間結果格納レジスタ２
５に格納され、中間結果格納レジスタ２５の出力は、１
ビット左シフトを行い、中間商格納レジスタ２７の最左
端ビットから最右端ビットに‘０’が設定されて被除数
格納レジスタ２１に入力し、次の減算に使用される。
１と、除数格納レジスタ２２の各出力を加減算回路２４
に入力して減算し、その結果が正の場合には、商格納レ
ジスタ２６の最右端ビットに‘１’が格納され、商格納
レジスタ２６の出力は中間商格納レジスタ２７に入力す
る。また、減算の中間結果は、中間結果格納レジスタ２
５に格納され、中間結果格納レジスタ２５の出力は、１
ビット左シフトを行い、中間商格納レジスタ２７の最左
端ビットから最右端ビットに‘０’が設定されて被除数
格納レジスタ２１に入力し、次の減算に使用される。
【０００７】一方、被除数格納レジスタ２１の出力から
除数格納レジスタ２２の出力の減算を行った結果が負の
場合には、商格納レジスタ２６の最右端ビットに‘０’
が格納され、商格納レジスタ２６の出力は中間商格納レ
ジスタ２７に入力する。また、中間結果の最右端ビット
に中間商格納レジスタ２７の最左端ビットから‘０’を
格納して、１ビット左シフトした形のデータを被除数格
納レジスタ２１に入力して、次の加算の使用に供する。
このとき、補数生成回路２３は、商格納レジスタ２６の
最右端ビットが‘０’であるため、除数について２の補
数を生成して加減算回路２４に出力する。
除数格納レジスタ２２の出力の減算を行った結果が負の
場合には、商格納レジスタ２６の最右端ビットに‘０’
が格納され、商格納レジスタ２６の出力は中間商格納レ
ジスタ２７に入力する。また、中間結果の最右端ビット
に中間商格納レジスタ２７の最左端ビットから‘０’を
格納して、１ビット左シフトした形のデータを被除数格
納レジスタ２１に入力して、次の加算の使用に供する。
このとき、補数生成回路２３は、商格納レジスタ２６の
最右端ビットが‘０’であるため、除数について２の補
数を生成して加減算回路２４に出力する。
【０００８】
【発明が解決しようとする課題】上述した従来の引放し
除算装置では、被除数と除数の加減算を行いその結果が
正か負かによって１ビットの部分商を算出し、中間結果
を１ビット左シフトする事で次回の被除数とするため、
被除数の最上位ビットが‘０’であっても、１ビットの
部分商を算出するのに１クロックタイム必要とするの
で、被除数の有効ビット数と同等のクロックタイム数を
必要として高速化を望むことができないという問題点が
ある。
除算装置では、被除数と除数の加減算を行いその結果が
正か負かによって１ビットの部分商を算出し、中間結果
を１ビット左シフトする事で次回の被除数とするため、
被除数の最上位ビットが‘０’であっても、１ビットの
部分商を算出するのに１クロックタイム必要とするの
で、被除数の有効ビット数と同等のクロックタイム数を
必要として高速化を望むことができないという問題点が
ある。
【０００９】
【課題を解決するための手段】本発明の引放し除算装置
は、被除数と演算途中の結果のいずれかを格納する被除
数格納レジスタと、除数を格納する除数格納レジスタ
と、除数２倍の値を格納する２倍除数格納レジスタと、
除数の３倍の値を格納する３倍除数格納レジスタと、前
記被除数格納レジスタと除数格納レジスタの上位桁より
被除数から何倍の除数を減算するか決定する制御回路
と、該決定に基づき前記除数格納レジスタ，２倍除数格
納レジスタ，３倍除数格納レジスタのいずれかを選択す
る第１除数選択回路と、演算初期の被除数と演算途中の
被除数のいずれかを選択する被除数選択回路と、前記除
数選択回路の出力と演算結果が負になった時に加算され
る前記除数格納レジスタの出力のいずれかを選択する第
２除数選択回路と、被除数と除数の加減算を行う加減算
回路と、前記加減算の結果の正、負の判定を行い、判定
結果を前記被除数格納レジスタ及び第２除数選択回路に
おける選択信号として供給する判定レジスタと、演算結
果を格納し、前記被除数格納レジスタ及び被除数選択回
路に供給する演算結果格納レジスタと有することを特徴
とする。
は、被除数と演算途中の結果のいずれかを格納する被除
数格納レジスタと、除数を格納する除数格納レジスタ
と、除数２倍の値を格納する２倍除数格納レジスタと、
除数の３倍の値を格納する３倍除数格納レジスタと、前
記被除数格納レジスタと除数格納レジスタの上位桁より
被除数から何倍の除数を減算するか決定する制御回路
と、該決定に基づき前記除数格納レジスタ，２倍除数格
納レジスタ，３倍除数格納レジスタのいずれかを選択す
る第１除数選択回路と、演算初期の被除数と演算途中の
被除数のいずれかを選択する被除数選択回路と、前記除
数選択回路の出力と演算結果が負になった時に加算され
る前記除数格納レジスタの出力のいずれかを選択する第
２除数選択回路と、被除数と除数の加減算を行う加減算
回路と、前記加減算の結果の正、負の判定を行い、判定
結果を前記被除数格納レジスタ及び第２除数選択回路に
おける選択信号として供給する判定レジスタと、演算結
果を格納し、前記被除数格納レジスタ及び被除数選択回
路に供給する演算結果格納レジスタと有することを特徴
とする。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は、本発明の一実施例のブロック図で
あり、被除数データを格納する被除数格納レジスタ１，
除数の１倍のデータを格納する除数格納レジスタ２，除
数の２倍のデータを格納する２倍除数格納レジスタ３，
除数の３倍のデータを格納する３倍除数格納レジスタ
４，除数データの１倍、２倍、３倍を選択する制御信号
を生成する制御回路５，この制御信号に応答して、除数
の１倍、２倍、３倍の除数データを選択する選択する第
１除数選択回路６，被除数と除数の加算、減算を行う加
減算回路７，加減算結果を格納する演算結果格納レジス
タ８，商の一部を生成する商生成回路９，除算による商
を格納する商格納レジスタ１０，減算結果が負の場合に
格納された商の減算を行う商減算回路１１，減算結果の
正負情報の判定信号を格納する判定レジスタ１２，被除
数選択回路１３及び第２除数選択回路１４から構成され
る。
あり、被除数データを格納する被除数格納レジスタ１，
除数の１倍のデータを格納する除数格納レジスタ２，除
数の２倍のデータを格納する２倍除数格納レジスタ３，
除数の３倍のデータを格納する３倍除数格納レジスタ
４，除数データの１倍、２倍、３倍を選択する制御信号
を生成する制御回路５，この制御信号に応答して、除数
の１倍、２倍、３倍の除数データを選択する選択する第
１除数選択回路６，被除数と除数の加算、減算を行う加
減算回路７，加減算結果を格納する演算結果格納レジス
タ８，商の一部を生成する商生成回路９，除算による商
を格納する商格納レジスタ１０，減算結果が負の場合に
格納された商の減算を行う商減算回路１１，減算結果の
正負情報の判定信号を格納する判定レジスタ１２，被除
数選択回路１３及び第２除数選択回路１４から構成され
る。
【００１２】被除数選択回路１３は、判定レジスタ１２
の出力により、被除数格納レジスタ１と演算結果格納レ
ジスタ８の出力のいずれかを選択し第２除数選択回路１
４は、判定レジスタ１２の出力により、除数格納レジス
タ２と第１除数選択回路６の出力のいずれかを選択し、
第１除数選択回路６は、制御回路５の出力により、除数
格納レジスタ２，２倍除数格納レジスタ３，３倍除数格
納レジスタ，オール‘０’のいずれかの出力を選択す
る。
の出力により、被除数格納レジスタ１と演算結果格納レ
ジスタ８の出力のいずれかを選択し第２除数選択回路１
４は、判定レジスタ１２の出力により、除数格納レジス
タ２と第１除数選択回路６の出力のいずれかを選択し、
第１除数選択回路６は、制御回路５の出力により、除数
格納レジスタ２，２倍除数格納レジスタ３，３倍除数格
納レジスタ，オール‘０’のいずれかの出力を選択す
る。
【００１３】演算実行開始で被除数が被除数格納レジス
タ１、除数が除数格納レジスタ２にそれぞれ格納され
る。除数可能レジスタ２に格納された除数は、加減算回
路７に送出されて２倍及び３倍され、これらのデータは
それぞれ２倍除数格納レジスタ３，３倍除数格納レジス
タ４に格納される。
タ１、除数が除数格納レジスタ２にそれぞれ格納され
る。除数可能レジスタ２に格納された除数は、加減算回
路７に送出されて２倍及び３倍され、これらのデータは
それぞれ２倍除数格納レジスタ３，３倍除数格納レジス
タ４に格納される。
【００１４】この時、除数格納レジスタ２の最上位から
（０：２）ビットは‘００’にセットしておき、データ
は、最上位を第０ビットとして第２ビットからセットし
て事前正規化を行う。なお、（０：２）とは、第０ビッ
ト（最上位ビット）からの２ビットを意味するものとす
る。被除数格納レジスタ１の最上位第０ビットを、デー
タセット時は、‘０’にセットしておき第１ビットから
データをセットする。上記のデータセット終了後に、被
除数格納レジスタ１，除数格納レジスタ２のビット
（０：４）をデータパス１０、１１により、制御回路５
に送出する。
（０：２）ビットは‘００’にセットしておき、データ
は、最上位を第０ビットとして第２ビットからセットし
て事前正規化を行う。なお、（０：２）とは、第０ビッ
ト（最上位ビット）からの２ビットを意味するものとす
る。被除数格納レジスタ１の最上位第０ビットを、デー
タセット時は、‘０’にセットしておき第１ビットから
データをセットする。上記のデータセット終了後に、被
除数格納レジスタ１，除数格納レジスタ２のビット
（０：４）をデータパス１０、１１により、制御回路５
に送出する。
【００１５】除数格納レジスタ２の（０：２）＝‘０
０’で（２：２）＝‘１１’の時、１回目の演算は、被
除数格納レジスタ１の（０：４）が‘０１１Ｘ’の場
合、第１除数選択回路６に２倍除数格納レジスタ２のデ
ータを入力して加減算回路７に送出し、被除数格納レジ
スタ１のデータから減算して結果を演算結果格納レジス
タ８に送出し、２ビット左シフト後に被除数格納レジス
タ１に格納する。この時、商格納レジスタ９には、被除
数格納レジスタ１及び除数格納レジスタ２から送出され
た値により、以下のように部分商を生成する。
０’で（２：２）＝‘１１’の時、１回目の演算は、被
除数格納レジスタ１の（０：４）が‘０１１Ｘ’の場
合、第１除数選択回路６に２倍除数格納レジスタ２のデ
ータを入力して加減算回路７に送出し、被除数格納レジ
スタ１のデータから減算して結果を演算結果格納レジス
タ８に送出し、２ビット左シフト後に被除数格納レジス
タ１に格納する。この時、商格納レジスタ９には、被除
数格納レジスタ１及び除数格納レジスタ２から送出され
た値により、以下のように部分商を生成する。
【００１６】除数格納レジスタ２の最上位桁が‘００１
１’の時、被除数格納レジスタ１の最上位桁が‘１１Ｘ
Ｘ’の場合は３倍除数格納レジスタ４を減算して部分商
には、‘１１’を格納する。
１’の時、被除数格納レジスタ１の最上位桁が‘１１Ｘ
Ｘ’の場合は３倍除数格納レジスタ４を減算して部分商
には、‘１１’を格納する。
【００１７】被除数格納レジスタ１の最上位桁が‘１０
ＸＸ’の場合、３倍除数格納レジスタ４を減算して部分
商には、‘１１’を格納する。
ＸＸ’の場合、３倍除数格納レジスタ４を減算して部分
商には、‘１１’を格納する。
【００１８】被除数格納レジスタ１の最上位桁が‘０１
１Ｘ’の場合、２倍除数格納レジスタ３を減算して部分
商には、‘１０’を格納する。
１Ｘ’の場合、２倍除数格納レジスタ３を減算して部分
商には、‘１０’を格納する。
【００１９】被除数格納レジスタ１の最上位桁が‘０１
０Ｘ’の場合、除数格納レジスタ２を減算して部分商に
は、‘１’を格納する。
０Ｘ’の場合、除数格納レジスタ２を減算して部分商に
は、‘１’を格納する。
【００２０】被除数格納レジスタ１の最上位桁が‘００
１Ｘ’の場合、‘００００００００＃’を減算して部分
商には、‘０’を格納する。
１Ｘ’の場合、‘００００００００＃’を減算して部分
商には、‘０’を格納する。
【００２１】被除数格納レジスタ１の最上位桁が‘００
０Ｘ’の場合、‘００００００００＃’を減算して部分
商には、‘００’を格納する。
０Ｘ’の場合、‘００００００００＃’を減算して部分
商には、‘００’を格納する。
【００２２】除数格納レジスタ２の最上位桁が‘００１
０’の時、被除数格納レジスタ１の最上位桁が‘１ＸＸ
Ｘ’の場合、３倍除数格納レジスタ４を減算して部分商
には、‘１１’を格納する。
０’の時、被除数格納レジスタ１の最上位桁が‘１ＸＸ
Ｘ’の場合、３倍除数格納レジスタ４を減算して部分商
には、‘１１’を格納する。
【００２３】被除数格納レジスタ１の最上位桁が、‘０
１１Ｘ’の場合、３倍除数格納レジスタ４を減算して部
分商には、‘１１’を格納する。
１１Ｘ’の場合、３倍除数格納レジスタ４を減算して部
分商には、‘１１’を格納する。
【００２４】被除数格納レジスタ１の最上位桁が‘０１
０Ｘ’の場合、２倍除数格納レジスタ３を減算して部分
商には、‘１０’を格納する。
０Ｘ’の場合、２倍除数格納レジスタ３を減算して部分
商には、‘１０’を格納する。
【００２５】被除数格納レジスタ１の最上位桁が‘００
１Ｘ’の場合、除数格納レジスタ２を減算して部分商に
は、‘１’を格納する。
１Ｘ’の場合、除数格納レジスタ２を減算して部分商に
は、‘１’を格納する。
【００２６】被除数格納レジスタ１の最上位桁が‘００
０Ｘ’の場合、‘００００００００＃’を減算して部分
商には、‘００’を格納する。
０Ｘ’の場合、‘００００００００＃’を減算して部分
商には、‘００’を格納する。
【００２７】２回目の演算は、被除数格納レジスタ１の
（０：４）が‘１１ＸＸ，１０ＸＸ’の場合は、第１除
数選択回路６に３倍除数格納レジスタ４のデータを入力
して加減算回路７に送出し、被除数格納レジスタ１のデ
ータから減算して結果を演算結果格納レジスタ８に送出
して２ビット左シフト後に被除数格納レジスタ１に格納
する。
（０：４）が‘１１ＸＸ，１０ＸＸ’の場合は、第１除
数選択回路６に３倍除数格納レジスタ４のデータを入力
して加減算回路７に送出し、被除数格納レジスタ１のデ
ータから減算して結果を演算結果格納レジスタ８に送出
して２ビット左シフト後に被除数格納レジスタ１に格納
する。
【００２８】被除数格納レジスタ１の（０：４）が‘０
１０Ｘ’の場合、除数格納レジスタ２のデータを第１除
数選択回路６に送出してデータを加減算回路７で減算
後、そのデータを演算結果格納レジスタ８に格納して、
１ビット左シフト後に被除数格納レジスタ１に格納す
る。
１０Ｘ’の場合、除数格納レジスタ２のデータを第１除
数選択回路６に送出してデータを加減算回路７で減算
後、そのデータを演算結果格納レジスタ８に格納して、
１ビット左シフト後に被除数格納レジスタ１に格納す
る。
【００２９】被除数格納レジスタ１の（０：４）が‘０
０１Ｘ’場合は、第１除数選択回路６はオール‘０’デ
ータを選択して加減算回路７で減算後、演算結果格納レ
ジスタ８に格納された結果を１ビット左シフトして被除
数格納レジスタ１に格納する。
０１Ｘ’場合は、第１除数選択回路６はオール‘０’デ
ータを選択して加減算回路７で減算後、演算結果格納レ
ジスタ８に格納された結果を１ビット左シフトして被除
数格納レジスタ１に格納する。
【００３０】被除数格納レジスタ１の（０：４）が、
‘０００Ｘ’の場合、上記オール‘０’のデータを加減
算回路７で減算後、演算結果格納レジスタ８に格納され
た結果を２ビット左シフトして被除数格納レジスタ１に
格納する。
‘０００Ｘ’の場合、上記オール‘０’のデータを加減
算回路７で減算後、演算結果格納レジスタ８に格納され
た結果を２ビット左シフトして被除数格納レジスタ１に
格納する。
【００３１】上記演算途中で結果が負となった場合に
は、その判定結果を判定レジスタに格納後、演算結果格
納レジスタ８の内容を加減算回路７に入力して除数格納
レジスタ２の値を加算し、被除数格納レジスタ１に格納
する。
は、その判定結果を判定レジスタに格納後、演算結果格
納レジスタ８の内容を加減算回路７に入力して除数格納
レジスタ２の値を加算し、被除数格納レジスタ１に格納
する。
【００３２】商については、商格納レジスタ９に格納さ
れる前に商減算回路１１によって格納されるべき商の値
から‘１’を引いて商格納レジスタ１０に格納する。
れる前に商減算回路１１によって格納されるべき商の値
から‘１’を引いて商格納レジスタ１０に格納する。
【００３３】除数格納レジスタ２の（０：２）＝‘０
０’で（２：２）＝‘１０’の時、被除数格納レジスタ
１の（０：４）が‘１ＸＸＸ’の場合、３倍除数格納レ
ジスタ４を減算して結果を２ビット左シフトして被除数
格納レジスタ１に格納する。
０’で（２：２）＝‘１０’の時、被除数格納レジスタ
１の（０：４）が‘１ＸＸＸ’の場合、３倍除数格納レ
ジスタ４を減算して結果を２ビット左シフトして被除数
格納レジスタ１に格納する。
【００３４】被除数格納レジスタ１の（０：４）が‘０
１０Ｘ’の場合、２倍除数格納レジスタ３を減算して結
果を２ビット左シフトして被除数格納レジスタ１に格納
する。
１０Ｘ’の場合、２倍除数格納レジスタ３を減算して結
果を２ビット左シフトして被除数格納レジスタ１に格納
する。
【００３５】被除数格納レジスタ１の（０：４）が‘０
０１Ｘ’の場合、除数格納レジスタ２を減算して結果を
２ビット左シフトして被除数格納レジスタ１に格納す
る。
０１Ｘ’の場合、除数格納レジスタ２を減算して結果を
２ビット左シフトして被除数格納レジスタ１に格納す
る。
【００３６】被除数格納レジスタの（０：４）が‘００
０Ｘ’の場合、オール‘０’を減算して結果を２ビット
左シフトして被除数格納レジスタ１に格納する。
０Ｘ’の場合、オール‘０’を減算して結果を２ビット
左シフトして被除数格納レジスタ１に格納する。
【００３７】上記動作において２ビット左シフトした被
除数格納レジスタ１の空きとなる右端２ビットには、
‘００’を格納する。
除数格納レジスタ１の空きとなる右端２ビットには、
‘００’を格納する。
【００３８】上記演算結果が負の場合には、除数格納レ
ジスタ２の（０：２）＝‘００’で（２：２）＝‘１
１’の場合と同様の動作を行う。
ジスタ２の（０：２）＝‘００’で（２：２）＝‘１
１’の場合と同様の動作を行う。
【００３９】上記動作は被除数格納レジスタ１の有効ビ
ットが尽きるまで行う。
ットが尽きるまで行う。
【００４０】
【発明の効果】以上説明したように、本発明の引放し除
算装置によると、被除数と除数の事前正規化を行う際
に、被除数と除数の最上位桁である（０：４）ビットの
データとデータのセット方法によって、被除数のデータ
の内容によっては、１クロックタイムで２ビットの部分
商を算出できるため、従来の引放し法による除算装置と
比較して２倍の高速化を行うことができるという効果が
ある。
算装置によると、被除数と除数の事前正規化を行う際
に、被除数と除数の最上位桁である（０：４）ビットの
データとデータのセット方法によって、被除数のデータ
の内容によっては、１クロックタイムで２ビットの部分
商を算出できるため、従来の引放し法による除算装置と
比較して２倍の高速化を行うことができるという効果が
ある。
【図１】本発明の一実施例のブロック図である。
【図２】従来例のブロック図である。
１，２１ 被除数格納レジスタ ２，２２ 除数格納レジスタ ３ ２倍除数格納レジスタ ４ ３倍除数格納レジスタ ５ 制御回路 ６ 第１除数選択回路 ７，２４ 加減算回路 ８ 演算結果格納レジスタ ９ 商生成回路 １０，２６ 商格納レジスタ １１ 商減算回路 １２ 判定レジスタ １３ 被除数選択回路 １４ 第２除数選択回路 ２３ 補数生成回路 ２５ 中間結果格納レジスタ。
Claims (1)
- 【請求項１】 被除数と演算途中の結果のいずれかを格
納する被除数格納レジスタと、除数を格納する除数格納
レジスタと、除数の２倍の値を格納する２倍除数格納レ
ジスタと、除数の３倍の値を格納する３倍除数格納レジ
スタと、 前記被除数格納レジスタと除数格納レジスタの上位桁よ
り被除数から何倍の除数を減算するか決定する制御回路
と、 該決定に基づき前記除数格納レジスタ，２倍除数格納レ
ジスタ，３倍除数格納レジスタのいずれかを選択する第
１除数選択回路と、 演算初期の被除数と演算途中の被除数のいずれか被除数
を選択する被除数選択回路と、 前記除数選択回路の出力と演算結果が負になった時に加
算される前記除数格納レジスタの出力のいずれかを選択
する第２除数選択回路と、 被除数と除数の加減算を行う加減算回路と、前記加減算
の結果の正、負の判定を行い、判定結果を前記被除数格
納レジスタ及び第２除数選択回路における選択信号とし
て供給する判定レジスタと、演算結果を格納し、前記被
除数格納レジスタ及び被除数選択回路に供給する演算結
果格納レジスタと有することを特徴とする引放し除算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062849A JPH08263271A (ja) | 1995-03-22 | 1995-03-22 | 引放し除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062849A JPH08263271A (ja) | 1995-03-22 | 1995-03-22 | 引放し除算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263271A true JPH08263271A (ja) | 1996-10-11 |
Family
ID=13212177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062849A Pending JPH08263271A (ja) | 1995-03-22 | 1995-03-22 | 引放し除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102314331A (zh) * | 2011-08-02 | 2012-01-11 | 深圳市国微电子股份有限公司 | 除法器及其实现方法 |
| CN116820388A (zh) * | 2023-08-24 | 2023-09-29 | 深圳比特微电子科技有限公司 | 除法器、处理器和计算装置 |
-
1995
- 1995-03-22 JP JP7062849A patent/JPH08263271A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102314331A (zh) * | 2011-08-02 | 2012-01-11 | 深圳市国微电子股份有限公司 | 除法器及其实现方法 |
| CN116820388A (zh) * | 2023-08-24 | 2023-09-29 | 深圳比特微电子科技有限公司 | 除法器、处理器和计算装置 |
| CN116820388B (zh) * | 2023-08-24 | 2023-11-14 | 深圳比特微电子科技有限公司 | 除法器、处理器和计算装置 |
| US12277405B1 (en) | 2023-08-24 | 2025-04-15 | Shenzhen Microbt Electronics Technology Co., Ltd. | Divider, processor, and calculation apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |