JPS60160438A - 除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ　発明の技術分野 本発明は、高基数非回復型除算器に係り、特に回路数を
余り増加させないで、高速の除算を行うことができる除
算装置に関する。

（ｂｌ　技術の背景 従来から、除算の１方式として、非回復型除算方式があ
るが、この方式においては、商の各桁を作成する時に使
用される商の集合として、零を含まない符号付き油集合
に着目して、該油集合から商の各桁を選ぶように制御さ
れる。

上記、符号付き油集合は、ｒを基数とすると、一般に、
以下のように表される。

（一（ｒ−１）　、−　（ｒ−２）　、−・、−１，＋
１。

・一．ｒ−２＋　ｒ−１） 多《の演算器では、１ビット車位ではなく、“複数ビッ
ト”を単位に演算を行っており、これは２より大きな基
数を使用していると考えることができる。

例えば、２ビット単位では、基数は４であり、３ビット
単位であると基数は８となる。

一般には、ｌビットの列は、ｒを基数とするｍ桁の数字
と同じものであり、普通は、 ｒ＝’ｌのＩ／ｍ乗 で与えられる。

非回復型除算の特徴は、演算結果の各桁を決定する際に
生ずる被除数の正負逆転をその侭として、演算結果の桁
に負数を許し、被除数の符号により、これに除数、或い
は除数の倍数を加算、或いは減算する、所謂引き放し法
である所にある。

具体的には、除数のに倍〔即ち、−（ｒ−１）。

−＜ｒ−２）　、　−、−１；　＋　１．−・−２ｒ〜
２．ｒ−１倍〕を減数レジスタに置数して置き、部分商
予測器から出力される選択信号によって、上記減数レジ
スタを選択して、除数のに倍を加減算することを繰り返
すことにより、商をめてゆくものである。

上記除算方式において、前記複数ビットを単位として、
演算を行う方式があり、高基数非回復型除算器として知
られている。

この場合、前述のように演算単位となるビット数ｎが大
きくなると、基数が２ｎで増大してい（為、繰り返し回
数は減少するが、除数の倍数回路の複雑化、商の予測論
理の精密化によって、回路数が著しく増大するという問
題があり、効果的な除算方式が要望されていた。

（Ｃ１従来技術と問題点 第１図に従来方式による、基数１６（即ち、４ビツトを
単位とする除算）の場合の高基数非回復型除算回路をブ
ロック図で示す。

図面において、１は乗算回路（ｘ（−１５）〜×１５）
　、　２は減数レジスタ（−１５０ＳＲ〜＋１５０ＳＲ
）　。

３はセレクタ（ＳＥＬ　）　、　４は部分剰余レジスタ
（ＰＲ）　、　５は桁上げ伝搬加算器（ＣＰＡ　）　、
　６は部分商予測回路（ＱＰＤ　）　、　７は剰余レジ
スタ（ＲＭＤ　）　。

８は部分商発生器（ＱＧ）　、　９は部分商レジスタ（
ＱＴＴＲ）　、　１０は剰余補正回路（ＲＭＤＣ）　、
　１１は除数レジスタ、（ＤＳＲ）である 本従来方式においては、基数が１６の場合、−１５×除
数、−１４Ｘ除数、−・−−−−−一−−・、−２×除
数、−１除数、ｌｘ除数、２×除数、−・−−−−−−
−・、１４×除数。

１５×除数の３０通りの除数の倍数データが必要であり
、この３０種類のデータを、予め乗算回路〔×（−１５
）〜Ｘ１５）　１で作成して、減数レジスタ（−１５０
ＳＲ〜＋１５０ＳＲ）　２に保持しておき、部分商予測
回路（ＱＰＤ　）　６で生成されれ部分商予測信号によ
って、該除数の倍数データの１つを選択するように動作
する。

上記３０通りの積を、３０個の乗算器で同時に作成して
保持する代わりに、乗数を順次変えてゆき、複数回（但
し、３０回以下）で３０通りの積をめても良いが、いず
れにしてもかなりの回路量が必要となる。

今、除数レジスタ（ＤＳＲ）　１１に除数が設定される
と、上記のように、乗算回路（Ｘ　（−１５）〜×１５
）■において、非回復型除算に必要なに倍の乗算が演算
され、減数レジスタ（−１５ＤＳＲ〜＋１５ＤＳＲ）２
に、それぞれ置数され、セレクタ（ＳＥＬ　）３に入力
される。

同時に、部分剰余レジスタ（ＰＲ）　４に被除数が設定
されると、該被除数が部分商予測回路（ＱＰＤ）６に送
出され、最上位の商を予測する予測信号によって、セレ
クタ（ＳＥＬ　）　３によって、上記減数レジスタ（−
１５０ＳＲ〜＋１５０ＳＲ）　２のいずれかが選択され
、桁上げ伝搬加算器（ＣＰＡ　）　５に入力される。

桁上げ伝搬加算器（ＣＰＡ　）　５においては、上記部
分剰余レジスタ（ＰＲ）　４に設定されている被除数か
ら、上記選択された減数レジスタ（−１５ＤＳＲ〜＋１
５ＤＳＲのいずれか）の値が減算され、その結果が部分
剰余として、再び部分剰余レジスタ（ＰＲ）４に入力さ
れると共に、剰余レジスタ（ＲＭＤ　）７にも入力され
る。

以下、同じ動作を繰り返すことによって〔但し、以降に
おいての部分商予測は、部分剰余の値と、一つ前の部分
商予測によって選択された減数レジスタ（−１５０ＳＲ
〜＋１５０５１１のいずれか）の値とによって行うこと
になる〕、商をめてゆくことになるが、本非回復型除算
方式においては、上記演算過程において発生した部分剰
余が、部分商予測回路（［］ＰＤ　）　６で発生した予
測値によっては、負数となることがあり、該部分商の符
号ビットＳと、その時の部分商予測回路（ＱＰＤ　）　
６の出力信号（即ち、予測値に基づく商）とを用いて、
部分商発生器（ＱＧ）　８において、正しい商を計算し
、部分商レジスタ（ＱＴＴＩ？）　９にセットする。

同時に、この時の剰余レジスタ（ＲＭＤ　＞　７にも、
負数の剰余が格納されているので、剰余補正回路（ＲＭ
ＤＣ）　１０において、補正して正しい剰余を生成する
ように動作する。具体的には、上記符号ビットＳが負数
を示している時には、２の補数を取って剰余とし、正数
の時には、その侭の値を剰余とするように動作する。

上記動作によって、４ビツトの商が得られるが、この、
動作を必要な回数だけ繰り返すことによりＮビット（即
ち、Ｎ／４回繰り返す必要がある）の商を得ることがで
きる。

尚、この場合の剰余については、上記必要な演算を繰り
返し請求める商を得た時点で、或いは最終の演算とオー
バラップさせて、剰余レジスタ（ＲＭＤ　）　７の値を
補正することになる。

以上、従来方式による高基数非回復型除算の方法を、４
ビット単位の除算を例とし１て説明したが、前述のよう
に演算単位が大きくなるに従って、基数が増大し、除数
の倍数回路が多くなると共に複雑化し、更に商の予測論
理を精密にする為に、回路数が著しく増大するという問
題があった。

ｆｄ）　発明の目的 本発明は上記従来の欠点に鑑み、高基数非回復型除算回
路の除数の倍数発生回路を比較的少数の回路で構成する
方法を提供することを目的とするものである。

（ｅ）　発明の構成 そしてこの目的は、本発明によれば、１サイクルタイム
で、ｎビットの商を生成する高基数非回復型除算器であ
って、除数レジスタと、除数の倍数発生回路と、桁上げ
先見回路を持つ加算器と、部分商、予測器と、部分商発
生器と、部分剰余レジスタと、剰余補正回路とから構成
される装置において、上記倍数発生回路と、桁上げ先見
回路とを、ｎより少ない複数の乗算器，及び減数レジス
タと、１段又は複数段の桁上げ保存加算器と、桁上げ先
見回路を持つ加算器とで構成する方法を提供することに
よって達成され、高基数非回復型除算回路を、基数があ
る程度大きい場合についても、実用的な回路量で実現で
きる利点がある。

（ｆｌ　発明の実施例 本発明の主旨を要約すると、本発明は、ｎビット単位で
商を生成する高基数非回復型除算回路において、除数の
倍数発生回路と、桁上げ先見回路とを、ｎより少ない複
数の乗算器．及び減数レジスタと、１段又は複数段の桁
上げ保存加算器と、桁上げ先見回路を持つ加算器とで構
成し、高基数非回復型除算回路を、実用的な素子数で実
現するようにしたものである。

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例をブロック図で示したもので
あり、第３図は本発明を実施するのに必要な減数レジス
タと、部分商予測信号との組み合わせ例を示す図であり
、第４図は本発明の他の実施例をブロック図で示した図
である。

第２図において、１１．４〜１０は、第１図で説明した
ものと同じものであり、１２は補数回路と、シフタで構
成される乗算器（±１×，±２／±４×。

±８／±１６×）で、＋側の乗算はシフトのみで達成し
、一側の乗算は補数をとってシフトすることで達成する
。１３は減数レジスタ（ＳＲ＃１　、　ＳＲ＃２　。

ＳＲ＃３　）　、　１４．　１５は３人力桁上げ保存加
算器（ＣＳＡｌ，　ＣＳＡ２）で、Ｃはキャリー信号，
Ｓは和信号を示している。

本実施例においては、減数レジスタ〔従来方式の減数レ
ジスタ（　＋　１５ＤＳＲ〜−１５ＤＳＲ　）　２相当
〕（ＳＲ　＃　１〜＃３　）　１３を、演算単位のビッ
ト数４より少ない３個で構成し、それと部分剰余レジス
タＰＲ　４との４個のレジスタを、３人力桁上げ保存加
算器１４．１５の２個で加算するようにしている所に特
徴がある。

今、除数レジスタ（ＤＳＲ　）　１１に除数が設定され
、部分剰余レジスタ（ＰＲ）　４に被除数が設定される
と、被除数が３人力桁上げ保存加算器（ＣＳＡ２）　１
５を通して、部分商予測回路（ＱＰＤ　）　６に入力さ
れ、最上位の商を予測する信号が出力される。該予測信
号は、除数レジスタ（ＤＳＲ　）１１の出力が、乗算器
（±１ｘ，　±２／±４×，±８／土１６Ｘ）１２で乗
算される複数のルートを選択して、いずれかの出力をセ
レクトし、減数レジスタ（ＳＩ？＃１　、　ＳＲ＃２　
、　ＳｎＩ２　）１３にセットする。

続いて、４つの入力信号である（ＳｎＩ１　、　ＳｎＩ
２　、　ＳｎＩ２　）１３の出力と、部分剰余レジスタ
（ＰＲ）４の出力とが、３人力桁上げ保存加算器（Ｃ５
ＡＩ。

Ｃ３Ａ２）　１４．１５の２段及び、桁上げ伝搬加算！
　（ＣＰＡ）５を用いて加算され、その結果は再び部分
剰余レジスタ（ＰＲ）　４に入力される。

３人力桁上げ保存加算器（Ｃ３Ａ２）　１５の出力（Ｃ
。

Ｓ）は部分商予測回路（ＱＰＤ　）　６に入力され、次
に選択すべき３種類の減数レジスタ（ＳｎＩ１　、　Ｓ
ｎＩ２　、　ＳｎＩ２　）１３への入力を決定するよう
に動作する。

上記１部分商予測器号（−１５，−１４，−・、−１゜
＋　１　＋　−−−・ｌ　＋１４１　＋１５）と、減数
レジスタ（ＳｎＩ１　。

ＳｎＩ２　、　ＳｎＩ２　）１３との組み合わせの例を
第３図〔但し、部分商予測信号が正数の場合は、各減数
レジスタ（ＳｎＩ１　、　ＳｎＩ２　、　ＳｎＩ２　）
　１３の符号を反転させる〕に示しているが、本発明に
よれば、従来例において必要であった３０個の減数レジ
スタ（−１５０ＳＲ〜＋１５ＤＳＲ）　２が、３個の減
数レジスタ（ＳｎＩ１　、　ＳｎＩ２　、　ＳｎＩ２　
）　１３で事足りることが理解される。

本発明を、基数２５６（即ち、８ビツト除算）の高基数
非回復型除算回路に適用した例を第４図に示す。第２図
の実施例と比較して、乗算器（±６４／±１２８　Ｘ）
　１２を１個と、減数レジスタＳＲ＃４１３を１個と、
３人力桁上げ保存加算器（Ｃ３Ａ３）　１６を１段増加
させることにより、１サイクルタイムで８ビツトの商を
得ることができる。

（ｇｌ　発明の効果 以上、詳細に説明したように、本発明の除算装置は、１
サイクルタイムで、ｎビットの商を生成する高基数非回
復型除算器であって、除数レジスタと、除数の倍数発生
回路と、桁上げ先見回路を持つ加算器（即ち、前記桁上
げ伝搬加算器）と、部分商予測器と、部分商発生器と、
部分剰余レジスタと、剰余補正回路とから構成される装
置において、上記倍数発生回路と、桁上げ先見回路とを
、ｎより少ない複数の乗算器，及び減数レジスタと、１
段，又は複数段の桁上げ保存加算器と、桁上げ先見回路
を持つ加算器とで構成されるので、高基数非回復型除算
回路の基数がある程度大きい場合についても、実用的な
回路量で実現できる効果がある。

【図面の簡単な説明】

第１図は高基数非回復型除算回路の従来例をブロツク図
で示した図，第２図は本発明の一実施例をブロツク図で
示す図、第３図は本発明を実施するのに必要な減数レジ
スタと部分商予測信号との組み合わせの例を示す図．第
４図は本発明の他の実施例をブロツク図で示した図であ
る。 図面において、１は乗算回路（Ｘ　（−１５）〜×１５
）　、　２は減数レジスタ（　−　１５ＤＳＲ〜＋１５
ＤＳＲ　）　。 ３はセレクタ（ＳＥＬ　）　、　４は部分剰余レジスタ
（ＰＲ）　、　５は桁上げ伝搬加算器（ＣＰ＾）、６は
部分商予測回路（ＱＰＤ　）　、　７は剰余レジスタ（
ＲＭＤ　）　。 ８は部分商発生器（ＱＧ）　、　９は部分商レジスタ（
ＱＴＴＲ）　、　１０は剰余補正回路（ＲＭＤＣ）　、
　１１は除数レジスタＣＤＳＲ　）　、　１２は乗算器
（±１×，±２／±４×，±８／±１６×，±６４／±
１２８　Ｘ）　、　１３は減数レジスタ（ＳｎＩ１　、
　ＳｎＩ２　、　ＳｎＩ２　、　ＳｎＩ４　）　。 １４〜１６は３人力桁上げ保存加算器（ＣＳＡＩ〜ｃｓ
八３）。 をそへぞれ示す。

Claims (1)

1. 【特許請求の範囲】 ■サイクルタイムで、ｎビットの商を生成する高基数非
   回復型除算器であって、除数レジスタと、除数の倍数発
   生回路と、桁上げ先見回路を持つ加算器と、部分商予測
   器と、部分商発生器と、部分剰余レジスタと、剰余補正
   回路とから構成される装置 先見回路とを、ｎより少ない複数の乗算器，及び減数レ
   ジスタと、１段，又は複数段の桁上げ保存加算器と、桁
   上げ先見回路を持つ加算器とで構成したことを特徴とす
   る除算装置。