JPH04256145A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH04256145A JPH04256145A JP3017515A JP1751591A JPH04256145A JP H04256145 A JPH04256145 A JP H04256145A JP 3017515 A JP3017515 A JP 3017515A JP 1751591 A JP1751591 A JP 1751591A JP H04256145 A JPH04256145 A JP H04256145A
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- Japan
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- memory
- data
- integrated circuit
- circuit device
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Storage Device Security (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ素子を内
蔵したＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）集積回路装置などの集積回路装置に関
する。
蔵したＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）集積回路装置などの集積回路装置に関
する。
【０００２】
【従来の技術】従来、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌ
ｅ ＲＯＭ）などの不揮発性メモリを内蔵したワンチッ
プマイクロコンピュータにおけるＥＥＰＲＯＭに関する
機能テストは、外部からＥＥＰＲＯＭに対してデータの
書込み／読出しを行うことによって実行される。このた
め、前記ワンチップマイクロコンピュータには予め、デ
ータ入出力のためのテスト用端子が備えられている。
ａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌ
ｅ ＲＯＭ）などの不揮発性メモリを内蔵したワンチッ
プマイクロコンピュータにおけるＥＥＰＲＯＭに関する
機能テストは、外部からＥＥＰＲＯＭに対してデータの
書込み／読出しを行うことによって実行される。このた
め、前記ワンチップマイクロコンピュータには予め、デ
ータ入出力のためのテスト用端子が備えられている。
【０００３】
【発明が解決しようとする課題】上述のワンチップマイ
クロコンピュータでは、データ入出力のためのテスト用
端子を備えているため、機能テスト時に限らず、該ワン
チップマイクロコンピュータを製品に組込んだ後でも、
前記テスト用端子を用いてＥＥＰＲＯＭ内に格納された
データの読出し／書込みが可能である。したがって、Ｅ
ＥＰＲＯＭに格納されるデータに対するセキュリティ（
機密保持）が重要なＩＣカードなどの製品に前述のワン
チップマイクロコンピュータが組込まれた場合、ＥＥＰ
ＲＯＭに格納されたデータの読出しおよび改ざんが問題
となっている。このため、ＥＥＰＲＯＭを内蔵したワン
チップマイクロコンピュータ、特にＩＣカードに用いら
れるものでは、ＩＣカードなどの製品に組込まれる段階
で前記テスト用端子を切離したり、特殊な機能テストを
行ったり、あるいは暗号コードなどを用いて機能テスト
を行ったりしているけれども、機能テストに手間がかか
るという問題がある。
クロコンピュータでは、データ入出力のためのテスト用
端子を備えているため、機能テスト時に限らず、該ワン
チップマイクロコンピュータを製品に組込んだ後でも、
前記テスト用端子を用いてＥＥＰＲＯＭ内に格納された
データの読出し／書込みが可能である。したがって、Ｅ
ＥＰＲＯＭに格納されるデータに対するセキュリティ（
機密保持）が重要なＩＣカードなどの製品に前述のワン
チップマイクロコンピュータが組込まれた場合、ＥＥＰ
ＲＯＭに格納されたデータの読出しおよび改ざんが問題
となっている。このため、ＥＥＰＲＯＭを内蔵したワン
チップマイクロコンピュータ、特にＩＣカードに用いら
れるものでは、ＩＣカードなどの製品に組込まれる段階
で前記テスト用端子を切離したり、特殊な機能テストを
行ったり、あるいは暗号コードなどを用いて機能テスト
を行ったりしているけれども、機能テストに手間がかか
るという問題がある。
【０００４】本発明の目的は、メモリの機能テスト時の
利便性が向上され、かつメモリに格納されたデータを保
護することができる集積回路装置を提供することである
。
利便性が向上され、かつメモリに格納されたデータを保
護することができる集積回路装置を提供することである
。
【０００５】
【課題を解決するための手段】本発明は、メモリを内蔵
し、該メモリに接続されたテスト用端子を用いてメモリ
に対するデータの書込み／読出しを行うことによってメ
モリの機能テストが行われる集積回路装置において、前
記メモリとテスト用端子との間に設けられ、メモリとテ
スト用端子とを接続／遮断するスイッチング素子と、予
め定めるデータが書込まれると前記スイッチング素子を
閉状態とし、前記データが消去されると前記スイッチン
グ素子を開状態とする不揮発性記憶素子と、機能テスト
実行時には前記予め定めるデータを前記不揮発性記憶素
子に書込み、機能テスト終了後には前記データを消去す
る制御回路とを含むことを特徴とする集積回路装置であ
る。
し、該メモリに接続されたテスト用端子を用いてメモリ
に対するデータの書込み／読出しを行うことによってメ
モリの機能テストが行われる集積回路装置において、前
記メモリとテスト用端子との間に設けられ、メモリとテ
スト用端子とを接続／遮断するスイッチング素子と、予
め定めるデータが書込まれると前記スイッチング素子を
閉状態とし、前記データが消去されると前記スイッチン
グ素子を開状態とする不揮発性記憶素子と、機能テスト
実行時には前記予め定めるデータを前記不揮発性記憶素
子に書込み、機能テスト終了後には前記データを消去す
る制御回路とを含むことを特徴とする集積回路装置であ
る。
【０００６】
【作用】本発明に従えば、メモリの機能テスト実行時に
は制御回路によって不揮発性記憶素子に予め定めるデー
タが書込まれる。これによって不揮発性記憶素子は、ス
イッチング素子を閉状態に設定し、メモリとテスト用端
子とが接続される。この状態で該テスト用端子を用いて
メモリに対するデータの書込み／読出しを行うことによ
って機能テストを行う。
は制御回路によって不揮発性記憶素子に予め定めるデー
タが書込まれる。これによって不揮発性記憶素子は、ス
イッチング素子を閉状態に設定し、メモリとテスト用端
子とが接続される。この状態で該テスト用端子を用いて
メモリに対するデータの書込み／読出しを行うことによ
って機能テストを行う。
【０００７】機能テストが終了すると制御回路は、不揮
発性記憶素子に書込まれたデータを消去する。これによ
って不揮発性記憶素子はスイッチング素子を開状態に設
定し、メモリとテスト用端子とは遮断される。機能テス
ト終了後に集積回路装置への電力供給が遮断されても不
揮発性記憶素子は記憶内容を維持するので、スイッチン
グ素子の開状態はそのまま維持される。
発性記憶素子に書込まれたデータを消去する。これによ
って不揮発性記憶素子はスイッチング素子を開状態に設
定し、メモリとテスト用端子とは遮断される。機能テス
ト終了後に集積回路装置への電力供給が遮断されても不
揮発性記憶素子は記憶内容を維持するので、スイッチン
グ素子の開状態はそのまま維持される。
【０００８】したがって、集積回路装置の機能テスト終
了後、たとえば該集積回路装置がＩＣカードなどの製品
に組込まれた後に、テスト用端子を用いてメモリの格納
データに対する読出しおよび書込み、すなわち格納デー
タの不法照会および不法改ざんを防止することができる
。
了後、たとえば該集積回路装置がＩＣカードなどの製品
に組込まれた後に、テスト用端子を用いてメモリの格納
データに対する読出しおよび書込み、すなわち格納デー
タの不法照会および不法改ざんを防止することができる
。
【０００９】
【実施例】図１は、本発明の一実施例である集積回路装
置１の基本的構成を示すブロック図である。集積回路装
置１は、ＣＰＵ（中央演算処理装置）２、ＲＡＭ（ラン
ダムアクセスメモリ）３、ＥＥＰＲＯＭ（電気的に書換
え可能なＲＯＭ）４を含み、データバス５によって相互
に接続されている。データバス５には、入出力端子９が
接続されており、この入出力端子９を介して集積回路装
置１に対するデータおよび命令などの入出力が行われる
。
置１の基本的構成を示すブロック図である。集積回路装
置１は、ＣＰＵ（中央演算処理装置）２、ＲＡＭ（ラン
ダムアクセスメモリ）３、ＥＥＰＲＯＭ（電気的に書換
え可能なＲＯＭ）４を含み、データバス５によって相互
に接続されている。データバス５には、入出力端子９が
接続されており、この入出力端子９を介して集積回路装
置１に対するデータおよび命令などの入出力が行われる
。
【００１０】さらにデータバス５には、ＥＥＰＲＯＭ４
の機能テストを行うためのテスト用端子ＴＥ１〜ＴＥ８
が接続されている。テスト用端子ＴＥ１〜ＴＥ８とデー
タバス５との間にはそれぞれスイッチング素子Ｓ１〜Ｓ
８が設けられる。スイッチング素子Ｓ１〜Ｓ８にはそれ
ぞれ不揮発性記憶素子Ｍ１〜Ｍ８が接続される。スイッ
チング素子Ｓ１〜Ｓ８の閉状態／開状態の切換え制御は
、記憶素子Ｍ１〜Ｍ８からのそれぞれの制御信号に基づ
いて行われる。記憶素子Ｍ１〜Ｍ８へのデータの書込み
は、制御回路６によって書込み信号ライン７を介して行
われる。また記憶素子Ｍ１〜Ｍ８の消去（クリア）は、
制御回路６によってクリア信号ライン８を介して行われ
る。制御回路６は、ＣＰＵ２からの指示に従って記憶素
子Ｍ１〜Ｍ８へのデータの書込み／消去を行う。
の機能テストを行うためのテスト用端子ＴＥ１〜ＴＥ８
が接続されている。テスト用端子ＴＥ１〜ＴＥ８とデー
タバス５との間にはそれぞれスイッチング素子Ｓ１〜Ｓ
８が設けられる。スイッチング素子Ｓ１〜Ｓ８にはそれ
ぞれ不揮発性記憶素子Ｍ１〜Ｍ８が接続される。スイッ
チング素子Ｓ１〜Ｓ８の閉状態／開状態の切換え制御は
、記憶素子Ｍ１〜Ｍ８からのそれぞれの制御信号に基づ
いて行われる。記憶素子Ｍ１〜Ｍ８へのデータの書込み
は、制御回路６によって書込み信号ライン７を介して行
われる。また記憶素子Ｍ１〜Ｍ８の消去（クリア）は、
制御回路６によってクリア信号ライン８を介して行われ
る。制御回路６は、ＣＰＵ２からの指示に従って記憶素
子Ｍ１〜Ｍ８へのデータの書込み／消去を行う。
【００１１】図２は、前述の集積回路装置１におけるＥ
ＥＰＲＯＭ４の機能テスト時の動作を説明するためのフ
ローチャートである。ステップａ１では、記憶素子Ｍ１
〜Ｍ８に対する予め定めるデータの書込みが行われる。 ステップａ２において、記憶素子Ｍ１〜Ｍ８は、前記予
め定めるデータが書込まれると、対応して設けられてい
るスイッチング素子Ｓ１〜Ｓ８をそれぞれ閉状態に設定
する。
ＥＰＲＯＭ４の機能テスト時の動作を説明するためのフ
ローチャートである。ステップａ１では、記憶素子Ｍ１
〜Ｍ８に対する予め定めるデータの書込みが行われる。 ステップａ２において、記憶素子Ｍ１〜Ｍ８は、前記予
め定めるデータが書込まれると、対応して設けられてい
るスイッチング素子Ｓ１〜Ｓ８をそれぞれ閉状態に設定
する。
【００１２】ステップａ３ではＥＥＰＲＯＭ４の機能テ
ストが行われる。機能テストは、テスト用端子ＴＥ１〜
ＴＥ８を用いてＥＥＰＲＯＭ４に対してデータを書込み
または読出すことによって行われる。ステップａ４では
機能テストが終了したかどうかが判断される。機能テス
トが終了していない場合は、ステップａ３に戻り、引続
き機能テストが続行される。機能テストが終了した場合
は、ステップａ５に進む。
ストが行われる。機能テストは、テスト用端子ＴＥ１〜
ＴＥ８を用いてＥＥＰＲＯＭ４に対してデータを書込み
または読出すことによって行われる。ステップａ４では
機能テストが終了したかどうかが判断される。機能テス
トが終了していない場合は、ステップａ３に戻り、引続
き機能テストが続行される。機能テストが終了した場合
は、ステップａ５に進む。
【００１３】ステップａ５では、制御回路６によって記
憶素子Ｍ１〜Ｍ８の前記予め定めるデータの消去が行わ
れる。ステップａ６において、記憶素子Ｍ１〜Ｍ８は、
前記予め定めるデータ以外のデータが書込まれている場
合はスイッチング素子Ｓ１〜Ｓ８を開状態に設定するの
で、テスト用端子ＴＥ１〜ＴＥ８はデータバス５から遮
断される。記憶素子Ｍ１〜Ｍ８は不揮発性メモリ素子で
あるので、集積回路装置１に対する電力供給が遮断され
ても、格納データを維持する。したがって、機能テスト
終了後に集積回路装置１への電力供給が遮断された後で
も、記憶素子Ｍ１〜Ｍ８の格納データはそのまま保持さ
れ、集積回路装置１がたとえばＩＣカードに組込まれた
場合であっても、テスト用端子ＴＥ１〜ＴＥ８はデータ
バス５から遮断されたままであり、該テスト用端子ＴＥ
１〜ＴＥ８を用いてＥＥＰＲＯＭ４に対してデータを読
出したりまたは書込んだりすることはできなくなる。
憶素子Ｍ１〜Ｍ８の前記予め定めるデータの消去が行わ
れる。ステップａ６において、記憶素子Ｍ１〜Ｍ８は、
前記予め定めるデータ以外のデータが書込まれている場
合はスイッチング素子Ｓ１〜Ｓ８を開状態に設定するの
で、テスト用端子ＴＥ１〜ＴＥ８はデータバス５から遮
断される。記憶素子Ｍ１〜Ｍ８は不揮発性メモリ素子で
あるので、集積回路装置１に対する電力供給が遮断され
ても、格納データを維持する。したがって、機能テスト
終了後に集積回路装置１への電力供給が遮断された後で
も、記憶素子Ｍ１〜Ｍ８の格納データはそのまま保持さ
れ、集積回路装置１がたとえばＩＣカードに組込まれた
場合であっても、テスト用端子ＴＥ１〜ＴＥ８はデータ
バス５から遮断されたままであり、該テスト用端子ＴＥ
１〜ＴＥ８を用いてＥＥＰＲＯＭ４に対してデータを読
出したりまたは書込んだりすることはできなくなる。
【００１４】以上のように本実施例によれば、制御回路
６による記憶素子Ｍ１〜Ｍ８の設定、すなわちスイッチ
ング素子Ｓ１〜Ｓ８の開閉状態は集積回路装置１のＥＥ
ＰＲＯＭ４の機能テスト時に主に製造業者によってのみ
行われるため、集積回路装置１がたとえばＩＣカードな
どの製品に組込まれた後に、第３者によって記憶素子Ｍ
１〜Ｍ８の設定変更、すなわちスイッチング素子Ｓ１〜
Ｓ８の設定状態の変更が行われることはない。これによ
って、従来の技術に関連して述べたような、テスト用端
子ＴＥ１〜ＴＥ８を用いてＥＥＰＲＯＭ４の格納データ
の読出し／書込みはできなくなり、格納データの不法照
会および不法改ざんを防止することができる。
６による記憶素子Ｍ１〜Ｍ８の設定、すなわちスイッチ
ング素子Ｓ１〜Ｓ８の開閉状態は集積回路装置１のＥＥ
ＰＲＯＭ４の機能テスト時に主に製造業者によってのみ
行われるため、集積回路装置１がたとえばＩＣカードな
どの製品に組込まれた後に、第３者によって記憶素子Ｍ
１〜Ｍ８の設定変更、すなわちスイッチング素子Ｓ１〜
Ｓ８の設定状態の変更が行われることはない。これによ
って、従来の技術に関連して述べたような、テスト用端
子ＴＥ１〜ＴＥ８を用いてＥＥＰＲＯＭ４の格納データ
の読出し／書込みはできなくなり、格納データの不法照
会および不法改ざんを防止することができる。
【００１５】
【発明の効果】以上のように本発明によれば、集積回路
装置の機能テスト終了後、たとえば該集積回路装置がＩ
Ｃカードなどの製品に組込まれた後に、テスト用端子を
用いてメモリの格納データに対する読出しおよび書込み
、すなわち格納データの不法照会および不法改ざんを防
止することができる。
装置の機能テスト終了後、たとえば該集積回路装置がＩ
Ｃカードなどの製品に組込まれた後に、テスト用端子を
用いてメモリの格納データに対する読出しおよび書込み
、すなわち格納データの不法照会および不法改ざんを防
止することができる。
【図１】本発明の一実施例である集積回路装置１の基本
的構成を示すブロック図である。
的構成を示すブロック図である。
【図２】図１に示す集積回路装置１におけるＥＥＰＲＯ
Ｍ４の機能テスト時の動作を説明するためのフローチャ
ートである。
Ｍ４の機能テスト時の動作を説明するためのフローチャ
ートである。
１ 集積回路装置
２ ＣＰＵ
３ ＲＡＭ
４ ＥＥＰＲＯＭ
５ データバス
６ 制御回路
７ 書込み信号ライン
８ クリア信号ライン
９ 入出力端子
Ｍ１〜Ｍ８ 不揮発性記憶素子
Ｓ１〜Ｓ８ スイッチング素子
ＴＥ１〜ＴＥ８ テスト用端子
Claims (1)
- 【請求項１】 メモリを内蔵し、該メモリに接続され
たテスト用端子を用いてメモリに対するデータの書込み
／読出しを行うことによってメモリの機能テストが行わ
れる集積回路装置において、前記メモリとテスト用端子
との間に設けられ、メモリとテスト用端子とを接続／遮
断するスイッチング素子と、予め定めるデータが書込ま
れると前記スイッチング素子を閉状態とし、前記データ
が消去されると前記スイッチング素子を開状態とする不
揮発性記憶素子と、機能テスト実行時には前記予め定め
るデータを前記不揮発性記憶素子に書込み、機能テスト
終了後には前記データを消去する制御回路とを含むこと
を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017515A JPH04256145A (ja) | 1991-02-08 | 1991-02-08 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017515A JPH04256145A (ja) | 1991-02-08 | 1991-02-08 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256145A true JPH04256145A (ja) | 1992-09-10 |
Family
ID=11946105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017515A Pending JPH04256145A (ja) | 1991-02-08 | 1991-02-08 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256145A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304193A (ja) * | 1992-04-28 | 1993-11-16 | Toshiba Corp | 半導体集積回路装置及びその電気的特性試験方法 |
| JPH08227600A (ja) * | 1994-12-13 | 1996-09-03 | Samsung Electron Co Ltd | 半導体メモリのバーンインテスト回路 |
| JPH08235897A (ja) * | 1994-12-13 | 1996-09-13 | Samsung Electron Co Ltd | 半導体メモリ装置のテスト制御方法及びその回路 |
| JPH08263996A (ja) * | 1994-11-30 | 1996-10-11 | Samsung Electron Co Ltd | 半導体メモリ装置の動作モード制御方法とその回路 |
| JP2006505798A (ja) * | 2002-04-30 | 2006-02-16 | フリースケール セミコンダクター インコーポレイテッド | 機密保護走査試験のための方法および装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278951A (ja) * | 1985-06-04 | 1986-12-09 | Mitsubishi Electric Corp | 記憶情報保護回路 |
-
1991
- 1991-02-08 JP JP3017515A patent/JPH04256145A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278951A (ja) * | 1985-06-04 | 1986-12-09 | Mitsubishi Electric Corp | 記憶情報保護回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304193A (ja) * | 1992-04-28 | 1993-11-16 | Toshiba Corp | 半導体集積回路装置及びその電気的特性試験方法 |
| JPH08263996A (ja) * | 1994-11-30 | 1996-10-11 | Samsung Electron Co Ltd | 半導体メモリ装置の動作モード制御方法とその回路 |
| JPH08227600A (ja) * | 1994-12-13 | 1996-09-03 | Samsung Electron Co Ltd | 半導体メモリのバーンインテスト回路 |
| JPH08235897A (ja) * | 1994-12-13 | 1996-09-13 | Samsung Electron Co Ltd | 半導体メモリ装置のテスト制御方法及びその回路 |
| JP2006505798A (ja) * | 2002-04-30 | 2006-02-16 | フリースケール セミコンダクター インコーポレイテッド | 機密保護走査試験のための方法および装置 |
| US7725788B2 (en) | 2002-04-30 | 2010-05-25 | Freescale Semiconductor, Inc. | Method and apparatus for secure scan testing |
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