JPH08267866A - データ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵを介在させることなくラスタ方向デー
タをスライス方向データにデータ変換を行うことが可能
なデータ変換装置を提供する。 【構成】 ホストコンピュータから送られてきたラスタ
方向データＲＤをメモリ２２に格納し、該メモリに格納
されたラスタ方向データを読み出してスライス方向デー
タＳＤに変換するデータ変換装置において、前記メモリ
のデータバス長がＭビットであり、スライス方向のデー
タがＨビットであり、前記ラスタ方向データのＶ×Ｍ
（Ｖは任意の整数）ビット目のデータを格納する前記メ
モリのアドレスをＮ番地とした場合に、前記Ｖ×Ｍビッ
ト目のデータに続く｛Ｖ＋１｝×Ｍビット目のデータを
格納するアドレスを、｛Ｎ＋Ｈ｝番地に制御する第１制
御装置（ラスタ／スライス変換制御部２１）を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ変換装置に関
し、特にラスタ方向（キャリッジの移動方向）で入力さ
れた画像データをスライス方向（キャリッジの移動方向
に垂直な方向）に変換した後、印字するようにした画像
形成装置におけるデータ変換装置に関する。

【０００２】

【従来の技術】図１２は、従来のインクジェット方式の
画像形成装置におけるキャリッジＣと記録紙Ｐの移動方
向の関係を示す図である。

【０００３】図１２に示すように、キャリッジＣに搭載
されたインクジェットのノズルＮは、キャリッジＣの移
動方向（ラスタ方向、スキャン方向）に垂直な「スライ
ス方向」に配列されている。そして、記録紙Ｐ上に画像
を出力する場合にはキャリッジＣをスライス方向に垂直
な「ラスタ方向」に走査（主走査）して１行目の印字を
行った後、記録紙Ｐを紙送り方向に１行分だけ移動（副
走査）させた後、２行目の印字を行い、以下同様の主操
作，副走査を順次繰り返して１枚目の記録紙Ｐの画像を
完成させる。従って、ホストコンピュータ側からラスタ
方向で送られてきた画像データの各ドットを、スライス
方向のドットに変換して印字を行う必要がある。

【０００４】従来のラスタ方向データをスライス方向デ
ータに変換する方式の一例は、次のようなものである。
即ち、ホストコンピュータから到来したラスタ方向デー
タをメモリに格納し、中央演算処理装置（ＣＰＵ）が該
メモリからラスタ方向データを読み出し、その読み出し
たデータをデータ変換部に書き込んでスライス方向デー
タに変換し、変換後のスライス方向データをデータ変換
部から読み出し、その読み出したスライス方向データを
前記メモリへ書き込むという方式である。このような従
来のデータ変換方式では、データ処理のためにＣＰＵが
必須の構成要素となっている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ように、ラスタ方向からスライス方向へのデータ変換に
際してＣＰＵが介在する場合、ＣＰＵはデータ変換動作
に占有されてしまい、その間他の作業を行うことができ
ない。

【０００６】一方、近年、インクジェット方式の画像形
成装置に対して高画質印字，高速印字の要求が高まり、
これら要求を満たすにはラスタ／スライスのデータ変換
の高速化やＣＰＵにかかる負荷を軽減する必要がある。
ここに、高画質印字はドット数を増加することによって
実現するのが一般的であるが、その分印字データが増加
する。また、Ａ０版，Ａ１版というような大版印字の場
合のデータ量は、Ａ４版の印字の際のデータ量に比較
し、膨大なデータ量になる。この膨大な量のデータを前
記従来のＣＰＵを使用した方式のままで処理すると、該
処理のためのデータ転送が間に合わずに印字途中でキャ
リッジが停止し、その停止の間にデータ転送を行い、該
データ転送が終了した後、再度印字を行っている。これ
ではキャリッジが停止している時間だけ、印字時間が増
加してしまう。

【０００７】かかる不都合に対処するには例えば高速Ｃ
ＰＵを使用することも可能であるが、高速ＣＰＵは高価
であり、低価格を要求される画像形成装置には使用する
ことができない。

【０００８】そこで、本発明の目的は、ＣＰＵを介在さ
せることなくラスタ方向データをスライス方向データに
データ変換を行うことが可能なデータ変換装置を提供す
ることである。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に請求項１記載の発明は、ホストコンピュータから送ら
れてきたラスタ方向データをメモリに格納し、該メモリ
に格納されたラスタ方向データを読み出してスライス方
向データに変換するデータ変換装置において、前記メモ
リのデータバス長がＭビットであり、スライス方向のデ
ータがＨビットであり、前記ラスタ方向データのＶ×Ｍ
（Ｖは任意の整数）ビット目のデータを格納する前記メ
モリのアドレスをＮ番地とした場合に、前記Ｖ×Ｍビッ
ト目のデータに続く｛Ｖ＋１｝×Ｍビット目のデータを
格納するアドレスを、｛Ｎ＋Ｈ｝番地に制御する第１制
御装置を備えたことを特徴とする。

【００１０】また、前記メモリに格納されたラスタ方向
データを格納するＭビット×Ｍビットのレジスタと、該
レジスタの縦方向バスと横方向バスとを入れ替え、該入
れ替え後のデータを前記メモリに出力し、該メモリの連
続するアドレス空間のデータをスライス方向のデータに
するラスタ／スライス変換装置とを備えたことを特徴と
する。

【００１１】また、請求項３記載の発明は、前記ラスタ
／スライス変換装置が前記メモリにデータを出力するメ
モリアドレスをＬ番地とした場合に、前記データの次に
続くデータを出力するメモリアドレスを｛Ｌ＋Ｈ／Ｍ｝
番地に制御する第２制御装置を備えたことを特徴とす
る。

【００１２】

【作用】請求項１記載の発明によれば、第１制御装置
は、メモリのデータバス長がＭビットであり、スライス
方向のデータがＨビットであり、前記ラスタ方向データ
のＶ×Ｍ（Ｖは任意の整数）ビット目のデータを格納す
る前記メモリのアドレスをＮ番地とした場合に、前記Ｖ
×Ｍビット目のデータに続く｛Ｖ＋１｝×Ｍビット目の
データを格納するアドレスを、｛Ｎ＋Ｈ｝番地に制御す
る。

【００１３】また、請求項２記載の発明によれば、Ｍビ
ット×Ｍビットのレジスタは、メモリに格納されたラス
タ方向データを格納する。ラスタ／スライス変換装置
は、前記レジスタの縦方向バスと横方向バスとを入れ替
え、その入れ替え後のデータを前記メモリに出力し、該
メモリの連続するアドレス空間のデータをスライス方向
のデータにする。

【００１４】また、請求項３記載の発明によれば、第２
制御装置は、ラスタ／スライス変換装置がメモリにデー
タを出力するメモリアドレスをＬ番地とした場合に、前
記データの次に続くデータを出力するメモリアドレスを
｛Ｌ＋Ｈ／Ｍ｝番地に制御する。

【００１５】

【実施例】以下、本発明を図示の実施例に基づいて説明
する。

【００１６】図１は、本発明のデータ変換装置の構成を
示す概念図である。

【００１７】図１に示すように、本発明のデータ変換装
置では、ホストコンピュータ（図示せず）から送出され
たラスタデータＲＤがメモリＭに格納される。メモリＭ
に格納されたラスタデータＲＤは読み出されてデータ変
換部ＤＣに入力され、該ラスタデータＲＤは制御部ＣＯ
ＮＴの制御の下にスライスデータＳＤに変換される。

【００１８】（１）第１実施例 図２は、第１実施例のブロック図である。

【００１９】本実施例は、ラスタデータＲＤを１６ビッ
トのスライスデータＳＤ（Ｈ＝１６；Ｈはスライスデー
タのビット数）に変換する場合である。

【００２０】先ず、ラスタデータＲＤのメモリへの格納
を説明する。

【００２１】図４は、「メモリ」であるメモリユニット
２２にラスタ方向の画像データが格納された場合の概念
図であリ、メモリユニット２２のデータバス長Ｍは１６
ビットである（Ｍ＝１６）。

【００２２】そして、ラスタデータのメモリへの格納動
作の概要は、図３に示すようなホストコンピュータから
入力した画像データ（ラスタデータ）を、１６ビット×
１６ビットのマトリクスを１つのブロックとして、メモ
リユニット２２に格納していくことである。

【００２３】先ず、「第１，第２制御装置」であるラス
タ／スライス変換制御部２１のリード／ライトコントロ
ール部２９（図２）がライトモードにされ、メモリアド
レスカウンタ（以下、アドレスカウンタと記す）２７に
よってアクセスされるメモリユニット２２のメモリアド
レスにラスタデータＲＤが格納されていく。

【００２４】例えば、アドレスカウンタ２７の出力が
“ｎ”であれば、ラスタｎ（図３）のビット０からビッ
ト１５までの１６ビットデータを、メモリユニット２２
のｎ番地（図４）に格納する。ここに、ラスタデータＲ
Ｄのメモリライト時には、アドレスカウンタ２７は“１
６”おきにカウントするようになっているので、次のク
ロックにおけるアドレスカウンタ２７の出力は“ｎ＋１
６”になる。従って、前記ビット０からビット１５に続
くビット１６からビット３１までの１６ビットデータ
は、メモリユニット２２において１６番地飛んだ“ｎ＋
１６”番地（図４）に格納される。このように、同一の
ラスタデータは、メモリユニット２２に１６番地おきに
格納されていく。以下同様に、ラスタｎ＋１のデータ
は、メモリユニット２２のｎ＋１番地，ｎ＋１７番地・
・・といった規則で格納されていく。

【００２５】次に、以上のようにして格納されたラスタ
データＲＤをスライスデータＳＤに変換する動作を、図
５に示すフローチャートに基づいて説明する。

【００２６】ＣＰＵ３１（図２）からスタート信号がラ
スタ／スライス変換制御部２１に出力されると、スター
ト信号生成部２３でスタート信号が生成され、スタート
アドレス，エンドアドレスがそれぞれスタートアドレス
レジスタ２５，エンドアドレスレジスタ２６にセットさ
れる（ステップＳ１）。ここに、スタートアドレスと
は、画像データが格納されるメモリユニット２２におけ
るラスタ／スライス変換開始アドレスをいい、同様にエ
ンドアドレスとは、メモリユニット２２におけるラスタ
／スライス変換終了アドレスをいう。

【００２７】また、スタートアドレスはアドレスカウン
タ２７にセットされ、前記ＣＰＵ３１からのスタート信
号によりアドレスカウンタ２７がイネーブルされ（ステ
ップＳ２）、スタートアドレスを始点としてクロック毎
にカウントが１づつ行われ、メモリユニット２２に格納
されたラスタデータＲＤ（図４）が、図６に示す如くク
ロックに同期してリードされる（ステップＳ３）。リー
ドされたデータは、「ラスタ／スライス変換装置」であ
る１６ビット×１６ビットのラスタ／スライス変換レジ
スタ２８へ、図７に示すように、ラスタ１（ｎ＝１）か
ら順に１６ビット単位で格納されていく。

【００２８】やがて１６クロック分だけカウントされる
と、リード／ライトコントロール部２９によりリードモ
ードからライトモードへと切り替わる（ステップＳ４；
Ｎ）。ライトモードにおいては、クロック毎にラスタ／
スライス変換レジスタ２８に格納されたデータが、図７
に示す如くスライスデータとして、スライス１（ｎ＝
１）から順にメモリユニット２２へライトされていく
（ステップＳ５）。このスライスデータは、図８に示す
ように、スタートアドレスｎ番地から順にメモリユニッ
ト２２に格納される。

【００２９】以上の動作をリードモード（ステップＳ
４；Ｙ、ステップＳ６），ライトモード（ステップＳ
４；Ｎ、ステップＳ５）について１６クロック毎に繰り
返し、やがてエンドアドレスに至ると（ステップＳ
７）、エンド信号生成部２４によりエンド信号が出力さ
れ（ステップＳ８）、データ変換動作を終了する。

【００３０】以上、説明したように、本実施例によれ
ば、メモリユニット２２に格納されたラスタデータ（図
４）を、図８に示すように配置替えしてメモリユニット
２２に再格納する。そして、再格納されたデータ（スラ
イスデータ）をリードする場合には、図８において縦方
向にカウンタを１ずつインクリメントするだけでよいの
で、読み出し速度を高速にでき、また、読み出すための
ハードウェア構成を簡単な構成とすることができる。

【００３１】（２）第２実施例 第１実施例では、スライス方向のデータを１６ビットと
して扱ったが、本実施例は印字ヘッドのノズル数が多い
場合である（例えば、１２８ビット）。

【００３２】図９は、第２実施例におけるメモリユニッ
ト３５の構成を示すブロック図である。

【００３３】図９に示すように、メモリユニット３５
は、ラスタデータＲＤを格納するラスタデータ格納メモ
リ３６と、ラスタ／スライス変換レジスタ２８（図２）
により変換されたスライスデータＳＤを格納するスライ
スデータ格納メモリ３７とにより構成されている。

【００３４】先ず、ラスタデータＲＤのメモリユニット
３５への格納を説明する。

【００３５】図１０は、メモリユニット３５にラスタ方
向の画像データが格納された場合の概念図であリ、メモ
リユニット３５のデータバス長Ｍは１６ビットである
（Ｍ＝１６）。

【００３６】前記図３における、例えばラスタ０（ｎ＝
０）のビット０からビット１５までの１６ビットデータ
をラスタデータ格納メモリ３６のｎ番地に格納すると、
このビット０からビット１５までに続くビット１６から
ビット３１までの１６ビットデータは、１２８番地飛ん
だｎ＋１２８番地に格納される（図１０）。即ち、同一
のラスタデータは、ラスタデータ格納メモリ３６におい
て１２８番地おきに格納されていく。同様に、ラスタ１
（図３、ｎ＝１）のデータは、ラスタデータ格納メモリ
３６のｎ＋１番地，ｎ＋１２９番地・・・というように
格納される。この際、ラスタデータのラスタデータ格納
メモリ３６への格納手順は、前記第１実施例の場合と基
本的に同一であるが、本実施例ではアドレスカウンタ
は、クロック毎に１２８ずつカウントされる。このよう
に、画像データが格納されたラスタデータ格納メモリ３
６からラスタ／スライス変換レジスタ２８（図２）に対
してラスタデータを第１実施例と同様に格納していく。

【００３７】次に、以上のようにしてラスタデータ格納
メモリ３６に格納されたラスタデータを、スライスデー
タに変換する動作について説明する。

【００３８】アドレスカウンタ２７（図２）は、クロッ
ク毎に８ずつカウントするように制御する。そして、ラ
スタ／スライス変換レジスタ２８に格納されたデータ
は、前記図７に示すように、スライスデータとしてスラ
イス１から順にスライスデータ格納メモリ３７にライト
されていく。このスライスデータは、図１１に示すよう
に、スタートアドレス番地ｎ番地から順に８番地毎にス
ライスデータ格納メモリ３７に格納される。

【００３９】以上の動作をリードモード，ライトモード
について１６クロック毎に繰り返し、やがてエンドアド
レスに至るとエンド信号生成部２４によりエンド信号が
出力され、データ変換動作を終了する。

【００４０】

【発明の効果】以上説明したように、各請求項記載の発
明によれば、第１制御装置は、メモリのデータバス長が
Ｍビットであり、スライス方向のデータがＨビットであ
り、前記ラスタ方向データのＶ×Ｍ（Ｖは任意の整数）
ビット目のデータを格納する前記メモリのアドレスをＮ
番地とした場合に、前記Ｖ×Ｍビット目のデータに続く
｛Ｖ＋１｝×Ｍビット目のデータを格納するアドレス
を、｛Ｎ＋Ｈ｝番地に制御し、Ｍビット×Ｍビットのレ
ジスタは前記メモリに格納されたラスタ方向データを格
納し、ラスタ／スライス変換装置は該レジスタの縦方向
バスと横方向バスとを入れ替え、該入れ替え後のデータ
を前記メモリに出力し、該メモリの連続するアドレス空
間のデータをスライス方向のデータにし、第２制御装置
は、前記ラスタ／スライス変換装置が前記メモリにデー
タを出力するメモリアドレスをＬ番地とした場合に、前
記データの次に続くデータを出力するメモリアドレスを
｛Ｌ＋Ｈ／Ｍ｝番地に制御しているので、ＣＰＵを介在
させることなくラスタ方向データをスライス方向データ
にデータ変換を行うことができる。

【図面の簡単な説明】

【図１】本発明の構成を示す概念図である。

【図２】本発明の第１実施例のブロック図である。

【図３】ラスタ状態における画像データを示す図であ
る。

【図４】第１実施例におけるラスタデータが格納された
メモリの状態を示す図である。

【図５】第１実施例における動作を示すフローチャート
である。

【図６】ラスタ／スライス変換レジスタと制御部との間
におけるデータのやりとりを示すタイミングチャートで
ある。

【図７】第１実施例における１６ビット×１６ビット構
成のラスタ／スライス変換レジスタを示す図である。

【図８】第１実施例におけるスライスデータが格納され
たメモリの状態を示す図である。

【図９】第２実施例におけるメモリユニットの構成図で
ある。

【図１０】第２実施例におけるラスタデータが格納され
たメモリの状態を示す図である。

【図１１】第２実施例におけるスライスデータが格納さ
れたメモリの状態を示す図である。

【図１２】画像形成装置におけるキャリッジのスキャン
方向および記録紙の紙送り方向を示す図である。

【符号の説明】

ＣＯＮＴ 制御部 ＤＣ データ変換部 Ｍ メモリ ＲＤ ラスタデータ ＳＤ スライスデータ ２１ ラスタ／スライス変換制御部（第１制御装置、第
２制御装置） ２２ メモリユニット（メモリ） ２７ メモリアドレスカウンタ ２８ ラスタ／スライス変換レジスタ（ラスタ／スライ
ス変換装置） ２９ リードライトコントロール部 ３１ ＣＰＵ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ホストコンピュータから送られてきたラ
   スタ方向データをメモリに格納し、該メモリに格納され
   たラスタ方向データを読み出してスライス方向データに
   変換するデータ変換装置において、 前記メモリのデータバス長がＭビットであり、スライス
   方向のデータがＨビットであり、前記ラスタ方向データ
   のＶ×Ｍ（Ｖは任意の整数）ビット目のデータを格納す
   る前記メモリのアドレスをＮ番地とした場合に、 前記Ｖ×Ｍビット目のデータに続く｛Ｖ＋１｝×Ｍビッ
   ト目のデータを格納するアドレスを、｛Ｎ＋Ｈ｝番地に
   制御する第１制御装置を備えたことを特徴とするデータ
   変換装置。
2. 【請求項２】 前記メモリに格納されたラスタ方向デー
   タを格納するＭビット×Ｍビットのレジスタと、 該レジスタの縦方向バスと横方向バスとを入れ替え、該
   入れ替え後のデータを前記メモリに出力し、該メモリの
   連続するアドレス空間のデータをスライス方向のデータ
   にするラスタ／スライス変換装置とを備えたことを特徴
   とする請求項１記載のデータ変換装置。
3. 【請求項３】 前記ラスタ／スライス変換装置が前記メ
   モリにデータを出力するメモリアドレスをＬ番地とした
   場合に、前記データの次に続くデータを出力するメモリ
   アドレスを｛Ｌ＋Ｈ／Ｍ｝番地に制御する第２制御装置
   を備えたことを特徴とする請求項２記載のデータ変換装
   置。