JPH08272704A - 産業用コンピュータ - Google Patents
産業用コンピュータInfo
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- JPH08272704A JPH08272704A JP7074231A JP7423195A JPH08272704A JP H08272704 A JPH08272704 A JP H08272704A JP 7074231 A JP7074231 A JP 7074231A JP 7423195 A JP7423195 A JP 7423195A JP H08272704 A JPH08272704 A JP H08272704A
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Abstract
(57)【要約】
【目的】 入出力ボードの異常に速やかに対応すること
が可能な産業用コンピュータを提供する。 【構成】 各入出力ボードｂ0〜ｂ6に対応したＶＭＥバ
ス１のＣＳＲ空間ＣＳＲ0〜ＣＳＲ6に、各入出力ボード
ｂ0〜ｂ6に設けられた７セグメントＬＥＤｅ0〜ｅ6の表
示動作をメインＣＰＵボードａ側に切り換える制御レジ
スタＲ01〜Ｒ61と、７セグメントＬＥＤｅ0〜ｅ6に表示
させる数値を示すデータをメインＣＰＵボードａから書
き込む７セグメント・レジスタＲ03〜Ｒ63を設ける。
が可能な産業用コンピュータを提供する。 【構成】 各入出力ボードｂ0〜ｂ6に対応したＶＭＥバ
ス１のＣＳＲ空間ＣＳＲ0〜ＣＳＲ6に、各入出力ボード
ｂ0〜ｂ6に設けられた７セグメントＬＥＤｅ0〜ｅ6の表
示動作をメインＣＰＵボードａ側に切り換える制御レジ
スタＲ01〜Ｒ61と、７セグメントＬＥＤｅ0〜ｅ6に表示
させる数値を示すデータをメインＣＰＵボードａから書
き込む７セグメント・レジスタＲ03〜Ｒ63を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、機器制御等に用いて好
適な産業用コンピュータに関する。
適な産業用コンピュータに関する。
【０００２】
【従来の技術】機器の制御等に利用される産業用コンピ
ュータは、複数の機器を同時に制御できるように複数の
入出力ボードを有している。これら各入出力ボードは、
ＶＭＥバス等のシステム・バスを介して接続されたメイ
ンＣＰＵボードの監視の下に、各々に接続された外部機
器を制御する。
ュータは、複数の機器を同時に制御できるように複数の
入出力ボードを有している。これら各入出力ボードは、
ＶＭＥバス等のシステム・バスを介して接続されたメイ
ンＣＰＵボードの監視の下に、各々に接続された外部機
器を制御する。
【０００３】ところで、近年、このような産業用コンピ
ュータの中に、内部にＣＰＵ（ローカルＣＰＵ）を備え
たインテリジェント入出力ボードを搭載したものがあ
る。この産業用コンピュータでは、各ローカルＣＰＵが
各々の入出力ボードに接続された外部機器を直接制御す
る。そして、メインＣＰＵボードのメインＣＰＵは、Ｖ
ＭＥバスを介してローカルＣＰＵと通信を行い、各入出
力ボードの制御動作を監視する。
ュータの中に、内部にＣＰＵ（ローカルＣＰＵ）を備え
たインテリジェント入出力ボードを搭載したものがあ
る。この産業用コンピュータでは、各ローカルＣＰＵが
各々の入出力ボードに接続された外部機器を直接制御す
る。そして、メインＣＰＵボードのメインＣＰＵは、Ｖ
ＭＥバスを介してローカルＣＰＵと通信を行い、各入出
力ボードの制御動作を監視する。
【０００４】このような産業用コンピュータでは、ＶＭ
Ｅバスが管理することができるＶＭＥバス・アドレス空
間の一部に、メインＣＰＵボードが入出力ボードの監
視、制御に用いるＣＳＲ（コントロール・ステイタス・
レジスタ）を設けている。このＣＳＲは各々の用途に対
応した複数のレジスタから構成されており、また各入出
力ボードに対応させてそれぞれ設けられている。すなわ
ち、メインＣＰＵは、このＣＳＲを介して各入出力ボー
ドの動作状態を監視、制御する。
Ｅバスが管理することができるＶＭＥバス・アドレス空
間の一部に、メインＣＰＵボードが入出力ボードの監
視、制御に用いるＣＳＲ（コントロール・ステイタス・
レジスタ）を設けている。このＣＳＲは各々の用途に対
応した複数のレジスタから構成されており、また各入出
力ボードに対応させてそれぞれ設けられている。すなわ
ち、メインＣＰＵは、このＣＳＲを介して各入出力ボー
ドの動作状態を監視、制御する。
【０００５】
【発明が解決しようとする課題】ところで、各入出力ボ
ードには７セグメントＬＥＤ（発光ダイオード）等によ
る表示手段が設けられており、各入出力ボードのローカ
ルＣＰＵは、自らの入出力ボードの動作に異常を発見し
た場合、この７セグメントＬＥＤに数値を表示させて当
該入出力ボードの異常を外部に知らせる。一方、上述し
たようにメインＣＰＵも各入出力ボードの動作を監視し
ている。このような産業用コンピュータにおいて、ロー
カルＣＰＵは自らの入出力ボードの動作に異常を発見せ
ず、しかるにメインＣＰＵが当該入出力ボードに異常を
発見したような場合、該入出力ボードのＬＥＤは発光し
ない。したがって、このような場合、このコンピュータ
の動作を監督している監督員は、当該入出力ボードの異
常を産業用コンピュータを見ただけでは確認することが
できず、入出力ボードの異常に速やかに対応することが
できないという問題点があった。
ードには７セグメントＬＥＤ（発光ダイオード）等によ
る表示手段が設けられており、各入出力ボードのローカ
ルＣＰＵは、自らの入出力ボードの動作に異常を発見し
た場合、この７セグメントＬＥＤに数値を表示させて当
該入出力ボードの異常を外部に知らせる。一方、上述し
たようにメインＣＰＵも各入出力ボードの動作を監視し
ている。このような産業用コンピュータにおいて、ロー
カルＣＰＵは自らの入出力ボードの動作に異常を発見せ
ず、しかるにメインＣＰＵが当該入出力ボードに異常を
発見したような場合、該入出力ボードのＬＥＤは発光し
ない。したがって、このような場合、このコンピュータ
の動作を監督している監督員は、当該入出力ボードの異
常を産業用コンピュータを見ただけでは確認することが
できず、入出力ボードの異常に速やかに対応することが
できないという問題点があった。
【０００６】本発明は、上述する問題点に鑑みてなされ
たもので、入出力ボードの異常に速やかに対応すること
が可能な産業用コンピュータを提供することを目的とし
ている。
たもので、入出力ボードの異常に速やかに対応すること
が可能な産業用コンピュータを提供することを目的とし
ている。
【０００７】
【課題を解決するための手段】本発明は、上述した目的
を達成するために、外部機器を制御すると共に自らの動
作状態を示す動作データを第１の記憶手段に記憶し、か
つ該動作状態に異常が発生するとこの異常を表示手段に
表示し、第２の記憶手段に書き込まれる制御データに基
づいてその動作が制御される１つまたは複数の入出力ボ
ードと、前記動作データに基づいて該入出力ボードの異
常を検出すると共に、所定の前記制御データを書き込む
ことにより該入出力ボードの制御動作を監視、制御する
メインボードとからなる産業用コンピュータにおいて、
前記表示手段の制御をメインボードから行うように指示
する表示制御データが書き込まれる制御レジスタと、該
表示手段に表示する表示データが書き込まれる表示レジ
スタとを前記第２の記憶手段内に設け、前記メインボー
ドは、前記入出力ボードの異常を検出した場合、前記制
御レジスタに前記表示制御データを書き込むと共に、表
示レジスタに前記表示データを書き込むことによって、
自らが検出した当該入出力ボードの異常状態を前記表示
手段に表示させることを特徴としている。
を達成するために、外部機器を制御すると共に自らの動
作状態を示す動作データを第１の記憶手段に記憶し、か
つ該動作状態に異常が発生するとこの異常を表示手段に
表示し、第２の記憶手段に書き込まれる制御データに基
づいてその動作が制御される１つまたは複数の入出力ボ
ードと、前記動作データに基づいて該入出力ボードの異
常を検出すると共に、所定の前記制御データを書き込む
ことにより該入出力ボードの制御動作を監視、制御する
メインボードとからなる産業用コンピュータにおいて、
前記表示手段の制御をメインボードから行うように指示
する表示制御データが書き込まれる制御レジスタと、該
表示手段に表示する表示データが書き込まれる表示レジ
スタとを前記第２の記憶手段内に設け、前記メインボー
ドは、前記入出力ボードの異常を検出した場合、前記制
御レジスタに前記表示制御データを書き込むと共に、表
示レジスタに前記表示データを書き込むことによって、
自らが検出した当該入出力ボードの異常状態を前記表示
手段に表示させることを特徴としている。
【０００８】
【作用】本発明によれば、メインボードが制御レジスタ
に表示手段の制御をメインボードから行うように指示す
る表示制御データを書き込むと、メインボードが表示レ
ジスタに書き込んだ表示データが表示手段に表示され
る。
に表示手段の制御をメインボードから行うように指示す
る表示制御データを書き込むと、メインボードが表示レ
ジスタに書き込んだ表示データが表示手段に表示され
る。
【０００９】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図２は、本実施例にいる産業用コンピュータの
概略構成図である。図示するように、産業用コンピュー
タＡは、本体Ａ−１、メインＣＰＵボードａ、及び７枚
の入出力ボードｂ0〜ｂ6によって構成されている。ま
た、本体Ａ−１の背面には各入出力ボードｂ0〜ｂ6を外
部機器と接続するコネクタ（図示略）が複数設けられて
いる。
明する。図２は、本実施例にいる産業用コンピュータの
概略構成図である。図示するように、産業用コンピュー
タＡは、本体Ａ−１、メインＣＰＵボードａ、及び７枚
の入出力ボードｂ0〜ｂ6によって構成されている。ま
た、本体Ａ−１の背面には各入出力ボードｂ0〜ｂ6を外
部機器と接続するコネクタ（図示略）が複数設けられて
いる。
【００１０】これらメインＣＰＵボードａと各入出力ボ
ードｂ0〜ｂ6とは、本体Ａ−１に対して抜き差し自在な
カード基板形式に形成されており、一方、本体Ａ−１に
はこれら各ボードに対応したスロットがそれぞれ設けら
れている。また、各スロットには、スロット番号が予め
割り当てられており、例えば、入出力ボードｂ0が挿入
されているスロットにはスロット番号”＃０”が設定さ
れている。また、以下入出力ボードｂ1〜ｂ6が挿入され
ている各スロットには順次スロット番号＃１〜＃６がそ
れぞれ設定されている。
ードｂ0〜ｂ6とは、本体Ａ−１に対して抜き差し自在な
カード基板形式に形成されており、一方、本体Ａ−１に
はこれら各ボードに対応したスロットがそれぞれ設けら
れている。また、各スロットには、スロット番号が予め
割り当てられており、例えば、入出力ボードｂ0が挿入
されているスロットにはスロット番号”＃０”が設定さ
れている。また、以下入出力ボードｂ1〜ｂ6が挿入され
ている各スロットには順次スロット番号＃１〜＃６がそ
れぞれ設定されている。
【００１１】また、入出力ボードｂ0には、このボード
が正常動作状態であることを示すＲＵＮランプｃ0、異
常状態であることを示すＦＡＩＬランプｄ0、およびさ
らに細かな異常状態を示す７セグメントＬＥＤ（発光ダ
イオード）ｅ0が設けられている。ＲＵＮランプｃ0とＦ
ＡＩＬランプｄ0とは、各入出力ボードｂ0〜ｂ6に備え
られたローカルＣＰＵ（以下に説明する）または必要に
よりメインＣＰＵボードａによってその動作が制御さ
れ、７セグメントＬＥＤｅ0は、このローカルＣＰＵあ
るいは必要に応じてメインＣＰＵ（以下に説明する）に
よってその表示動作が制御される。また、他の入出力ボ
ードｂ1〜ｂ6も入出力ボードｂ0と同様に構成されてい
る。
が正常動作状態であることを示すＲＵＮランプｃ0、異
常状態であることを示すＦＡＩＬランプｄ0、およびさ
らに細かな異常状態を示す７セグメントＬＥＤ（発光ダ
イオード）ｅ0が設けられている。ＲＵＮランプｃ0とＦ
ＡＩＬランプｄ0とは、各入出力ボードｂ0〜ｂ6に備え
られたローカルＣＰＵ（以下に説明する）または必要に
よりメインＣＰＵボードａによってその動作が制御さ
れ、７セグメントＬＥＤｅ0は、このローカルＣＰＵあ
るいは必要に応じてメインＣＰＵ（以下に説明する）に
よってその表示動作が制御される。また、他の入出力ボ
ードｂ1〜ｂ6も入出力ボードｂ0と同様に構成されてい
る。
【００１２】図３は、上述した各基板の接続状態を示す
図である。メインＣＰＵボードａと各入出力ボードｂ0
〜ｂ6とは、ＶＭＥバス１を介してそれぞれ接続されて
いる。このＶＭＥバス１は産業用コンピュータ等で利用
されている国際標準のシステム・バスである。メインＣ
ＰＵボードａは、メインＣＰＵａ1、ＲＯＭａ2（読み出
し専用メモリ）、及びＲＡＭａ3（読み出し／書き込み
メモリ）、及びＶＭＥバスコントローラａ4によって構
成されている。メインＣＰＵａ1は、ＲＯＭａ2に記憶さ
れているプログラムに従って動作し、ＶＭＥバスコント
ローラａ4を介して各入出力ボードｂ0〜ｂ6の動作を監
視制御する。ＲＡＭａ3は、メインＣＰＵａ1がプログラ
ムを実行する際に各種フラッグを設定したり、あるいは
演算データを記憶する。
図である。メインＣＰＵボードａと各入出力ボードｂ0
〜ｂ6とは、ＶＭＥバス１を介してそれぞれ接続されて
いる。このＶＭＥバス１は産業用コンピュータ等で利用
されている国際標準のシステム・バスである。メインＣ
ＰＵボードａは、メインＣＰＵａ1、ＲＯＭａ2（読み出
し専用メモリ）、及びＲＡＭａ3（読み出し／書き込み
メモリ）、及びＶＭＥバスコントローラａ4によって構
成されている。メインＣＰＵａ1は、ＲＯＭａ2に記憶さ
れているプログラムに従って動作し、ＶＭＥバスコント
ローラａ4を介して各入出力ボードｂ0〜ｂ6の動作を監
視制御する。ＲＡＭａ3は、メインＣＰＵａ1がプログラ
ムを実行する際に各種フラッグを設定したり、あるいは
演算データを記憶する。
【００１３】入出力ボードｂ0は、ローカルＣＰＵｂ0
1、ＲＯＭｂ02、ＲＡＭｂ03、及びＶＭＥバスコントロ
ーラｂ04によって構成されている。ローカルＣＰＵｂ01
は、ＶＭＥバスコントローラｂ04を介してメインＣＰＵ
ボードａと交信する。すなわち、入出力ボードｂ0は、
ＶＭＥバスコントローラｂ04によりＶＭＥバス１を介し
てメインＣＰＵボードａのＶＭＥバスコントローラａ4
と交信することによって、制御情報を送受信しメインＣ
ＰＵボードａによって監視制御される。また、ローカル
ＣＰＵｂ01は、メインＣＰＵボードａから転送されてＲ
ＡＭｂ03に記憶される制御データに基づいて機器０を制
御すると共に、この時に機器０との間で授受される各種
データを制御動作情報としてＲＡＭｂ03に記憶する。な
お、他の各入出力ボードｂ1〜ｂ6も入出力ボードｂ0と
全く同一に構成されている。
1、ＲＯＭｂ02、ＲＡＭｂ03、及びＶＭＥバスコントロ
ーラｂ04によって構成されている。ローカルＣＰＵｂ01
は、ＶＭＥバスコントローラｂ04を介してメインＣＰＵ
ボードａと交信する。すなわち、入出力ボードｂ0は、
ＶＭＥバスコントローラｂ04によりＶＭＥバス１を介し
てメインＣＰＵボードａのＶＭＥバスコントローラａ4
と交信することによって、制御情報を送受信しメインＣ
ＰＵボードａによって監視制御される。また、ローカル
ＣＰＵｂ01は、メインＣＰＵボードａから転送されてＲ
ＡＭｂ03に記憶される制御データに基づいて機器０を制
御すると共に、この時に機器０との間で授受される各種
データを制御動作情報としてＲＡＭｂ03に記憶する。な
お、他の各入出力ボードｂ1〜ｂ6も入出力ボードｂ0と
全く同一に構成されている。
【００１４】次に、図４は、ＣＳＲ空間の構成を示すア
ドレス・マップである。ＶＭＥバスの仕様では、所定の
アドレス空間（Ａ２４空間）に、メインＣＰＵボードが
入出力ボードを監視、制御するためのＣＳＲ空間が設け
られている。このＣＳＲ空間は、各々５１２キロバイト
の容量で最大２１個、すなわち最大で２１枚の入出力ボ
ードが制御できるように設けられている。
ドレス・マップである。ＶＭＥバスの仕様では、所定の
アドレス空間（Ａ２４空間）に、メインＣＰＵボードが
入出力ボードを監視、制御するためのＣＳＲ空間が設け
られている。このＣＳＲ空間は、各々５１２キロバイト
の容量で最大２１個、すなわち最大で２１枚の入出力ボ
ードが制御できるように設けられている。
【００１５】いま、この実施例の産業用コンピュータは
合計６枚の入出力ボードｂ0〜ｂ6によって構成されてお
り、各入出力ボードｂ0〜ｂ6に対応するＣＳＲ空間は、
図示するように本体Ａ−１のスロット番号＃０〜＃６に
対応させてＣＳＲ空間ＣＳＲ0〜ＣＳＲ6となる。
合計６枚の入出力ボードｂ0〜ｂ6によって構成されてお
り、各入出力ボードｂ0〜ｂ6に対応するＣＳＲ空間は、
図示するように本体Ａ−１のスロット番号＃０〜＃６に
対応させてＣＳＲ空間ＣＳＲ0〜ＣＳＲ6となる。
【００１６】次に、図１はＣＳＲ空間の詳細を示すアド
レス・マップである。入出力ボードｂ0に対応するＣＳ
Ｒ空間ＣＳＲ0には、制御レジスタＲ01、状態レジスタ
Ｒ02、７セグメント・レジスタＲ03、ＩＤレジスタＲ0
4、改訂レジスタＲ05、及びベースアドレス・レジスタ
Ｒ06がそれぞれ設けられている。これらの各レジスタ
は、各々２バイトの容量で図示するアドレスにマッピン
グされている。なお、これら各レジスタは、実際には入
出力ボードｂ0のＶＭＥバスコントローラｂ04内のメモ
リに設定されるものであり、以下のような役割を果た
す。
レス・マップである。入出力ボードｂ0に対応するＣＳ
Ｒ空間ＣＳＲ0には、制御レジスタＲ01、状態レジスタ
Ｒ02、７セグメント・レジスタＲ03、ＩＤレジスタＲ0
4、改訂レジスタＲ05、及びベースアドレス・レジスタ
Ｒ06がそれぞれ設けられている。これらの各レジスタ
は、各々２バイトの容量で図示するアドレスにマッピン
グされている。なお、これら各レジスタは、実際には入
出力ボードｂ0のＶＭＥバスコントローラｂ04内のメモ
リに設定されるものであり、以下のような役割を果た
す。
【００１７】制御レジスタＲ01は、アドレスFFFC〜FFFE
（１６進表示）の２バイトにマッピングされており、入
出力ボードｂ0の初期化（リセット）または自己診断等
をローカルＣＰＵｂ01に指示する制御データがメインＣ
ＰＵａ1によって書き込まれるレジスタである。例え
ば、この２バイトの領域に設定される制御データは、最
下位ビットが入出力ボードｂ0の初期化を指示するビッ
ト、第２ビットが自己診断を指示する割り込みビット、
第４ビットが７セグメントＬＥＤｅ0の表示動作をメイ
ンＣＰＵａ1からの指定に切り換えるビット等に予め決
められている。
（１６進表示）の２バイトにマッピングされており、入
出力ボードｂ0の初期化（リセット）または自己診断等
をローカルＣＰＵｂ01に指示する制御データがメインＣ
ＰＵａ1によって書き込まれるレジスタである。例え
ば、この２バイトの領域に設定される制御データは、最
下位ビットが入出力ボードｂ0の初期化を指示するビッ
ト、第２ビットが自己診断を指示する割り込みビット、
第４ビットが７セグメントＬＥＤｅ0の表示動作をメイ
ンＣＰＵａ1からの指定に切り換えるビット等に予め決
められている。
【００１８】また、７セグメントＬＥＤｅ0の表示動作
は、上述した制御データの第４ビットの設定値が例え
ば”０”の場合にローカルＣＰＵｂ01による制御モード
であり、当該ビットの設定値が”１”の場合にはメイン
ＣＰＵａ1による制御モードに切り替わる。すなわち、
入出力ボードｂ0は、この制御データの各ビットの値に
基づいて、初期化、自己診断、あるいは７セグメントＬ
ＥＤｅ0の制御モードの切り換え等を行う。
は、上述した制御データの第４ビットの設定値が例え
ば”０”の場合にローカルＣＰＵｂ01による制御モード
であり、当該ビットの設定値が”１”の場合にはメイン
ＣＰＵａ1による制御モードに切り替わる。すなわち、
入出力ボードｂ0は、この制御データの各ビットの値に
基づいて、初期化、自己診断、あるいは７セグメントＬ
ＥＤｅ0の制御モードの切り換え等を行う。
【００１９】状態レジスタＲ02は、アドレスFFF8〜FFFA
にマッピングされており、上述した自己診断の結果を表
示することを指示する制御データがメインＣＰＵボード
ａによって書き込まれるレジスタである。すなわち、ロ
ーカルＣＰＵｂ01は、この制御データが状態レジスタＲ
02に書き込まれると、自らのボードが異常であると判断
した場合はＦＡＩＬランプｄ0を点灯させ、正常である
と判断した場合にはＲＵＮランプｃ0を点灯させる。
にマッピングされており、上述した自己診断の結果を表
示することを指示する制御データがメインＣＰＵボード
ａによって書き込まれるレジスタである。すなわち、ロ
ーカルＣＰＵｂ01は、この制御データが状態レジスタＲ
02に書き込まれると、自らのボードが異常であると判断
した場合はＦＡＩＬランプｄ0を点灯させ、正常である
と判断した場合にはＲＵＮランプｃ0を点灯させる。
【００２０】次に、７セグメント・レジスタＲ03は、ア
ドレスFFF4〜FFF6にマッピングされており、上述した自
己診断結果の内容を７セグメントＬＥＤｅ0によって表
示することを指示する制御データがメインＣＰＵボード
ａによって書き込まれるレジスタである。ローカルＣＰ
Ｕｂ01は、７セグメント・レジスタＲ03に己診断結果の
内容の表示を指示する制御データが書き込まれると、異
常の内容に対応した数値を７セグメントＬＥＤｅ0に表
示させる。
ドレスFFF4〜FFF6にマッピングされており、上述した自
己診断結果の内容を７セグメントＬＥＤｅ0によって表
示することを指示する制御データがメインＣＰＵボード
ａによって書き込まれるレジスタである。ローカルＣＰ
Ｕｂ01は、７セグメント・レジスタＲ03に己診断結果の
内容の表示を指示する制御データが書き込まれると、異
常の内容に対応した数値を７セグメントＬＥＤｅ0に表
示させる。
【００２１】また、上述した制御レジスタＲ01によって
７セグメントＬＥＤｅ0の表示動作をメインＣＰＵａ1か
ら指定するように指示されている場合、この７セグメン
トＬＥＤｅ0にはメインＣＰＵボードａによる入出力ボ
ードｂ0の動作確認結果に基づいた数値が表示される。
７セグメントＬＥＤｅ0の表示動作をメインＣＰＵａ1か
ら指定するように指示されている場合、この７セグメン
トＬＥＤｅ0にはメインＣＰＵボードａによる入出力ボ
ードｂ0の動作確認結果に基づいた数値が表示される。
【００２２】ＩＤレジスタＲ04は、アドレスFFF0〜FFF2
にマッピングされており、メインＣＰＵボードａに入出
力ボードｂ0のＩＤ番号を知らせるレジスタである。ロ
ーカルＣＰＵｂ01は、ＩＤレジスタＲ04が読み出される
と、予め自らに設定されているＩＤ番号をメインＣＰＵ
ボードａに出力する。
にマッピングされており、メインＣＰＵボードａに入出
力ボードｂ0のＩＤ番号を知らせるレジスタである。ロ
ーカルＣＰＵｂ01は、ＩＤレジスタＲ04が読み出される
と、予め自らに設定されているＩＤ番号をメインＣＰＵ
ボードａに出力する。
【００２３】改訂レジスタＲ05は、アドレスFFEC〜FFEE
にマッピングされており、メインＣＰＵボードａに入出
力ボードｂ0の改訂情報を知らせる読み出しレジスタで
ある。ローカルＣＰＵｂ01は、改訂レジスタＲ05が読み
出されると、自らが記憶している入出力ボードｂ0の改
訂情報をメインＣＰＵボードａに出力する。
にマッピングされており、メインＣＰＵボードａに入出
力ボードｂ0の改訂情報を知らせる読み出しレジスタで
ある。ローカルＣＰＵｂ01は、改訂レジスタＲ05が読み
出されると、自らが記憶している入出力ボードｂ0の改
訂情報をメインＣＰＵボードａに出力する。
【００２４】また、ベースアドレス・レジスタＲ06は、
アドレスFFE8〜FFEAにマッピングされており、入出力ボ
ードｂ0の制御動作状態、すなわち、入出力ボードｂ0と
これによって制御されている機器０間で送受信される制
御情報を記憶するコミュニケーション領域のアドレスが
書き込まれるレジスタである。このコミュニケーション
領域は、上述した制御動作情報が記憶されているＲＡＭ
ｂ03に割り付けられるアドレス領域であり、メインＣＰ
Ｕボードａは、このベースアドレス・レジスタＲ06のア
ドレスが指し示すコミュニケーション領域をアクセスす
ることにより入出力ボードｂ0の動作状態を判断する。
アドレスFFE8〜FFEAにマッピングされており、入出力ボ
ードｂ0の制御動作状態、すなわち、入出力ボードｂ0と
これによって制御されている機器０間で送受信される制
御情報を記憶するコミュニケーション領域のアドレスが
書き込まれるレジスタである。このコミュニケーション
領域は、上述した制御動作情報が記憶されているＲＡＭ
ｂ03に割り付けられるアドレス領域であり、メインＣＰ
Ｕボードａは、このベースアドレス・レジスタＲ06のア
ドレスが指し示すコミュニケーション領域をアクセスす
ることにより入出力ボードｂ0の動作状態を判断する。
【００２５】図５は、このベースアドレス空間を示すア
ドレスマップである。この図において、符号Ｍは、メイ
ンＣＰＵボードａのＲＯＭａ2及びＲＡＭａ3のアドレス
がマッピングされるメインメモリである。また、符号Ｃ
Ｋ0〜ＣＫ6は、上述したベースアドレス・レジスタに設
定されるアドレスに基づいてマッピングされたコミュニ
ケーション領域である。この各コミュニケーション領域
ＣＫ0〜ＣＫ6は、全体で４ギガバイト（アドレス0000 0
000〜FFFF FFFF）のベースアドレス空間内の未使用空間
に互いに重複しないように設定されている。
ドレスマップである。この図において、符号Ｍは、メイ
ンＣＰＵボードａのＲＯＭａ2及びＲＡＭａ3のアドレス
がマッピングされるメインメモリである。また、符号Ｃ
Ｋ0〜ＣＫ6は、上述したベースアドレス・レジスタに設
定されるアドレスに基づいてマッピングされたコミュニ
ケーション領域である。この各コミュニケーション領域
ＣＫ0〜ＣＫ6は、全体で４ギガバイト（アドレス0000 0
000〜FFFF FFFF）のベースアドレス空間内の未使用空間
に互いに重複しないように設定されている。
【００２６】なお、他の各入出力ボードｂ1〜ｂ6（該入
出力ボードｂ1〜ｂ6に対応したスロット番号）に対応さ
せて設けられた各ＣＳＲエリアＣＳＲ1〜ＣＳＲ6には、
上述した各レジスタがそれぞれ同様にマッピングされて
いる。
出力ボードｂ1〜ｂ6に対応したスロット番号）に対応さ
せて設けられた各ＣＳＲエリアＣＳＲ1〜ＣＳＲ6には、
上述した各レジスタがそれぞれ同様にマッピングされて
いる。
【００２７】上述した産業用コンピュータにおいて、電
源が投入されてメインＣＰＵボードａが起動すると、メ
インＣＰＵａ1は、ＲＯＭａ2に記憶されたプログラムに
従ってまず各入出力ボードｂ0〜ｂ6を初期化する。すな
わち、入出力ボードｂ0〜ｂ6内の各ＲＡＭｂ03〜ｂ63の
記憶内容をリセットする。そして、図６に示したベース
アドレス空間に各入出力ボードｂ0〜ｂ6に対応したコミ
ュニケーション領域ＣＫ0〜ＣＫ6を以下のようにマッピ
ングする。
源が投入されてメインＣＰＵボードａが起動すると、メ
インＣＰＵａ1は、ＲＯＭａ2に記憶されたプログラムに
従ってまず各入出力ボードｂ0〜ｂ6を初期化する。すな
わち、入出力ボードｂ0〜ｂ6内の各ＲＡＭｂ03〜ｂ63の
記憶内容をリセットする。そして、図６に示したベース
アドレス空間に各入出力ボードｂ0〜ｂ6に対応したコミ
ュニケーション領域ＣＫ0〜ＣＫ6を以下のようにマッピ
ングする。
【００２８】先ず、メインＣＰＵａ1は、メインメモリ
Ｍの容量を確認し、ベースアドレス空間における当該メ
インメモリＭが占める領域を、例えばアドレス0000 000
0〜1FFF 0000にマッピングする。このようにメインメモ
リＭをマッピングすることによって、ベースアドレス空
間中の未使用アドレスはアドレス1FFF 0001〜FFFF FFFF
となる。次に、メインＣＰＵａ1は、スロット番号＃０
に該当する入出力ボードｂ0のコミュニケーション領域
ＣＫ0をこの未使用アドレス内の連続したアドレス2000
0000〜3FFF 0000にマッピングする。以後、同様にして
各スロット番号＃１〜＃６に装着された各入出力ボード
ｂ1〜ｂ6に対応するコミュニケーション領域ＣＫ1〜Ｃ
Ｋ6が図示するアドレスにそれぞれマッピングされる。
Ｍの容量を確認し、ベースアドレス空間における当該メ
インメモリＭが占める領域を、例えばアドレス0000 000
0〜1FFF 0000にマッピングする。このようにメインメモ
リＭをマッピングすることによって、ベースアドレス空
間中の未使用アドレスはアドレス1FFF 0001〜FFFF FFFF
となる。次に、メインＣＰＵａ1は、スロット番号＃０
に該当する入出力ボードｂ0のコミュニケーション領域
ＣＫ0をこの未使用アドレス内の連続したアドレス2000
0000〜3FFF 0000にマッピングする。以後、同様にして
各スロット番号＃１〜＃６に装着された各入出力ボード
ｂ1〜ｂ6に対応するコミュニケーション領域ＣＫ1〜Ｃ
Ｋ6が図示するアドレスにそれぞれマッピングされる。
【００２９】そして、各入出力ボードｂ0〜ｂ6が各々に
接続された機器０〜６の制御を開始すると、メインＣＰ
Ｕａ1は、例えば一定時間毎にコミュニケーション領域
ＣＫ0〜ＣＫ6に記憶されているデータを検索することに
より、各入出力ボードｂ0〜ｂ6の動作状態を監視する。
接続された機器０〜６の制御を開始すると、メインＣＰ
Ｕａ1は、例えば一定時間毎にコミュニケーション領域
ＣＫ0〜ＣＫ6に記憶されているデータを検索することに
より、各入出力ボードｂ0〜ｂ6の動作状態を監視する。
【００３０】ここで、例えば入出力ボードｂ0に異常を
発見した場合、メインＣＰＵａ1は、制御レジスタＲ01
に自己診断を指示する制御データを書き込む。この結
果、ローカルＣＰＵｂ01は、自らのボード内の各種回路
の動作を確認し、その結果をＦＡＩＬランプｄ0あるい
はＲＵＮランプｃ0、および７セグメントＬＥＤｅ0の点
灯によって外部に知らせると共に、状態レジスタＲ02お
よび７セグメント・レジスタＲ03にこれらの点灯状態を
出力する。
発見した場合、メインＣＰＵａ1は、制御レジスタＲ01
に自己診断を指示する制御データを書き込む。この結
果、ローカルＣＰＵｂ01は、自らのボード内の各種回路
の動作を確認し、その結果をＦＡＩＬランプｄ0あるい
はＲＵＮランプｃ0、および７セグメントＬＥＤｅ0の点
灯によって外部に知らせると共に、状態レジスタＲ02お
よび７セグメント・レジスタＲ03にこれらの点灯状態を
出力する。
【００３１】そして、ローカルＣＰＵｂ01が自らのボー
ドが正常な動作状態であるとする自己診断結果を出力し
た場合、メインＣＰＵａ1は、制御レジスタＲ01の第４
ビットを”０”から”１”に書き換えると共に、７セグ
メント・レジスタＲ03”に自らの診断結果に基づく数値
データを書き込む。この結果、７セグメントＬＥＤｅ0
の表示制御はローカルＣＰＵｂ01からメインＣＰＵａ1
に移管され、当該７セグメントＬＥＤｅ0にはメインＣ
ＰＵａ1による診断結果を反映した数値が表示される。
ドが正常な動作状態であるとする自己診断結果を出力し
た場合、メインＣＰＵａ1は、制御レジスタＲ01の第４
ビットを”０”から”１”に書き換えると共に、７セグ
メント・レジスタＲ03”に自らの診断結果に基づく数値
データを書き込む。この結果、７セグメントＬＥＤｅ0
の表示制御はローカルＣＰＵｂ01からメインＣＰＵａ1
に移管され、当該７セグメントＬＥＤｅ0にはメインＣ
ＰＵａ1による診断結果を反映した数値が表示される。
【００３２】
【発明の効果】以上説明したように、本発明の産業用コ
ンピュータによれば、メインボードが制御レジスタに表
示手段の制御をメインボードから行うように指示する表
示制御データを書き込むと、メインボードが表示レジス
タに書き込んだ表示データが表示手段に表示される。す
なわち、入出力ボードが自らの異常を発見することがで
きず、しかるにメインボードが入出力ボードの異常を発
見した場合において、メインボードは表示手段を自ら制
御してこの異常を外部に知らせることができる。したが
って、入出力ボードの異常に速やかに対応して、当該産
業用コンピュータを正常な状態に復旧させることが可能
である。
ンピュータによれば、メインボードが制御レジスタに表
示手段の制御をメインボードから行うように指示する表
示制御データを書き込むと、メインボードが表示レジス
タに書き込んだ表示データが表示手段に表示される。す
なわち、入出力ボードが自らの異常を発見することがで
きず、しかるにメインボードが入出力ボードの異常を発
見した場合において、メインボードは表示手段を自ら制
御してこの異常を外部に知らせることができる。したが
って、入出力ボードの異常に速やかに対応して、当該産
業用コンピュータを正常な状態に復旧させることが可能
である。
【図１】本発明においてＣＳＲエリアの詳細を示すアド
レス・マップである。
レス・マップである。
【図２】本発明における産業用コンピュータの構成を示
す斜視図である。
す斜視図である。
【図３】本発明においてメインＣＰＵボードと入出力ボ
ードの接続を示す図である。
ードの接続を示す図である。
【図４】本発明においてＣＳＲ領域の概要を示すアドレ
ス・マップである。
ス・マップである。
【図５】本発明においてベースアドレス領域のアドレス
・マップである。
・マップである。
Ａ 産業用コンピュータ Ａ−１ 本体 ａ メインＣＰＵボード ｂ0〜ｂ6 入出力ボード ａ1 メインＣＰＵ ａ2 ｂ02〜ｂ62 ＲＯＭ ａ3、ｂ03〜ｂ63 ＲＡＭ ａ4、ｂ04〜ｂ64 ＶＭＥバスコントローラ ｃ0〜ｃ6 ＲＵＮランプ ｄ0〜ｄ6 ＦＡＩＬランプ ｅ0〜ｅ6 ７セグメントＬＥＤ １ ＶＭＥバス Ｒ01 制御レジスタ Ｒ02 状態レジスタ Ｒ03 ７セグメント・レジスタ Ｒ04 ＩＤレジスタ Ｒ05 改訂レジスタ Ｒ06 ベースアドレス・レジスタ Ｍ メインメモリ ＣＫ0〜ＣＫ6 コミュニケーション領域 ＣＳＲ0〜ＣＳＲ6 ＣＳＲ領域
Claims (1)
- 【請求項１】 外部機器を制御すると共に自らの動作状
態を示す動作データを第１の記憶手段に記憶し、かつ該
動作状態に異常が発生するとこの異常を表示手段に表示
し、第２の記憶手段に書き込まれる制御データに基づい
てその動作が制御される１つまたは複数の入出力ボード
と、前記動作データに基づいて該入出力ボードの異常を
検出すると共に、所定の前記制御データを書き込むこと
により該入出力ボードの制御動作を監視、制御するメイ
ンボードとからなる産業用コンピュータにおいて、 前記表示手段の制御をメインボードから行うように指示
する表示制御データが書き込まれる制御レジスタと、該
表示手段に表示する表示データが書き込まれる表示レジ
スタとを前記第２の記憶手段内に設け、 前記メインボードは、前記入出力ボードの異常を検出し
た場合、前記制御レジスタに前記表示制御データを書き
込むと共に、表示レジスタに前記表示データを書き込む
ことによって、自らが検出した当該入出力ボードの異常
状態を前記表示手段に表示させる、 ことを特徴とする産業用コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074231A JPH08272704A (ja) | 1995-03-30 | 1995-03-30 | 産業用コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074231A JPH08272704A (ja) | 1995-03-30 | 1995-03-30 | 産業用コンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08272704A true JPH08272704A (ja) | 1996-10-18 |
Family
ID=13541200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7074231A Withdrawn JPH08272704A (ja) | 1995-03-30 | 1995-03-30 | 産業用コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08272704A (ja) |
-
1995
- 1995-03-30 JP JP7074231A patent/JPH08272704A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |