JPH08272730A

JPH08272730A - ファクシミリ装置

Info

Publication number: JPH08272730A
Application number: JP7752095A
Authority: JP
Inventors: Masatoshi Inoue; 正俊井上
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-04-03
Filing date: 1995-04-03
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】ファクシミリ装置において、ＣＰＵがメカコ
ントロールのＩ／Ｏ制御を行おうとする場合、同期信号
から一定時間以内にレスポンス（制御）を返さなくては
ならないという従来の制約（時間制限）をなくし、ＤＭ
Ａシステムの動作拡張を容易に行えるようにする。【構成】ハードウェアタイマからのインタラプト（Ｓ
ＹＮＣ）をトリガとしてＭＯＶＥ命令をＤＭＡで行うシ
ステムを構築する。また、ＤＭＡ動作をキュー構成とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ装置のＩ
／Ｏ制御部（システム制御部）に関する。

【０００２】

【従来の技術】従来の装置では、例えば特開平１−０７
０８５７号公報に記載されているように、プロセッサが
一つのタスクを実行中に順序づけられた次のタスクの取
込みをＤＭＡ回路が同時に行うことにより、タスクの実
務を中断なく行いプロセッサ要素のタスク処理速度を全
体的に向上させている。

【０００３】

【発明が解決しようとする課題】上記従来技術では、Ｃ
ＰＵがメカコントロールのＩ／Ｏ制御を行おうとする場
合、多くはメカとの同期合わせはハードウェアタイマか
らのインタラプトによって行われている。その場合、同
期信号から一定時間以内にレスポンス（制御）を返さな
くてはならない制約があった。このため、複雑なシステ
ムになる程インタラプトの増加により多重処理が煩雑に
なり、システムジョブの増減による処理時間の変動等に
よってハードウェアタイマからのレスポンス時間の誤差
が大きくなり制約が守れなくなるという問題があった。
本発明の目的は、このような問題点を改善し、前記時間
制限による制約をなくすることが可能なファクシミリ装
置（ファクシミリコントロールシステム）を提供するこ
とにある。また、ＤＭＡ動作をキュー構成とすることで
ＤＭＡシステムの動作拡張を容易に行える構成とするこ
とを目的とする。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、ファクシミリ装置における
ＤＭＡ動作をキュー構成とし、ハードウェアタイマから
のインタラプト（ＳＹＮＣ）をトリガとしてＭＯＶＥ命
令をＤＭＡで行うように構成したことに特徴がある。す
なわち、タイマからのトラガを起動パルスとし、キュー
メモリの内容からディストネーションアドレスとディス
トネーションデータを読み込む制御手段（図３の５２）
を備え、ＤＭＡにてコマンドデータセットを実行する。
また、請求項２記載の発明は、請求項１記載の発明にお
いて、次のディストネーション先のデータが格納されて
いるアドレスを読み込むことによりキュー動作を行い、
そのキューアドレスとスタートアドレスとが一致した場
合には、ＤＭＡ動作を停止させる制御手段を備えたこと
に特徴がある。また、請求項３記載の発明は、請求項１
記載の発明において、前記ディストネーションアドレス
を得るにはソースアドレスにて読み取り、そのソースア
ドレスをストアすることによってコマンドデータをセッ
トする制御手段を備えたことに特徴がある。また、請求
項４記載の発明は、請求項２記載の発明において、前記
ディストネーションアドレスを得るにはソースアドレス
にて読み取り、そのソースアドレスをストアすることに
よってコマンドデータをセットする制御手段を備えたこ
とに特徴がある。また、請求項５記載の発明は、請求項
２記載の発明における、スタートアドレスとの一致によ
りＤＭＡ動作を停止させる制御手段に替えて、読み込ん
だキューアドレスの内容が予め設定した任意の値と一致
した場合に、ＤＭＡ動作を停止させる制御手段を備える
ことに特徴がある。また、請求項６記載の発明は、請求
項５記載の発明において、前記ディストネーションアド
レスを得るにはソースアドレスにて読み取り、そのソー
スアドレスをストアすることによってコマンドデータを
セットする制御手段を備えたことに特徴がある。また、
請求項７記載の発明は、請求項２、４記載の発明におい
て、キューメモリから読み出した値によりリード／ライ
ト動作を切り換える制御手段を設けたことに特徴があ
る。

【０００５】

【作用】請求項１記載の発明においては、ＤＭＡＣ（Ｄ
ＭＡＣＯＮＴＲＯＬＬＥＲ）は、タイマからのインタ
ラプト（ＳＹＮＣ）をトリガとして起動され、キューメ
モリの内容からディストネーションアドレス／データを
読み込み、ＭＯＶＥ命令等のコマンドデータセットをＤ
ＭＡで実行する。これにより、トリガから一定時間以内
にコマンド制御を確実に行う。請求項２記載の発明にお
いては、そのＤＭＡ動作を停止させるのは、読み込んだ
キューアドレスとスタートアドレスとが一致する場合と
する。これにより、制御を容易に行い、多くのキュー動
作可能なコマンドを設定する。請求項３、４、６記載の
発明においては、前記ディストネーションアドレスはソ
ースアドレスから得て、コマンドデータのセットはソー
スデータをストアすることにより行う。請求項５記載の
発明においては、前記ＤＭＡ動作を停止させるのは、読
み込んだキューアドレスの内容が予め設定した任意の値
（例えば”０”）と一致した場合とする。これにより、
制御を容易に行い、多くのキュー動作可能なコマンドを
設定する。請求項７記載の発明においては、予めキュー
メモリに設定した制御データを用いてリード／ライトを
行い、複雑な制御にも柔軟に対応する。

【０００６】

【実施例】以下、本発明の一実施例を図面により説明す
る。図２は、本発明の一実施例におけるファクシミリ装
置の構成図である。図２において、１は、配設された表
示キーや操作キーにより装置の動作状態を表示するとと
もに、オペレータが加入者番号の入力等、各種操作を行
うための表示部（Ｏ．Ｐ．Ｕ）である。２は、ＣＣＤ等
から構成され、送信、複写する原稿画像を所定の解像度
で読み取る読取部（ＳＣＡＮＮＥＲ）である。３は、受
信データあるいは読取った画情報を記録紙に記録した
り、様々なレポートを記録紙出力する書込部（ＰＬＯＴ
ＴＥＲ）である。４は、画情報を一時蓄積するためのバ
ッファメモリである。６は、既知の符号化方式により送
信する画情報データを符号化圧縮するとともに、受信し
た画情報を復号化して再生する圧縮復号部（Ｄ．Ｃ．
Ｒ）である。

【０００７】また７は、ファクシミリ装置全体の制御処
理を実行するシステム制御部（Ｓ．Ｃ．Ｕ）であって、
制御処理プログラムやその制御処理に必要な種々のデー
タ、および装置固有の各種情報（例えば発番号・着番
号、モデム情報等）を記憶するためのメモリ（ＣＰＵを
含むプログラムメモリ、システムＲＡＭ等）で構成され
る。また８は、読取部２で読取った画情報や通信により
受信した画情報を符号化圧縮された状態で記憶するため
の画情報蓄積部（ＳＡＦ）である。９は、網制御部１０
およびモデム部１１を介して他装置との通信を制御する
通信制御部（ＣＣＵ）である。１０は、電話回線等に接
続され、発着信の際に所定の回線制御を行う網制御部
（ＮＣＵ）であって、自動発着信機能を有する。１１
は、画情報を変復調して伝送するとともに、伝送制御の
ための各種手順信号を伝送するためのモデム部（ＭＤ
Ｍ）である。１２は、アプリケーション機能拡張／容量
増量等のために用いるＩＣＣＡＲＤを収容するための
ＩＣＣＡＲＤスロットである。これらはシステムバス
１３によって接続される。

【０００８】図３は、図２に示したシステム制御部の構
成図である。図３において、５１は制御処理プログラム
を実行するＣＰＵ、５２はタイマ５３からのキャラクタ
同期（ＳＹＮＣ）をトリガとして起動し、ＤＭＡを実行
するＤＭＡＣ（ＤＭＡＣＯＮＴＲＯＬＬＥＲ）、５３
はタイミングジェネレータ（ＴＩＭＩＮＧＧＥＮＥＲ
ＡＴＥＲ）、５４はアナログ信号／ディジタル信号変換
処理を行う入出力デコーダ（Ｉ／ＯＤＥＣＯＤＥ
Ｒ）、５５は割込みコントローラ（ＩＮＴＥＲＲＵＰＴ
ＣＯＮＴＲＯＬＬＥＲ）、５６はＣＰＵアドレスバス
（ＣＰＵＡＤＲＥＳＳＢＵＳ）、５７はデータバス
（ＤＡＴＡＢＵＳ）、５８はアドレスバス（ＡＤＲＥ
ＳＳＢＵＳ）である。

【０００９】図４は、図３に示したＤＭＡＣの構成図で
ある。図４において、３１は、キューアドレスを格納す
るためのレジスタ、３２は、Ｉ／Ｏアドレスを格納する
ためのレジスタ、３３は、Ｉ／Ｏデータを格納するため
のレジスタ、３４は、バンクアドレスレジスタである。
２１は、ＣＰＵコマンドのデータ設定時とキューアドレ
ス読み込み時にデータバス５７、ＤＭＡ時にカウントア
ップしたアドレスをロードするときにインターナルデー
タバス４６を選択するマルチプレクサ（ＭＰＸ）であ
る。４３は、アドレスをインクリメントする場合に用い
る加算器（ＡＤＤＥＲ）である。４１は、レジスタ（Ｒ
ＥＧ）３１がインクリメントアドレスがロードされたと
きにＤＭＡ途中で出力アドレスが変化するのを防ぐため
のラッチ（ＬＡＴＣＨ）である。２２は、ＲＡＭ（図示
せず）からデータをロードするときもしくはＲＡＭにス
トアするときにラッチ４１のアドレスを選択するマルチ
プレクサ（ＭＰＸ）であって、ＭＯＶＥ命令を行う際に
はレジスタ（ＲＥＧ）３２の内容を選択する。４４は、
データバス４７にデータを出力するバッファメモリ（３
ＳＴＡＴＥ）である。４２は、制御プロセッサ（ＣＭ
Ｐ）、４９は、コマンドバスである。

【００１０】次に、図１、図３、図４を用い、上記構成
によるＤＭＡ時のＩ／Ｏ制御方法について説明する。図
１は、本発明の第１の実施例におけるＤＭＡ動作時のメ
モリ内容を示す概念図であり、請求項１〜４記載の発明
の一実施例を示すものである。なお、このキュー構成の
メモリは、図２〜図４には示されていない。本実施例で
は、ライトアクセス時において、アドレス「ａ」がＤＭ
ＡＣ５２にセットされると、ＤＭＡＣ５２は、ハードウ
ェアタイマ５３からのＳＹＮＣをトリガとして起動す
る。まず、アドレス「ａ」のデータ内容である「ＡＤ＿
１」が、レジスタ３２にストアされる。次のＤＭＡサイ
クルでは、アドレス「ａ＋２」のデータである「ＤＡ＿
１」がレジスタ３３にストアされる。次のＤＭＡサイク
ルでは、ＤＡＭＣは前記「ＡＤ＿１」の値をアドレスバ
ス５８に出力し、「ＤＡ＿１」の値をデータバス５７に
出力する。それと同時に外部ストローブにライト信号を
出力し、「ＡＤ＿１」のアドレスに「ＤＡ＿１」のデー
タを書き込む。以上が請求項１記載の発明の一実施例で
ある。

【００１１】その次のＤＭＡサイクルでは、アドレス
「ａ＋４」（図示せず）から次の動作内容が書き込まれ
ているキューアドレス「ｂ」を読み込む。その内容「Ａ
Ｄ＿２」をレジスタ３１にストアする。次のサイクルで
は、アドレス「ｂ＋２」から「ＤＡ＿２」のデータを読
み出し、前記と同様の動作を繰り返す。そして再び読み
出されたキューアドレスの内容がスタートキューアドレ
ス「ａ」となった所でＤＭＡのライト動作は完了する。
以上が請求項２記載の発明の一実施例である。

【００１２】一方、リードアクセス時においては、アド
レス「ａ」がＤＭＡＣ５２にセットされると、ＤＭＡＣ
５２はハードウェアタイマからのＳＹＮＣをトリガとし
て起動する。そして、「ａ」のアドレスのデータ内容で
ある「ＡＤ＿１」がレジスタ３２にストアされる。次の
ＤＭＡサイクルでＤＭＡＣ５２は「ＡＤ＿１」の値をア
ドレスバス５８に出力する。それと同時に外部ストロー
ブにリード信号を出力し、データバスに出力された「Ｄ
Ａ＿１」のデータ値をレジスタ３３に書き込む。次のＤ
ＭＡサイクルで「ａ＋４」のアドレス（図示せず）にレ
ジスタ３３のデータをストアする。以上が請求項３記載
の発明の一実施例である。

【００１３】その次のＤＭＡサイクルで「ａ＋４」のア
ドレスから次の動作内容が書き込まれているキューアド
レス「ｂ」を読み込む。その内容をレジスタ３１にスト
アする。次のＤＭＡサイクルで再び「ｂ＋２」から「Ｄ
Ａ＿２」のデータを読込出し前記請求項１記載の発明の
実施例と同様の動作を繰り返す。そして読み出されたキ
ューアドレスの内容がスタートキューアドレスとなった
所でＤＭＡの動作は完了する。以上が請求項４記載の発
明の一実施例である。

【００１４】図５は、本発明の第２の実施例におけるＤ
ＭＡ動作時のメモリ内容を示す概念図であり、請求項
５、６記載の発明の一実施例を示すものである。なお、
このキュー構成のメモリは、図２〜図４には示されてい
ない。本実施例では、第１の実施例と同様のＤＭＡ動作
を行うが、読み出されたキューアドレスの内容が図５に
示す”０”となった所でＤＭＡの動作が完了するように
制御する。なお、この”０”は任意の値としてよい。

【００１５】図６は、本発明の第３の実施例におけるＤ
ＭＡ動作時のメモリ内容を示す概念図であり、請求項７
記載の発明の一実施例を示すものである。なお、このキ
ュー構成のメモリは、図２〜図４には示されていない。
本実施例では、第１の実施例と同様に、アドレス「ａ」
がＤＭＡＣ５２にセットされると、ＤＭＡＣ５２は、ハ
ードウェアタイマ５３からのＳＹＮＣをトリガとして起
動する。まず、アドレス「ａ」のデータ内容である「Ａ
Ｄ＿１」が、レジスタ３２にストアされる。次のＤＭＡ
サイクル（アドレス「ａ＋２」）では、リードモードか
ライトモードかを判別するデータ内容を読み込み、次の
動作（Ｒ／Ｗ動作）を決定する。なお、次のＤＭＡサイ
クルで設定モードを読み込むのではなく、キューアドレ
ス「ａ＋２」が格納されているデータの特定ビットに設
定モードをアサインする方法でもよい。

【００１６】

【発明の効果】請求項１記載の発明によれば、トリガか
ら一定時間以内にコマンド制御を確実に行うことができ
る。請求項２、４、５、６記載の発明によれば、キュー
動作可能な制御手段は、さらに多くのコマンドを設定で
きる。またＤＭＡ終了の設定がスタートアドレスあるい
は任意の設定値との一致なので制御が容易に行える。請
求項３記載の発明によれば、トリガから一定時間以内に
制御データ読み出しを確実に行うことができる。請求項
７記載の発明によれば、メモリから読み出したデータに
よって制御データの読み書きを行えるので様々な制御が
行える。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＤＭＡ動作時の
メモリ内容を示す概念図である。

【図２】本発明の一実施例におけるファクシミリ装置の
構成図である。

【図３】本発明の一実施例におけるシステム制御部の構
成図である。

【図４】本発明の一実施例におけるＤＭＡＣの構成図で
ある。

【図５】本発明の第２の実施例におけるＤＭＡ動作時の
メモリ内容を示す概念図である。

【図６】本発明の第３の実施例におけるＤＭＡ動作時の
メモリ内容を示す概念図である。

【符号の説明】１：表示部、２：読取部、３：書込部、４、４４：バッ
ファメモリ、６：圧縮復号部、７：システム制御部、
８：画情報蓄積部、９：通信制御部、１０：網制御部、
１１：モデム、１２：ＩＣＣＡＲＤスロット、１３：
システムバス、２１、２２：マルチプレクサ、３１〜３
４：レジスタ、４１：ラッチ、４２：制御プロセッサ、
４３：加算器、４６：インターナルデータバス、４９：
コマンドバス、５１：ＣＰＵ、５２：ＤＭＡＣ、５３：
タイミングジェネレータ、５４：入出力デコーダ、５
５：割込みコントローラ、５６：ＣＰＵアドレスバス、
５７：データバス、５８：アドレスバス。

Claims

【特許請求の範囲】

【請求項１】タイマと、ＤＭＡコントローラと、ＤＭ
Ａ動作キューを格納するためのメモリとを有し、ＤＭＡコントローラは、タイマからのトリガを起動パル
スとして動作し、前記メモリの内容からディストネーシ
ョンアドレスとディストネーションデータを読み込み、
ＤＭＡにてコマンドデータセットを実行するように構成
したことを特徴とするファクシミリ装置。
【請求項２】請求項１記載のファクシミリ装置におい
て、次のディストネーション先のデータが格納されているア
ドレスを読み込むことによりキュー動作を行い、読み込
んだ該アドレスとスタートアドレスとが一致した場合に
は、ＤＭＡ動作を停止するように構成したことを特徴と
するファクシミリ装置。
【請求項３】請求項１記載のファクシミリ装置におい
て、前記ディストネーションアドレスはメモリ内容のソース
アドレスにて読み取り、該ソースアドレスをストアする
ことによってコマンドデータをセットするように構成し
たことを特徴とするファクシミリ装置。
【請求項４】請求項２記載のファクシミリ装置におい
て、前記ディストネーションアドレスはメモリ内容のソース
アドレスにて読み取り、該ソースアドレスをストアする
ことによってコマンドデータをセットするように構成し
たことを特徴とするファクシミリ装置。
【請求項５】請求項１記載のファクシミリ装置におい
て、次のディストネーション先のデータが格納されているア
ドレスを読み込むことによりキュー動作を行い、読み込
んだ該アドレスの内容が予め設定した任意の値と一致す
る場合には、ＤＭＡ動作を停止するように構成したこと
を特徴とするファクシミリ装置。
【請求項６】請求項５記載のファクシミリ装置におい
て、前記ディストネーションアドレスはメモリ内容のソース
アドレスにて読み取り、該ソースアドレスをストアする
ことによってコマンドデータをセットするように構成し
たことを特徴とするファクシミリ装置。
【請求項７】請求項２、４記載のファクシミリ装置に
おいて、前記メモリから読み出した値によりリード／ライト動作
を切り換えるように構成したことを特徴とするファクシ
ミリ装置。