JPH08273391A - メモリｌｓｉの不良ビット検出方法 - Google Patents
メモリｌｓｉの不良ビット検出方法Info
- Publication number
- JPH08273391A JPH08273391A JP7073096A JP7309695A JPH08273391A JP H08273391 A JPH08273391 A JP H08273391A JP 7073096 A JP7073096 A JP 7073096A JP 7309695 A JP7309695 A JP 7309695A JP H08273391 A JPH08273391 A JP H08273391A
- Authority
- JP
- Japan
- Prior art keywords
- defective
- line
- defect
- bits
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 16
- 230000002950 deficient Effects 0.000 claims abstract description 159
- 230000007547 defect Effects 0.000 claims abstract description 116
- 238000009826 distribution Methods 0.000 claims abstract description 34
- 238000003860 storage Methods 0.000 claims abstract description 15
- 239000011159 matrix material Substances 0.000 claims description 19
- 238000001514 detection method Methods 0.000 claims description 12
- 238000013144 data compression Methods 0.000 claims description 9
- 230000014509 gene expression Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 238000004458 analytical method Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000007906 compression Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】不良ビットの発生分布の特徴を符号化すること
によって、不良データを保存する記憶容量を小さくす
る。 【構成】フェイルメモリ１ａの部分領域２〜６ごとに不
良モードの分類および符号化を実行し、その分類は、そ
れぞれの不良ビット７の分布に特徴がないパターンを点
不良（例えば部分領域４）、Ｘ方向またはＹ方向のビッ
トラインまたはワードライン上に不良ビット７が分布し
た状態を線不良（部分領域２）、線不良が複数個まとま
って分布した状態を矩形の不良（部分領域３，５）と
し、不良モードの分類の基準となる不良ビット７の数を
決め、その値をしきい値とし、符号化は、点不良Ｐ（Ｘ
ｐ，Ｙｐ）、矩形の不良Ｒ（Ｘｒmin ，Ｙｒmin ，Ｘｒ
max ，Ｙｒmax ，ＦＢｒ）、線不良Ｘ（Ｙｌｘ，Ｘｌ
min ，Ｘｌmax ，ＦＢｌｙ）、線不良Ｙ（Ｘｌｙ，Ｙｌ
min ，Ｙｌmax ，ＦＢｌｙ）式に基づき行なわれる。
によって、不良データを保存する記憶容量を小さくす
る。 【構成】フェイルメモリ１ａの部分領域２〜６ごとに不
良モードの分類および符号化を実行し、その分類は、そ
れぞれの不良ビット７の分布に特徴がないパターンを点
不良（例えば部分領域４）、Ｘ方向またはＹ方向のビッ
トラインまたはワードライン上に不良ビット７が分布し
た状態を線不良（部分領域２）、線不良が複数個まとま
って分布した状態を矩形の不良（部分領域３，５）と
し、不良モードの分類の基準となる不良ビット７の数を
決め、その値をしきい値とし、符号化は、点不良Ｐ（Ｘ
ｐ，Ｙｐ）、矩形の不良Ｒ（Ｘｒmin ，Ｙｒmin ，Ｘｒ
max ，Ｙｒmax ，ＦＢｒ）、線不良Ｘ（Ｙｌｘ，Ｘｌ
min ，Ｘｌmax ，ＦＢｌｙ）、線不良Ｙ（Ｘｌｙ，Ｙｌ
min ，Ｙｌmax ，ＦＢｌｙ）式に基づき行なわれる。
Description
【０００１】
【産業上の利用分野】本発明はメモリＬＳＩの不良ビッ
ト検出方法に係わり、特に不良ビットのパターンを圧縮
してフェルメモリに記憶させる方法を改善したメモリＬ
ＳＩの不良ビット検出方法に関する。
ト検出方法に係わり、特に不良ビットのパターンを圧縮
してフェルメモリに記憶させる方法を改善したメモリＬ
ＳＩの不良ビット検出方法に関する。
【０００２】
【従来の技術】近年、半導体技術の進展に伴ない半導体
装置の集積度の向上はめざましく、特にメモリＬＳＩの
大容量化は製品レベルでは３年で４倍（３年４倍則と称
されている）に推移してきており、既に１６メガビット
ＤＲＡＭも実用化が始まっている。これらのメモリＬＳ
Ｉは、汎用コンピュータを始めパーソナルコンピュータ
およびゲーム機器等に搭載されて、工業用および民生用
を含む幅広い分野で大量に使用されてきた。
装置の集積度の向上はめざましく、特にメモリＬＳＩの
大容量化は製品レベルでは３年で４倍（３年４倍則と称
されている）に推移してきており、既に１６メガビット
ＤＲＡＭも実用化が始まっている。これらのメモリＬＳ
Ｉは、汎用コンピュータを始めパーソナルコンピュータ
およびゲーム機器等に搭載されて、工業用および民生用
を含む幅広い分野で大量に使用されてきた。
【０００３】一般に、メモリＬＳＩはその大容量化に反
比例してビット当りのコストは低下していくが、それを
実現するためには製造歩留りの向上が特に要求される。
そのため、メモリＬＳＩを製造する半導体工場において
は、歩留り向上によるビット当りの製造コスト低減のた
めの技術が種々提案されてきた。
比例してビット当りのコストは低下していくが、それを
実現するためには製造歩留りの向上が特に要求される。
そのため、メモリＬＳＩを製造する半導体工場において
は、歩留り向上によるビット当りの製造コスト低減のた
めの技術が種々提案されてきた。
【０００４】その一環として、１個のメモリＬＳＩに冗
長ビット線および冗長ワード線を設けておき、一部の不
良ビットが含まれていてもその不良ビットをライン単位
でマスクし、その代りに拡張ビット線または拡張ワード
線を利用したり、その不良内容と不良原因を調査解析す
る技術がある。この不良解析の技術の一例が特開昭６２
−１６９３４２号公報に記載されている。
長ビット線および冗長ワード線を設けておき、一部の不
良ビットが含まれていてもその不良ビットをライン単位
でマスクし、その代りに拡張ビット線または拡張ワード
線を利用したり、その不良内容と不良原因を調査解析す
る技術がある。この不良解析の技術の一例が特開昭６２
−１６９３４２号公報に記載されている。
【０００５】同公報記載のメモリＩＣテスト手段は、そ
のブロック付を示した図３（ａ）を参照すると、メモリ
テスタ２０と、ウェハプローバ２１上にセットされた被
測定メモリ素子２２のファンクションテストを行なうフ
ァンクションテスト回路２０１と、フェイルビットメモ
リの記憶情報および被測定メモリ素子２２のウェハ上の
相対位置情報を組み合せて外部記憶装置（不図示）にフ
ァイルとして記憶させファイルデータをプリンタ２３に
よりプリント用紙上にプリントアウトさせ、ファンクシ
ョンテスト回路２０１を制御するＣＰＵ２０２と、ファ
ンクションテスト回路２０１により検出された被測定メ
モリ素子２２の不良ビットアドレスを記憶するフェイル
ビットメモリ２０３と有する。
のブロック付を示した図３（ａ）を参照すると、メモリ
テスタ２０と、ウェハプローバ２１上にセットされた被
測定メモリ素子２２のファンクションテストを行なうフ
ァンクションテスト回路２０１と、フェイルビットメモ
リの記憶情報および被測定メモリ素子２２のウェハ上の
相対位置情報を組み合せて外部記憶装置（不図示）にフ
ァイルとして記憶させファイルデータをプリンタ２３に
よりプリント用紙上にプリントアウトさせ、ファンクシ
ョンテスト回路２０１を制御するＣＰＵ２０２と、ファ
ンクションテスト回路２０１により検出された被測定メ
モリ素子２２の不良ビットアドレスを記憶するフェイル
ビットメモリ２０３と有する。
【０００６】上述したプリントアウトに際しては、１枚
のウェーハ上のすべてのチップを１枚のプリント用紙に
表示することは不可能である。例えば、６４Ｋビットの
メモリ容量のメモリ素子の場合、全ビットを表示するに
は最低２５６×１５６ドットの領域が必要であり、プリ
ント用紙１枚には数個分の表示しか出来ない。そのため
ここではデータ圧縮という手段が用いられている。
のウェーハ上のすべてのチップを１枚のプリント用紙に
表示することは不可能である。例えば、６４Ｋビットの
メモリ容量のメモリ素子の場合、全ビットを表示するに
は最低２５６×１５６ドットの領域が必要であり、プリ
ント用紙１枚には数個分の表示しか出来ない。そのため
ここではデータ圧縮という手段が用いられている。
【０００７】すなわち、このメモリＩＣテスト手段にお
けるデータ処理過程のデータ構造図を示した図３（ｂ）
を参照すると、このデータ構造は、メモリセルがマトリ
クス上に配置された被測定メモリ素子２２のメモリセル
アレイ３０、フェイルビットメモリ２０３の内容３１、
外部記憶装置に記憶するデータファイルの構造３２、ド
ットプリンタの表示３３ａ，３３ｂを示している。
けるデータ処理過程のデータ構造図を示した図３（ｂ）
を参照すると、このデータ構造は、メモリセルがマトリ
クス上に配置された被測定メモリ素子２２のメモリセル
アレイ３０、フェイルビットメモリ２０３の内容３１、
外部記憶装置に記憶するデータファイルの構造３２、ド
ットプリンタの表示３３ａ，３３ｂを示している。
【０００８】フェイルビットメモリの内容３１は例えば
１６個のブロックに分割され、１ブロックを１ビットと
し、不良ビット（×印で示す）があった場合、それと同
じアドレス位置のところにデータ「１」を書き込んでい
る。フェイルビットメモリの内容３１を読み出す際、こ
のブロックの中に不良ビット「１」があるかを調べる。
ファイルデータは、記憶容量を節約するため、１ワード
中の１つのビットにそれぞれ１ブロックを対応させてデ
ータ圧縮してあり外部記憶装置に格納される。
１６個のブロックに分割され、１ブロックを１ビットと
し、不良ビット（×印で示す）があった場合、それと同
じアドレス位置のところにデータ「１」を書き込んでい
る。フェイルビットメモリの内容３１を読み出す際、こ
のブロックの中に不良ビット「１」があるかを調べる。
ファイルデータは、記憶容量を節約するため、１ワード
中の１つのビットにそれぞれ１ブロックを対応させてデ
ータ圧縮してあり外部記憶装置に格納される。
【０００９】全チップのテストが終了した後、外部記憶
装置のデータを読み出し、表示３３ａおよび３３ｂに示
すようにメモリセルアレイ３０の実際のビットマップと
近似的に同じパターンが得られる。
装置のデータを読み出し、表示３３ａおよび３３ｂに示
すようにメモリセルアレイ３０の実際のビットマップと
近似的に同じパターンが得られる。
【００１０】一方、データ圧縮によってフェイルメモリ
の容量を小さくする一例が、特公平３−７２０号公報に
記載されている。同公報記載のフェイルデータ圧縮方法
の説明図であって、被試験メモリセルアレイのブロック
平面図を示した図４（ａ）およびその圧縮データマトリ
クスを示した図４（ｂ）を参照すると、例えば２５６×
２５６のマトリクスで表わされる被試験メモリセルアレ
イ（６４Ｋビット）４０において、テストを実行しなが
ら不良ビット（イ）から（ト）までのフェイルが発生す
る毎に、その発生順にその絶対アドレスとは異なるがそ
の対応付けが明確なｘ１，ｘ２，…，ｙ１，ｙ２…とい
った圧縮データマトリクス４１用のアドレスを割り当て
る。その結果、圧縮データマトリクス４１は、図４
（ｂ）に示したようにフェイルデータの発生順に登録さ
れたアドレス配置し直された形で、そのデータをもつこ
とになる。そのため、不良ビットの救済線を判定するの
に必要なフェイル間の相対関係情報は失なわれずに４×
４の小さなマトリクスに圧縮され、解析処理が容易にな
るとしている。
の容量を小さくする一例が、特公平３−７２０号公報に
記載されている。同公報記載のフェイルデータ圧縮方法
の説明図であって、被試験メモリセルアレイのブロック
平面図を示した図４（ａ）およびその圧縮データマトリ
クスを示した図４（ｂ）を参照すると、例えば２５６×
２５６のマトリクスで表わされる被試験メモリセルアレ
イ（６４Ｋビット）４０において、テストを実行しなが
ら不良ビット（イ）から（ト）までのフェイルが発生す
る毎に、その発生順にその絶対アドレスとは異なるがそ
の対応付けが明確なｘ１，ｘ２，…，ｙ１，ｙ２…とい
った圧縮データマトリクス４１用のアドレスを割り当て
る。その結果、圧縮データマトリクス４１は、図４
（ｂ）に示したようにフェイルデータの発生順に登録さ
れたアドレス配置し直された形で、そのデータをもつこ
とになる。そのため、不良ビットの救済線を判定するの
に必要なフェイル間の相対関係情報は失なわれずに４×
４の小さなマトリクスに圧縮され、解析処理が容易にな
るとしている。
【００１１】
【発明が解決しようとする課題】前述した従来のメモリ
ＬＳＩの不良ビット検出時におけるデータ圧縮手段は、
例えば１枚のウェーハ上のすべてのチップを１枚のプリ
ント用紙に表示するために、フェイルビットメモリは正
方形の１６ビットごとのブロックに分割され、１ブロッ
クを１ビットとし、不良ビット（×印で示す）があった
場合、それと同じアドレス位置のところにデータ「１」
を書き込んでいる。１ワード中の１つのビットにそれぞ
れ１ブロックを対応させてデータ圧縮してあり外部記憶
装置に格納されている。しかしながら、この圧縮方法で
は１ブロック中に不良ビットが１ビットなのか、あるい
は１６ビットなのかという情報が消失してしまうので、
不良の原因が何であるかを解析することが困難である。
ＬＳＩの不良ビット検出時におけるデータ圧縮手段は、
例えば１枚のウェーハ上のすべてのチップを１枚のプリ
ント用紙に表示するために、フェイルビットメモリは正
方形の１６ビットごとのブロックに分割され、１ブロッ
クを１ビットとし、不良ビット（×印で示す）があった
場合、それと同じアドレス位置のところにデータ「１」
を書き込んでいる。１ワード中の１つのビットにそれぞ
れ１ブロックを対応させてデータ圧縮してあり外部記憶
装置に格納されている。しかしながら、この圧縮方法で
は１ブロック中に不良ビットが１ビットなのか、あるい
は１６ビットなのかという情報が消失してしまうので、
不良の原因が何であるかを解析することが困難である。
【００１２】一方、圧縮データマトリクスではフェイル
データの発生順に登録されたアドレス配置し直された形
でそのデータをもち、フェイルビットメモリの容量はあ
らかじめ用意される冗長線数によって、マトリクスの形
状がＸ側の冗長線数をＮｘ、Ｙ側の冗長線数をＮｙとす
ると、（（Ｎｘ×Ｎｙ）＋Ｎｘ）×（（Ｎｘ×Ｎｙ）＋
Ｎｙ）であり、冗長線数を超える不良は認識されないと
いう欠点がある。また、１本の冗長線中の不漁がどうい
う分布をしているかの情報も消失する欠点がある。
データの発生順に登録されたアドレス配置し直された形
でそのデータをもち、フェイルビットメモリの容量はあ
らかじめ用意される冗長線数によって、マトリクスの形
状がＸ側の冗長線数をＮｘ、Ｙ側の冗長線数をＮｙとす
ると、（（Ｎｘ×Ｎｙ）＋Ｎｘ）×（（Ｎｘ×Ｎｙ）＋
Ｎｙ）であり、冗長線数を超える不良は認識されないと
いう欠点がある。また、１本の冗長線中の不漁がどうい
う分布をしているかの情報も消失する欠点がある。
【００１３】本発明の目的は、上述した問題点に鑑みな
されたものであり、メモリＬＳＩの不良ビット検出時に
おけるデータ圧縮手段において、不良ビットの発生分布
の特徴を不号化することによって、不良データを保存す
る記憶容量を小さくすることにより、コンピュータによ
る不良解析を容易にし、かつ処理時間を短縮することに
ある。
されたものであり、メモリＬＳＩの不良ビット検出時に
おけるデータ圧縮手段において、不良ビットの発生分布
の特徴を不号化することによって、不良データを保存す
る記憶容量を小さくすることにより、コンピュータによ
る不良解析を容易にし、かつ処理時間を短縮することに
ある。
【００１４】
【課題を解決するための手段】本発明のメモリＬＳＩの
不良ビット検出方法の特徴は、Ｘ方向およびＹ方向を有
する二次元のマトリクス上にアドレスが対応するように
配置されたメモリセルの不良ビット情報を、データ圧縮
手段により所定の容量に縮小して記憶手段に保存するメ
モリＬＳＩの不良ビット検出方法において、前記データ
圧縮手段は、それぞれの前記不良ビットの分布に特徴が
なく互に独立して分布した状態を示す点不良、前記Ｘ方
向または前記Ｙ方向のビット線またはワード線上に不良
ビットが分布した状態を示す線不良、この線不良が複数
個まとまって分布した状態を示す矩形の不良からなる少
なくとも４種類のモードに分類し、これらのモード毎に
それぞれ異なる符号化を行なうことにある。
不良ビット検出方法の特徴は、Ｘ方向およびＹ方向を有
する二次元のマトリクス上にアドレスが対応するように
配置されたメモリセルの不良ビット情報を、データ圧縮
手段により所定の容量に縮小して記憶手段に保存するメ
モリＬＳＩの不良ビット検出方法において、前記データ
圧縮手段は、それぞれの前記不良ビットの分布に特徴が
なく互に独立して分布した状態を示す点不良、前記Ｘ方
向または前記Ｙ方向のビット線またはワード線上に不良
ビットが分布した状態を示す線不良、この線不良が複数
個まとまって分布した状態を示す矩形の不良からなる少
なくとも４種類のモードに分類し、これらのモード毎に
それぞれ異なる符号化を行なうことにある。
【００１５】また、前記メモリＬＳＩの全アドレス領域
を複数の部分領域に分割し、それぞれの前記部分領域ご
とに前記モードの分類および前記符号化を行なうことが
できる。
を複数の部分領域に分割し、それぞれの前記部分領域ご
とに前記モードの分類および前記符号化を行なうことが
できる。
【００１６】さらに、前記Ｘ方向の１本の前記ワード線
上の不良ビット数をカウント手段によりカウントし、前
記Ｘ方向の前記線不良であるか否かの判断基準となる第
１のしきい値を用いて前記カウント結果の前記不良ビッ
ト数が前記第１のしきい値を超えると前記Ｘ方向の前記
線不良に分類することができる。
上の不良ビット数をカウント手段によりカウントし、前
記Ｘ方向の前記線不良であるか否かの判断基準となる第
１のしきい値を用いて前記カウント結果の前記不良ビッ
ト数が前記第１のしきい値を超えると前記Ｘ方向の前記
線不良に分類することができる。
【００１７】さらにまた、前記Ｘ方向の前記線不良が存
在する前記ワード線を指定するＹアドレスと、前記不良
ビットが存在する前記ワード線上のＸアドレスの最小値
と、前記不良ビットが存在する前記ワード線上のＸアド
レスの最大値と、前記線不良が存在する前記ワード線上
の不良ビット数とからなる４つのパラメータで前記符号
化を行なうことができる。
在する前記ワード線を指定するＹアドレスと、前記不良
ビットが存在する前記ワード線上のＸアドレスの最小値
と、前記不良ビットが存在する前記ワード線上のＸアド
レスの最大値と、前記線不良が存在する前記ワード線上
の不良ビット数とからなる４つのパラメータで前記符号
化を行なうことができる。
【００１８】また、前記Ｙ方向の１本の前記ビット線上
の不良ビット数をカウント手段によりカウントし、前記
Ｙ方向の前記線不良であるか否かの判断基準となるあら
かじめ定めた第２のしきい値を用いて、前記カウント結
果の前記不良ビット数が前記第２のしきい値を超えると
前記Ｙ方向の前記線不良に分類することができる。
の不良ビット数をカウント手段によりカウントし、前記
Ｙ方向の前記線不良であるか否かの判断基準となるあら
かじめ定めた第２のしきい値を用いて、前記カウント結
果の前記不良ビット数が前記第２のしきい値を超えると
前記Ｙ方向の前記線不良に分類することができる。
【００１９】さらに、前記Ｙ方向の前記線不良が存在す
る前記ビット線を指定する前記Ｘアドレスと、前記不良
ビットが存在する前記Ｙアドレスの最小値と、前記不良
ビットが存在する前記Ｙアドレスの最大値と、前記線不
良が存在する前記ビット線上の不良ビット数とからなる
４つのパラメータで前記符号化を行なうことができる。
る前記ビット線を指定する前記Ｘアドレスと、前記不良
ビットが存在する前記Ｙアドレスの最小値と、前記不良
ビットが存在する前記Ｙアドレスの最大値と、前記線不
良が存在する前記ビット線上の不良ビット数とからなる
４つのパラメータで前記符号化を行なうことができる。
【００２０】さらにまた、前記Ｘ方向の前記線不良が連
続してＹ方向にあらかじめ定めた第３のしきい値を超え
て存在すると前記矩形の不良と分類し、これらの不良ビ
ットが存在する前記Ｘアドレスの最小値と、前記不良ビ
ットが存在する前記Ｘアドレスの最大値と、前記不良ビ
ットが存在する前記Ｙアドレスの最小値と、前記不良ビ
ットが存在する前記Ｙアドレスの最大値と、前記不良ビ
ット数とからなる５つのパラメータを用いて前記符号化
を行なうことができる。
続してＹ方向にあらかじめ定めた第３のしきい値を超え
て存在すると前記矩形の不良と分類し、これらの不良ビ
ットが存在する前記Ｘアドレスの最小値と、前記不良ビ
ットが存在する前記Ｘアドレスの最大値と、前記不良ビ
ットが存在する前記Ｙアドレスの最小値と、前記不良ビ
ットが存在する前記Ｙアドレスの最大値と、前記不良ビ
ット数とからなる５つのパラメータを用いて前記符号化
を行なうことができる。
【００２１】また、前記マトリクス領域内のうちあらか
じめ定めた所定領域の不良ビット数があらかじめ定めた
第４のしきい値を超えると前記矩形の不良に分類し、こ
れら不良ビットが存在する前記Ｘアドレスの最小値と、
前記不良ビットが存在する前記Ｘアドレスの最大値と、
前記不良ビットが存在する前記Ｙアドレスの最小値と、
前記不良ビットが存在する前記Ｙアドレスの最大値と、
前記不良ビット数とからなる５つのパラメータを用いて
前記符号化を行なうことができる。
じめ定めた所定領域の不良ビット数があらかじめ定めた
第４のしきい値を超えると前記矩形の不良に分類し、こ
れら不良ビットが存在する前記Ｘアドレスの最小値と、
前記不良ビットが存在する前記Ｘアドレスの最大値と、
前記不良ビットが存在する前記Ｙアドレスの最小値と、
前記不良ビットが存在する前記Ｙアドレスの最大値と、
前記不良ビット数とからなる５つのパラメータを用いて
前記符号化を行なうことができる。
【００２２】さらに、前記２次元のマトリクス領域の不
良ビット数をカウントするカウント手段と前記点不良で
あるか否かの判断基準となる第５のしきい値とを用いて
前記カウント結果の前記不良ビット数が前記第５のしき
い値以下のとき前記マトリクス領域の前記点不良とする
ことができる。
良ビット数をカウントするカウント手段と前記点不良で
あるか否かの判断基準となる第５のしきい値とを用いて
前記カウント結果の前記不良ビット数が前記第５のしき
い値以下のとき前記マトリクス領域の前記点不良とする
ことができる。
【００２３】さらにまた、前記線上に連続する４ビット
が取り得り不良分布パターンを記号化し、前記Ｘ方向ま
たはＹ方向の前記線不良のワード線またはビット線上に
ある前記分布パターンの繰り返し回数が、あらかじめ定
めた第６のしきい値を超えるとその分布パターンの前記
記号を用いて前記線不良を前記符号化することができ
る。
が取り得り不良分布パターンを記号化し、前記Ｘ方向ま
たはＹ方向の前記線不良のワード線またはビット線上に
ある前記分布パターンの繰り返し回数が、あらかじめ定
めた第６のしきい値を超えるとその分布パターンの前記
記号を用いて前記線不良を前記符号化することができ
る。
【００２４】
【実施例】まず、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００２５】本発明が適用されるハードウェアは、例え
ば前述した公知例と同等のメモリＬＳＩテスト装置が適
用され、被測定メモリ素子のファンクションテストを行
なうファンクションテスト回路と、フェイルビットメモ
リの記憶情報および被測定メモリ素子のウェハ上の相対
位置情報を符号化して外部記憶装置にファイルとして記
憶させそのファイルデータを復合化してディスプレイ画
面上に表示するか、あるいはプリント用紙上にプリント
アウトさせ、かつファンクションテスト回路を制御する
ＣＰＵと、ファンクションテスト回路により検出された
被測定メモリ素子の不良ビットアドレスを記憶するフェ
イルビットメモリとを有する。
ば前述した公知例と同等のメモリＬＳＩテスト装置が適
用され、被測定メモリ素子のファンクションテストを行
なうファンクションテスト回路と、フェイルビットメモ
リの記憶情報および被測定メモリ素子のウェハ上の相対
位置情報を符号化して外部記憶装置にファイルとして記
憶させそのファイルデータを復合化してディスプレイ画
面上に表示するか、あるいはプリント用紙上にプリント
アウトさせ、かつファンクションテスト回路を制御する
ＣＰＵと、ファンクションテスト回路により検出された
被測定メモリ素子の不良ビットアドレスを記憶するフェ
イルビットメモリとを有する。
【００２６】図１は本発明の第１の実施例を示すフェイ
ルメモリの平面図である。図１を参照すると、この実施
例ではＸアドレスが１４ビット、Ｙアドレスが２８ビッ
トからなるアドレス空間をもつフェイルメモリを用い
る。このフェイルメモリ１ａは５つのブロックに分割さ
れている。
ルメモリの平面図である。図１を参照すると、この実施
例ではＸアドレスが１４ビット、Ｙアドレスが２８ビッ
トからなるアドレス空間をもつフェイルメモリを用い
る。このフェイルメモリ１ａは５つのブロックに分割さ
れている。
【００２７】すなわち、第１の部分領域２はＸアドレス
０〜１３およびＹアドレス０〜６で指定される１４×７
＝９８ビットの領域、第２の部分領域３はＸアドレス０
〜１３およびＹアドレス７〜１３で指定される１４×７
＝９８ビットの領域、第３の部分領域４はＸアドレス０
〜１３およびＹアドレス１４〜２０で指定される１４×
７＝９８ビットの領域、第４の部分領域５はＸアドレス
０〜６およびＹアドレス２１〜２７で指定される７×７
＝４９ビットの領域、および第５の部分領域６はＸアド
レス７〜１３およびＹアドレス２１〜２７で指定される
７×７＝４９ビットの領域である。
０〜１３およびＹアドレス０〜６で指定される１４×７
＝９８ビットの領域、第２の部分領域３はＸアドレス０
〜１３およびＹアドレス７〜１３で指定される１４×７
＝９８ビットの領域、第３の部分領域４はＸアドレス０
〜１３およびＹアドレス１４〜２０で指定される１４×
７＝９８ビットの領域、第４の部分領域５はＸアドレス
０〜６およびＹアドレス２１〜２７で指定される７×７
＝４９ビットの領域、および第５の部分領域６はＸアド
レス７〜１３およびＹアドレス２１〜２７で指定される
７×７＝４９ビットの領域である。
【００２８】前述したメモリＬＳＩテスト装置によって
被試験用メモリＬＳＩが公知のテスト方法によりテスト
され、ファンクションテストが実行された結果がフェイ
ルメモリ１ａに一時的に記憶される。このフェイルメモ
リ１ａ上には、メモリＬＳＩのアドレスとフェイルメモ
リのアドレスが対応するように、Ｘ方向とＹ方向のマト
リクス上に不良ビットを示すビットが書き込まれる。こ
こでは＊印で不良ビット７を表わしてある。
被試験用メモリＬＳＩが公知のテスト方法によりテスト
され、ファンクションテストが実行された結果がフェイ
ルメモリ１ａに一時的に記憶される。このフェイルメモ
リ１ａ上には、メモリＬＳＩのアドレスとフェイルメモ
リのアドレスが対応するように、Ｘ方向とＹ方向のマト
リクス上に不良ビットを示すビットが書き込まれる。こ
こでは＊印で不良ビット７を表わしてある。
【００２９】次に、フェイルメモリ１ａの第１〜第５の
部分領域２〜６の各領域ごとに不良モードの分類および
符号化を実行する。分類は、例えばそれぞれの不良ビッ
ト７の分布に特徴がなく互に独立した分布とみなせるパ
ターンを点不良、Ｘ方向またはＹ方向のビット線または
ワード線上に不良ビット７が分布した状態を線不良、線
不良が複数個まとまって分布した状態を矩形の不良と称
する。
部分領域２〜６の各領域ごとに不良モードの分類および
符号化を実行する。分類は、例えばそれぞれの不良ビッ
ト７の分布に特徴がなく互に独立した分布とみなせるパ
ターンを点不良、Ｘ方向またはＹ方向のビット線または
ワード線上に不良ビット７が分布した状態を線不良、線
不良が複数個まとまって分布した状態を矩形の不良と称
する。
【００３０】また、不良モードの分類の基準となる不良
ビット７の数を決め、その値をしきい値と称することに
する。
ビット７の数を決め、その値をしきい値と称することに
する。
【００３１】符号化は、まず、点不良を調べる。ここで
例えば本実施例ではしきい値を３とすると（ＦＢ≦
３）、不良ビット数（ＦＢ）が点不良のしきい値の３ビ
ット以下のときは点不良と定義して各不良ビットのＸア
ドレスＸｐおよびＹアドレスＹｐとすると Ｐ（Ｘｐ，Ｙｐ）…………………………………………（１） で符号化する。
例えば本実施例ではしきい値を３とすると（ＦＢ≦
３）、不良ビット数（ＦＢ）が点不良のしきい値の３ビ
ット以下のときは点不良と定義して各不良ビットのＸア
ドレスＸｐおよびＹアドレスＹｐとすると Ｐ（Ｘｐ，Ｙｐ）…………………………………………（１） で符号化する。
【００３２】例えば、第３の部分領域４は不良ビット数
が３ビットであり、点不良のしきい値よりも小さいの
で、点不良と分類され、それぞれのアドレスを用いて、
Ｐ（９，１５）、Ｐ（４，１６）、Ｐ（６，１８）と符
号化する。
が３ビットであり、点不良のしきい値よりも小さいの
で、点不良と分類され、それぞれのアドレスを用いて、
Ｐ（９，１５）、Ｐ（４，１６）、Ｐ（６，１８）と符
号化する。
【００３３】次に、矩形の不良を調べる。ここで例えば
矩形の不良のしきい値を１９とすると（ＦＢ＞１９）、
不良ビット数が矩形の不良のしきい値１９よりも大きい
とき矩形の不良と定義して、不良のＸアドレスの最小値
をＸｒmin および最大値をＸｒmax 、不良のＹアドレス
の最小値をＹｒmin および最大値をＹｒmax 、不良ビッ
ト数をＦＢｒとすると、 Ｒ（Ｘｒmin ，Ｙｒmin ，Ｘｒmax ，Ｙｒmax ，ＦＢｒ）……………（２） で符号化する。
矩形の不良のしきい値を１９とすると（ＦＢ＞１９）、
不良ビット数が矩形の不良のしきい値１９よりも大きい
とき矩形の不良と定義して、不良のＸアドレスの最小値
をＸｒmin および最大値をＸｒmax 、不良のＹアドレス
の最小値をＹｒmin および最大値をＹｒmax 、不良ビッ
ト数をＦＢｒとすると、 Ｒ（Ｘｒmin ，Ｙｒmin ，Ｘｒmax ，Ｙｒmax ，ＦＢｒ）……………（２） で符号化する。
【００３４】例えば、第２の部分領域３は不良ビット数
が１８ビットであり、Ｘ方向の線上の不良ビット数をカ
ウントして、Ｙ＝８、Ｙ＝９、Ｙ＝１０にＸ方向の線不
良が３つ連続してあることが確認できる。このとき、連
続するしきい値よりも大きいから矩形の不良であると分
類し、Ｘアドレスの最小値は１、Ｘアドレスの最大値は
９、Ｙアドレスの最小値は８、最大値は１０であるか
ら、式（２）を用いて、Ｒ（１，８，９，１０，１８）
と符号化する。
が１８ビットであり、Ｘ方向の線上の不良ビット数をカ
ウントして、Ｙ＝８、Ｙ＝９、Ｙ＝１０にＸ方向の線不
良が３つ連続してあることが確認できる。このとき、連
続するしきい値よりも大きいから矩形の不良であると分
類し、Ｘアドレスの最小値は１、Ｘアドレスの最大値は
９、Ｙアドレスの最小値は８、最大値は１０であるか
ら、式（２）を用いて、Ｒ（１，８，９，１０，１８）
と符号化する。
【００３５】次に、線不良を調べる。ここで例えば線不
良のしきい値を４ビット以上１９ビット以下とすると
（１９＞ＦＢ＞４）、部分領域内のある１つのＹアドレ
スＹｌｘ上をＸ方向に、Ｘ＝１からＸ＝１４までの線上
にある不良ビット７の数をカウントしてＸ方向の線不良
のしきい値の３ビットよりも大きいとき、Ｘ方向の線不
良と定義する。そのＹアドレスをＹｌ、線上の不良Ｘア
ドレスの最小値をＸｌmin 、最大値をＸｌmax 、線上の
不良ビット数をＦＢｌｘとすると、 Ｘ（Ｙｌｘ，Ｘｌmin ，Ｘｌmax ，ＦＢｌｙ）…………………………（３） で符号化する。
良のしきい値を４ビット以上１９ビット以下とすると
（１９＞ＦＢ＞４）、部分領域内のある１つのＹアドレ
スＹｌｘ上をＸ方向に、Ｘ＝１からＸ＝１４までの線上
にある不良ビット７の数をカウントしてＸ方向の線不良
のしきい値の３ビットよりも大きいとき、Ｘ方向の線不
良と定義する。そのＹアドレスをＹｌ、線上の不良Ｘア
ドレスの最小値をＸｌmin 、最大値をＸｌmax 、線上の
不良ビット数をＦＢｌｘとすると、 Ｘ（Ｙｌｘ，Ｘｌmin ，Ｘｌmax ，ＦＢｌｙ）…………………………（３） で符号化する。
【００３６】例えば、第１の部分領域２は不良ビット数
が１２ビットであり、点不良でも矩形の不良でもない。
Ｘ方向の線上の不良ビット数をカウントすると、Ｙ＝２
の線上に９ビットの不良ビット７があり、Ｙ方向の線不
良のしきい値よりも大きいので、Ｘ方向の線不良がある
ことが検出される。この線上の不良Ｘアドレスの最小値
は１であり、Ｘアドレスの最大値は１１であるから、式
（３）を用いてＸ（２，１，１１，１２）と符号化す
る。
が１２ビットであり、点不良でも矩形の不良でもない。
Ｘ方向の線上の不良ビット数をカウントすると、Ｙ＝２
の線上に９ビットの不良ビット７があり、Ｙ方向の線不
良のしきい値よりも大きいので、Ｘ方向の線不良がある
ことが検出される。この線上の不良Ｘアドレスの最小値
は１であり、Ｘアドレスの最大値は１１であるから、式
（３）を用いてＸ（２，１，１１，１２）と符号化す
る。
【００３７】また、例えば線不良のしきい値を４ビット
以上１９ビット以下（１９＞ＦＢ＞４）であって、部分
領域内のある１つのＸアドレスＸｌｙ上をＹ方向に、Ｙ
＝１からＹ＝１４までの線上にある不良ビット７の数を
カウントしてＹ方向の線不良のしきい値の３ビットより
も大きいとき、Ｙ方向の線不良と定義する。そのＸアド
レスをＸｌ、線上の不良Ｙアドレスの最小値をＹ
ｌmin 、最大値をＹｌmax 、線上の不良ビット数をＦＢ
ｌｙとすると、 Ｙ（Ｘｌｙ，Ｙｌmin ，Ｙｌmax ，ＦＢｌｙ）…………………………（４） で符号化する。
以上１９ビット以下（１９＞ＦＢ＞４）であって、部分
領域内のある１つのＸアドレスＸｌｙ上をＹ方向に、Ｙ
＝１からＹ＝１４までの線上にある不良ビット７の数を
カウントしてＹ方向の線不良のしきい値の３ビットより
も大きいとき、Ｙ方向の線不良と定義する。そのＸアド
レスをＸｌ、線上の不良Ｙアドレスの最小値をＹ
ｌmin 、最大値をＹｌmax 、線上の不良ビット数をＦＢ
ｌｙとすると、 Ｙ（Ｘｌｙ，Ｙｌmin ，Ｙｌmax ，ＦＢｌｙ）…………………………（４） で符号化する。
【００３８】例えば、第１の部分領域２は不良ビット数
が１２ビットであり、点不良でも矩形の不良でもない。
Ｙ方向の線上の不良ビット数をカウントすると、Ｘ＝９
の線上に４ビットの不良ビット７があり、Ｙ方向の線不
良のしきい値よりも大きいので、Ｙ方向の線不良がある
ことが検出される。この線上の不良Ｙアドレスの最小値
は１であり、Ｙアドレスの最大値は５であるから、式
（４）を用いてＹ（９，１，５，４）と符号化する。
が１２ビットであり、点不良でも矩形の不良でもない。
Ｙ方向の線上の不良ビット数をカウントすると、Ｘ＝９
の線上に４ビットの不良ビット７があり、Ｙ方向の線不
良のしきい値よりも大きいので、Ｙ方向の線不良がある
ことが検出される。この線上の不良Ｙアドレスの最小値
は１であり、Ｙアドレスの最大値は５であるから、式
（４）を用いてＹ（９，１，５，４）と符号化する。
【００３９】また、第５の部分領域６は不良ビット数が
５ビットであり、点不良でも矩形の不良でもない。Ｙ方
向の線上の不良ビット数をカウントすると、Ｘ＝１１の
線上に５ビットの不良ビット７があり、Ｙ方向の線不良
のしきい値よりも大きいので、Ｙ方向の線不良があるこ
とが検出される。この線上の不良Ｙアドレスの最小値は
２２であり、Ｙアドレスの最大値は２６であるから、式
（４）を用いてＹ（１１，２２，２６，５）と符号化す
る。
５ビットであり、点不良でも矩形の不良でもない。Ｙ方
向の線上の不良ビット数をカウントすると、Ｘ＝１１の
線上に５ビットの不良ビット７があり、Ｙ方向の線不良
のしきい値よりも大きいので、Ｙ方向の線不良があるこ
とが検出される。この線上の不良Ｙアドレスの最小値は
２２であり、Ｙアドレスの最大値は２６であるから、式
（４）を用いてＹ（１１，２２，２６，５）と符号化す
る。
【００４０】上述したフェイルメモリ１ａの部分領域の
分割および各分類パターンの符号化のためのしきい値を
どのようにするかと符号化の式とは、あらかじめテスタ
に外部から設定しておくが、不良ビット７の存在するア
ドレスの抽出と、抽出されたアドレスの最大値および最
小値の判定と、不良ビット数の合計と、不良ビット７の
分布パターンの分類と、あらかじめ設定されたしきい値
と符号化の式（１）〜（５）を基に符号化を行なうこ
と、これらの符号化されたデータを外部記憶装置に転送
および読み出すこと、読み出した符号化データを領域毎
に元の不良パターンに戻して表示またはピリントアウト
させること等は、メモリＬＳＩテスタの内蔵するＣＰＵ
から制御されされる。またこれらの制御プログラムはメ
モリＬＳＩテスタの評価プログラムの命令を利用して作
成するので、符号化のための特別な装置は不要である。
分割および各分類パターンの符号化のためのしきい値を
どのようにするかと符号化の式とは、あらかじめテスタ
に外部から設定しておくが、不良ビット７の存在するア
ドレスの抽出と、抽出されたアドレスの最大値および最
小値の判定と、不良ビット数の合計と、不良ビット７の
分布パターンの分類と、あらかじめ設定されたしきい値
と符号化の式（１）〜（５）を基に符号化を行なうこ
と、これらの符号化されたデータを外部記憶装置に転送
および読み出すこと、読み出した符号化データを領域毎
に元の不良パターンに戻して表示またはピリントアウト
させること等は、メモリＬＳＩテスタの内蔵するＣＰＵ
から制御されされる。またこれらの制御プログラムはメ
モリＬＳＩテスタの評価プログラムの命令を利用して作
成するので、符号化のための特別な装置は不要である。
【００４１】第２の実施例の分布パターンを示した図２
（ａ）および分布パターン図を用いて細分類の説明をす
るためのフェイルメモリのブロック平面図を示した図２
（ｂ）を参照すると、メモリＬＳＩはメモリセルが規則
的および周期的に配列されているので、不良ビット７の
分布も規則性をもつ場合が多いことに着目し、一本の線
不良を、より細かく分類する方法として、一本の線上の
連続する４ビットが取り得る不良ビット７の分布パター
ンを記号化し、そのパターンの繰り返し回数がしきい値
を超える場合に、その分布パターンを用いて線不良を特
徴付けることが出来る。
（ａ）および分布パターン図を用いて細分類の説明をす
るためのフェイルメモリのブロック平面図を示した図２
（ｂ）を参照すると、メモリＬＳＩはメモリセルが規則
的および周期的に配列されているので、不良ビット７の
分布も規則性をもつ場合が多いことに着目し、一本の線
不良を、より細かく分類する方法として、一本の線上の
連続する４ビットが取り得る不良ビット７の分布パター
ンを記号化し、そのパターンの繰り返し回数がしきい値
を超える場合に、その分布パターンを用いて線不良を特
徴付けることが出来る。
【００４２】すなわち、連続する、例えば４ビットが取
り得る不良の分布パターンを次のように分類する。４ビ
ット中に１ビットだけ不良ビット７が含まれるパターン
は、４ビットの左端から右端へ１ビットずつシフトさせ
て考えると４通りのパターンとなり、これを第１の線不
良パターン１０とする。
り得る不良の分布パターンを次のように分類する。４ビ
ット中に１ビットだけ不良ビット７が含まれるパターン
は、４ビットの左端から右端へ１ビットずつシフトさせ
て考えると４通りのパターンとなり、これを第１の線不
良パターン１０とする。
【００４３】４ビット中に２ビットだけ不良ビット７が
含まれるパターンは、同様に左端から右端へ１ビットず
つシフトさせて考えると２ビットが隣り合せに存在する
場合は４通りありこれを第２の線不良パターン１１とす
る。２ビットが１つ空いた場合は２通りでこれを第３の
線不良パターン１２とする。
含まれるパターンは、同様に左端から右端へ１ビットず
つシフトさせて考えると２ビットが隣り合せに存在する
場合は４通りありこれを第２の線不良パターン１１とす
る。２ビットが１つ空いた場合は２通りでこれを第３の
線不良パターン１２とする。
【００４４】４ビット中に３ビットだけ不良ビット７が
含まれるパターンは、同様に左端から右端へ１ビットず
つシフトさせて考える４通りありこれを第４の線不良パ
ターン１３とする。
含まれるパターンは、同様に左端から右端へ１ビットず
つシフトさせて考える４通りありこれを第４の線不良パ
ターン１３とする。
【００４５】４ビット中に４ビットだけ不良ビット７が
含まれるパターンは、当然１通りしかない。これを第５
の線不良パターン１４とする。
含まれるパターンは、当然１通りしかない。これを第５
の線不良パターン１４とする。
【００４６】これらのパターンがしきい値以下で混在
し、いずれとも確定しない場合をランダムパターン１５
とする。
し、いずれとも確定しない場合をランダムパターン１５
とする。
【００４７】これらの合計は１３通りあるが、パターン
を繰り返したときに同一となるものがあるのでパターン
１０〜１５の６通りのパターン番号でパターン化するこ
とが出来る。
を繰り返したときに同一となるものがあるのでパターン
１０〜１５の６通りのパターン番号でパターン化するこ
とが出来る。
【００４８】これらのパターン１０〜１５を用いて図２
（ｂ）に示すフェイルメモリの不良分布パターンに適用
して線不良の分類を説明する。なお、本実施例では繰り
返しのしきい値を例えば２とする。
（ｂ）に示すフェイルメモリの不良分布パターンに適用
して線不良の分類を説明する。なお、本実施例では繰り
返しのしきい値を例えば２とする。
【００４９】１番目の線不良分布パターン１６は、パタ
ーン３が４回繰り返し出てきており、しきい値２よりも
大きいのでこの不良パターン番号は３となる。
ーン３が４回繰り返し出てきており、しきい値２よりも
大きいのでこの不良パターン番号は３となる。
【００５０】２番目の線不良分布パターン１７は、パタ
ーン２が４回繰り返し出てきており、しきい値２よりも
大きいのでこの不良パターン番号は２となる。
ーン２が４回繰り返し出てきており、しきい値２よりも
大きいのでこの不良パターン番号は２となる。
【００５１】３番目の線不良分布パターン１８は、パタ
ーン２が４回繰り返し出てきており、しきい値２よりも
大きいのでこの不良パターン番号は２となる。
ーン２が４回繰り返し出てきており、しきい値２よりも
大きいのでこの不良パターン番号は２となる。
【００５２】４番目の線不良分布パターン１９は、パタ
ーン５が１回あるが、しきい値よりも小さいのでパター
ン番号は５ではない。残りはパターン３が３回繰り返し
出てきており、かつしきい値よりも大きいからその不良
パターン番号は３となる。
ーン５が１回あるが、しきい値よりも小さいのでパター
ン番号は５ではない。残りはパターン３が３回繰り返し
出てきており、かつしきい値よりも大きいからその不良
パターン番号は３となる。
【００５３】なお、ある２種類のパターンが２回ずつ繰
り返し出てくる場合は、しきい値と同じであるからどち
らのパターン番号をとってもよい。
り返し出てくる場合は、しきい値と同じであるからどち
らのパターン番号をとってもよい。
【００５４】また、４種類のパターンが１回ずつある場
合はランダムと判断しランダムパターン１５とする。こ
の場合は、１つの目安として不良数の６０％を占めるパ
ターンに分類する。例えば、パターン１、２、３、４が
それぞれ１回ずつ出てきたとすると、不良数の合計は７
であり、そのうち２ビットが不良のパターン２および３
で４を占めるからパターン２または３のどちらかを選
ぶ。
合はランダムと判断しランダムパターン１５とする。こ
の場合は、１つの目安として不良数の６０％を占めるパ
ターンに分類する。例えば、パターン１、２、３、４が
それぞれ１回ずつ出てきたとすると、不良数の合計は７
であり、そのうち２ビットが不良のパターン２および３
で４を占めるからパターン２または３のどちらかを選
ぶ。
【００５５】すなわち、第２の実施例は第１の実施例で
抽出された線不良に対して、さらに細分化して抽出する
ことが出来るようにしたものであり、不良解析が更に容
易になる。
抽出された線不良に対して、さらに細分化して抽出する
ことが出来るようにしたものであり、不良解析が更に容
易になる。
【００５６】
【発明の効果】以上説明したように、本発明のメモリＬ
ＳＩの不良ビット検出方法は、フェイルメモリの第１〜
第５の部分領域ごとに不良モードの分類および符号化を
実行し、その分類は、それぞれの不良ビットの分布に特
徴がなく互に独立した分布とみなせるパターンを点不
良、Ｘ方向またはＹ方向のビットラインまたはワードラ
イン上に不良ビットが分布した状態を線不良、線不良が
複数個まとまって分布した状態を矩形の不良とし、不良
モードの分類の基準となる不良ビットの数を決め、その
値をしきい値とし、符号化は、まず点不良を調べ、不良
ビット数（ＦＢ）が点不良のしきい値以下のときは点不
良と定義してＰ（Ｘｐ，Ｙｐ）とし、次に、矩形の不良
を調べ、不良ビット数が矩形の不良のしきい値よりも大
きいとき矩形の不良と定義して、Ｒ（Ｘｒmin ，Ｙｒ
min ，Ｘｒmax ，Ｙｒmax ，ＦＢｒ）とし、次に、線不
良を調べ、線不良のしきい値の下限以上で上限以下とす
ると、部分領域内のある１つのＹアドレスＹｌｘ上をＸ
方向線上にある不良ビットの数をカウントしてＸ方向の
線不良のしきい値よりも大きいとき、Ｘ方向の線不良と
定義して、Ｘ（Ｙｌｘ，Ｘｌmin ，Ｘｌmax ，ＦＢｌ
ｙ）とし、部分領域内のある１つのＸアドレスＸｌｙ上
をＹ方向に、Ｙ＝１からＹ＝１４までの線上にある不良
ビットの数をカウントしてＹ方向の線不良のしきい値よ
りも大きいとき、Ｙ方向の線不良と定義し、Ｙ（Ｘｌ
ｙ，Ｙｌmin ，Ｙｌmax ，ＦＢｌｙ）として符号化する
ことができるので、不良データを保存する記憶容量を小
さくでき、コンピュータによる不良解析時に、不良ビッ
トの分類から不良モードの推定が容易になり、処理時間
を短縮できる。
ＳＩの不良ビット検出方法は、フェイルメモリの第１〜
第５の部分領域ごとに不良モードの分類および符号化を
実行し、その分類は、それぞれの不良ビットの分布に特
徴がなく互に独立した分布とみなせるパターンを点不
良、Ｘ方向またはＹ方向のビットラインまたはワードラ
イン上に不良ビットが分布した状態を線不良、線不良が
複数個まとまって分布した状態を矩形の不良とし、不良
モードの分類の基準となる不良ビットの数を決め、その
値をしきい値とし、符号化は、まず点不良を調べ、不良
ビット数（ＦＢ）が点不良のしきい値以下のときは点不
良と定義してＰ（Ｘｐ，Ｙｐ）とし、次に、矩形の不良
を調べ、不良ビット数が矩形の不良のしきい値よりも大
きいとき矩形の不良と定義して、Ｒ（Ｘｒmin ，Ｙｒ
min ，Ｘｒmax ，Ｙｒmax ，ＦＢｒ）とし、次に、線不
良を調べ、線不良のしきい値の下限以上で上限以下とす
ると、部分領域内のある１つのＹアドレスＹｌｘ上をＸ
方向線上にある不良ビットの数をカウントしてＸ方向の
線不良のしきい値よりも大きいとき、Ｘ方向の線不良と
定義して、Ｘ（Ｙｌｘ，Ｘｌmin ，Ｘｌmax ，ＦＢｌ
ｙ）とし、部分領域内のある１つのＸアドレスＸｌｙ上
をＹ方向に、Ｙ＝１からＹ＝１４までの線上にある不良
ビットの数をカウントしてＹ方向の線不良のしきい値よ
りも大きいとき、Ｙ方向の線不良と定義し、Ｙ（Ｘｌ
ｙ，Ｙｌmin ，Ｙｌmax ，ＦＢｌｙ）として符号化する
ことができるので、不良データを保存する記憶容量を小
さくでき、コンピュータによる不良解析時に、不良ビッ
トの分類から不良モードの推定が容易になり、処理時間
を短縮できる。
【図１】本発明の第１の実施例を示すフェイルメモリの
平面図である。
平面図である。
【図２】（ａ）第２の実施例の分布パターンを示した図
である。 （ｂ）分布パターン図を用いて細分類の説明をするため
のフェイルメモリのブロック平面図である。
である。 （ｂ）分布パターン図を用いて細分類の説明をするため
のフェイルメモリのブロック平面図である。
【図３】（ａ）従来のメモリＩＣテスト手段のブロック
図を示した図である。 （ｂ）このメモリＩＣテスト手段におけるデータ処理過
程のデータ構造図である。
図を示した図である。 （ｂ）このメモリＩＣテスト手段におけるデータ処理過
程のデータ構造図である。
【図４】（ａ）フェイルデータ圧縮方法の説明図であっ
て、被試験メモリセルアレイのブロック平面図である。 （ｂ）その圧縮データマトリクスを示した図である。
て、被試験メモリセルアレイのブロック平面図である。 （ｂ）その圧縮データマトリクスを示した図である。
１ａ，１ｂ フェイルメモリ ２ 第１の部分領域（部分領域１） ３ 第２の部分領域（部分領域２） ４ 第３の部分領域（部分領域３） ５ 第４の部分領域（部分領域４） ６ 第５の部分領域（部分領域５） ７ 不良ビット １０ 第１の線不良パターン １１ 第２の線不良パターン １２ 第３の線不良パターン １３ 第４の線不良パターン １４ 第５の線不良パターン １５ ランダムパターン １６ １番目の線不良分布パターン １７ ２番目の線不良分布パターン １８ ３番目の線不良分布パターン １９ ４番目の線不良分布パターン ２０ メモリテスタ ２１ ウェハプローバ ２２ 被測定素子 ２３ プリンタ ３１，２０３ フェイルビットメモリ ３０ メモリセルアレイ ３２ データフアイル構造 ３３ａ，３３ｂ プリンたの表示 ４０ 被試験メモリセルアレイ ４１ 圧縮データマトリクス ２０１ ファンクションテスト回路 ２０２ ＣＰＵ
Claims (10)
- 【請求項１】 Ｘ方向およびＹ方向を有する二次元のマ
トリクス上にアドレスが対応するように配置されたメモ
リセルの不良ビット情報を、データ圧縮手段により所定
の容量に縮小して記憶手段に保存するメモリＬＳＩの不
良ビット検出方法において、前記データ圧縮手段は、そ
れぞれの前記不良ビットの分布に特徴がなく互に独立し
て分布した状態を示す点不良、前記Ｘ方向または前記Ｙ
方向のビット線またはワード線上に不良ビットが分布し
た状態を示す線不良、この線不良が複数個まとまって分
布した状態を示す矩形の不良からなる少なくとも４種類
のモードに分類し、これらのモード毎にそれぞれ異なる
符号化を行なうことを特徴とするメモリＬＳＩの不良ビ
ット検出方法。 - 【請求項２】 前記メモリＬＳＩの全アドレス領域を複
数の部分領域に分割し、それぞれの前記部分領域ごとに
前記モードの分類および前記符号化を行なう請求項１記
載のメモリＬＳＩの不良ビット検出方法。 - 【請求項３】 前記Ｘ方向の１本の前記ワード線上の不
良ビット数をカウント手段によりカウントし、前記Ｘ方
向の前記線不良であるか否かの判断基準となる第１のし
きい値を用いて前記カウント結果の前記不良ビット数が
前記第１のしきい値を超えると前記Ｘ方向の前記線不良
に分類する請求項１記載のメモリＬＳＩの不良ビット検
出方法。 - 【請求項４】 前記Ｘ方向の前記線不良が存在する前記
ワード線を指定するＹアドレスと、前記不良ビットが存
在する前記ワード線上のＸアドレスの最小値と、前記不
良ビットが存在する前記ワード線上のＸアドレスの最大
値と、前記線不良が存在する前記ワード線上の不良ビッ
ト数とからなる４つのパラメータで前記符号化を行なう
請求項３記載のメモリＬＳＩの不良ビット検出方法。 - 【請求項５】 前記Ｙ方向の１本の前記ビット線上の不
良ビット数をカウント手段によりカウントし、前記Ｙ方
向の前記線不良であるか否かの判断基準となるあらかじ
め定めた第２のしきい値を用いて、前記カウント結果の
前記不良ビット数が前記第２のしきい値を超えると前記
Ｙ方向の前記線不良に分類する請求項１記載のメモリＬ
ＳＩの不良ビット検出方法。 - 【請求項６】 前記Ｙ方向の前記線不良が存在する前記
ビット線を指定する前記Ｘアドレスと、前記不良ビット
が存在する前記Ｙアドレスの最小値と、前記不良ビット
が存在する前記Ｙアドレスの最大値と、前記線不良が存
在する前記ビット線上の不良ビット数とからなる４つの
パラメータで前記符号化を行なう請求項５記載のメモリ
ＬＳＩの不良ビット検出方法。 - 【請求項７】 前記Ｘ方向の前記線不良が連続してＹ方
向にあらかじめ定めた第３のしきい値を超えて存在する
と前記矩形の不良と分類し、これらの不良ビットが存在
する前記Ｘアドレスの最小値と、前記不良ビットが存在
する前記Ｘアドレスの最大値と、前記不良ビットが存在
する前記Ｙアドレスの最小値と、前記不良ビットが存在
する前記Ｙアドレスの最大値と、前記不良ビット数とか
らなる５つのパラメータを用いて前記符号化を行なう請
求項３記載のメモリＬＳＩの不良ビット検出方法。 - 【請求項８】 前記マトリクス領域内のうちあらかじめ
定めた所定領域の不良ビット数があらかじめ定めた第４
のしきい値を超えると前記矩形の不良に分類し、これら
不良ビットが存在する前記Ｘアドレスの最小値と、前記
不良ビットが存在する前記Ｘアドレスの最大値と、前記
不良ビットが存在する前記Ｙアドレスの最小値と、前記
不良ビットが存在する前記Ｙアドレスの最大値と、前記
不良ビット数とからなる５つのパラメータを用いて前記
符号化を行なう請求項１記載のメモリＬＳＩの不良ビッ
ト検出方法。 - 【請求項９】 前記２次元のマトリクス領域の不良ビッ
ト数をカウントするカウント手段と前記点不良であるか
否かの判断基準となる第５のしきい値とを用いて前記カ
ウント結果の前記不良ビット数が前記第５のしきい値以
下のとき前記マトリクス領域の前記点不良とする請求項
１記載のメモリＬＳＩの不良ビット検出方法。 - 【請求項１０】 前記線上に連続する４ビットが取り得
る不良分布パターンを記号化し、前記Ｘ方向またはＹ方
向の前記線不良のワード線またはビット線上にある前記
分布パターンの繰り返し回数が、あらかじめ定めた第６
のしきい値を超えるとその分布パターンの前記記号を用
いて前記線不良を前記符号化する請求項３または５記載
のメモリＬＳＩの不良ビット検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073096A JP2773673B2 (ja) | 1995-03-30 | 1995-03-30 | メモリｌｓｉの不良ビット検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073096A JP2773673B2 (ja) | 1995-03-30 | 1995-03-30 | メモリｌｓｉの不良ビット検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273391A true JPH08273391A (ja) | 1996-10-18 |
| JP2773673B2 JP2773673B2 (ja) | 1998-07-09 |
Family
ID=13508469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073096A Expired - Fee Related JP2773673B2 (ja) | 1995-03-30 | 1995-03-30 | メモリｌｓｉの不良ビット検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773673B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7733721B2 (en) | 2006-10-26 | 2010-06-08 | Advantest Corporation | Semiconductor testing device and method of testing semiconductor memory |
| JP2017079091A (ja) * | 2015-10-22 | 2017-04-27 | 富士通株式会社 | 集積回路、および集積回路の試験方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233626A (ja) * | 1985-08-06 | 1987-02-13 | Mitsubishi Plastics Ind Ltd | 繊維強化プラスチツク製管状体の成形方法 |
| JPH0528800A (ja) * | 1991-07-19 | 1993-02-05 | Mitsubishi Electric Corp | 不良解析装置 |
| JPH06187800A (ja) * | 1992-12-17 | 1994-07-08 | Mitsubishi Electric Corp | 記憶素子の不良モード解析装置 |
| JPH07153298A (ja) * | 1993-11-30 | 1995-06-16 | Hitachi Ltd | フェイルデータ処理装置 |
-
1995
- 1995-03-30 JP JP7073096A patent/JP2773673B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233626A (ja) * | 1985-08-06 | 1987-02-13 | Mitsubishi Plastics Ind Ltd | 繊維強化プラスチツク製管状体の成形方法 |
| JPH0528800A (ja) * | 1991-07-19 | 1993-02-05 | Mitsubishi Electric Corp | 不良解析装置 |
| JPH06187800A (ja) * | 1992-12-17 | 1994-07-08 | Mitsubishi Electric Corp | 記憶素子の不良モード解析装置 |
| JPH07153298A (ja) * | 1993-11-30 | 1995-06-16 | Hitachi Ltd | フェイルデータ処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7733721B2 (en) | 2006-10-26 | 2010-06-08 | Advantest Corporation | Semiconductor testing device and method of testing semiconductor memory |
| JP2017079091A (ja) * | 2015-10-22 | 2017-04-27 | 富士通株式会社 | 集積回路、および集積回路の試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773673B2 (ja) | 1998-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5844850A (en) | Apparatus for analyzing a failure in a semiconductor wafer and method thereof | |
| JP3007055B2 (ja) | ドットパターンの検出および評価装置および方法 | |
| US6871168B1 (en) | Failure analysis system of semiconductor memory device | |
| US4979229A (en) | Method of and apparatus for converting the resolution of an image represented by a pattern of bivalent pixels | |
| WO2002091183A2 (en) | Performance assessment of data classifiers | |
| DE19824208A1 (de) | Fehleranalyseverfahren und zugehörige Vorrichtung | |
| US6374199B1 (en) | Inspection and analyzing apparatus for semiconductor integrated circuit and inspection and analyzing method | |
| US7954018B2 (en) | Analysis techniques for multi-level memory | |
| JP2773673B2 (ja) | メモリｌｓｉの不良ビット検出方法 | |
| US4774461A (en) | System for inspecting exposure pattern data of semiconductor integrated circuit device | |
| TW511123B (en) | Method for efficient analysis of semiconductor failures | |
| KR100359592B1 (ko) | 불량 해석 방법, 축퇴 임계치의 도출 방법 및 기록 매체 | |
| US20040243891A1 (en) | Failure analysis method of semiconductor device | |
| JPH11213695A (ja) | 半導体メモリ試験装置 | |
| WO2000019372A1 (en) | Pixel coding and image processing method | |
| US8143076B2 (en) | Manufacture of defect cards for semiconductor dies | |
| CN118247252A (zh) | 一种基于多方法联合变异的数据质量噪声检测方法 | |
| EP3982326B1 (en) | Failure pattern acquisition method and acquisition apparatus | |
| CN114004778B (zh) | 失效图形的获取方法和获取装置 | |
| CN116414312A (zh) | 一种芯片大数据量失败地址存储的方法 | |
| KR100606189B1 (ko) | 반도체 웨이퍼의 불량 해석 방법 | |
| JP5088093B2 (ja) | 不良ビットマップデータの圧縮方法、不良ビットマップ表示方法、及び、不良ビットマップ表示装置 | |
| US8037379B1 (en) | Prediction of impact on post-repair yield resulting from manufacturing process modification | |
| CN102055881B (zh) | 图像处理装置、图像处理方法以及图像形成装置 | |
| JPH0618230B2 (ja) | メモリｉｃテスト装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980324 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080424 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090424 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100424 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110424 Year of fee payment: 13 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110424 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120424 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120424 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130424 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |