JPH08274331A - Ｍｏｓ半導体装置およびその製造方法 - Google Patents
Ｍｏｓ半導体装置およびその製造方法Info
- Publication number
- JPH08274331A JPH08274331A JP7163049A JP16304995A JPH08274331A JP H08274331 A JPH08274331 A JP H08274331A JP 7163049 A JP7163049 A JP 7163049A JP 16304995 A JP16304995 A JP 16304995A JP H08274331 A JPH08274331 A JP H08274331A
- Authority
- JP
- Japan
- Prior art keywords
- silicide
- semiconductor device
- polysilicon layer
- gate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 シリサイド層の密着性、耐食性およびゲート
の低抵抗化を損なうことなく、シリサイドによるゲート
不純物の吸い出しを抑制する。 【構成】 ゲート電極を構成するポリシリコン層３と、
高融点金属シリサイド層５（ＷＳｉｘ，ＴｉＳｉｘ，Ｍ
ｏＳｉｘ等）の界面近傍におけるポリシリコン層３の粒
界４（ポリシリコン層表面の粒界部分）を酸化シリサイ
ド、窒化シリサイドまたは酸窒化シリサイドとする。こ
のような構造を得るには、ゲート電極を構成するポリシ
リコン層上に高融点金属シリサイド層を形成する前に、
ポリシリコン表面のウエットエッチ工程、極少量のシリ
サイド材料を蒸着する工程、酸化及び／又は窒化処理工
程、絶縁膜エッチバック工程の順に処理する。
の低抵抗化を損なうことなく、シリサイドによるゲート
不純物の吸い出しを抑制する。 【構成】 ゲート電極を構成するポリシリコン層３と、
高融点金属シリサイド層５（ＷＳｉｘ，ＴｉＳｉｘ，Ｍ
ｏＳｉｘ等）の界面近傍におけるポリシリコン層３の粒
界４（ポリシリコン層表面の粒界部分）を酸化シリサイ
ド、窒化シリサイドまたは酸窒化シリサイドとする。こ
のような構造を得るには、ゲート電極を構成するポリシ
リコン層上に高融点金属シリサイド層を形成する前に、
ポリシリコン表面のウエットエッチ工程、極少量のシリ
サイド材料を蒸着する工程、酸化及び／又は窒化処理工
程、絶縁膜エッチバック工程の順に処理する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ半導体装置およ
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】従来、サブハーフミクロン以下のＣＭＯ
Ｓデバイスでは、短チャネル効果の抑制のため素子構造
をＰｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒのいずれも、表面型にす
る必要があり、Ｐｃｈ−ＴｒのポリシリコンゲートにＰ
型の不純物を、Ｎｃｈ−ＴｒのポリシリコンゲートにＮ
型の不純物を導入（注入）するデュアルゲートの採用が
考えられてきた。
Ｓデバイスでは、短チャネル効果の抑制のため素子構造
をＰｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒのいずれも、表面型にす
る必要があり、Ｐｃｈ−ＴｒのポリシリコンゲートにＰ
型の不純物を、Ｎｃｈ−ＴｒのポリシリコンゲートにＮ
型の不純物を導入（注入）するデュアルゲートの採用が
考えられてきた。
【０００３】この場合、両ゲートをオーミック接合で連
結（閾値電圧シフト等の回避や高速化に必要）し、かつ
ゲート抵抗・コンタクト抵抗の低減（高速化に必要。Ｐ
型不純物である硼素（Ｂ）は固溶限が低く、また注入に
よる手法を用いることから従来のＮ+ ゲートに比べ抵抗
が高い）を図るため、ポリサイドやサリサイドといった
技術が必要不可欠になっている。
結（閾値電圧シフト等の回避や高速化に必要）し、かつ
ゲート抵抗・コンタクト抵抗の低減（高速化に必要。Ｐ
型不純物である硼素（Ｂ）は固溶限が低く、また注入に
よる手法を用いることから従来のＮ+ ゲートに比べ抵抗
が高い）を図るため、ポリサイドやサリサイドといった
技術が必要不可欠になっている。
【０００４】ポリサイドゲートを形成する場合、その材
料としては耐熱性（高融点）、耐腐食性（密着性）が良
好なＷＳｉｘ、Ｗ等が有力である。しかし、このシリサ
イドは注入不純物に対する拡散係数が高く、ポリシリコ
ンゲート中から不純物（特にＢ）を吸い出してゲート空
乏化（閾値電圧の変動・シフト、酸化膜経時信頼性の低
下等の原因となる）を引き起こしたり、吸い出した不純
物を反対側（Ｐ型−ポリサイド−Ｎ型）のポリシリコン
層に拡散（シリサイドを経由する相互拡散）させ、やは
りゲート空乏化を引き起こしたりすることが知られてい
る。
料としては耐熱性（高融点）、耐腐食性（密着性）が良
好なＷＳｉｘ、Ｗ等が有力である。しかし、このシリサ
イドは注入不純物に対する拡散係数が高く、ポリシリコ
ンゲート中から不純物（特にＢ）を吸い出してゲート空
乏化（閾値電圧の変動・シフト、酸化膜経時信頼性の低
下等の原因となる）を引き起こしたり、吸い出した不純
物を反対側（Ｐ型−ポリサイド−Ｎ型）のポリシリコン
層に拡散（シリサイドを経由する相互拡散）させ、やは
りゲート空乏化を引き起こしたりすることが知られてい
る。
【０００５】上記の不純物吸い出しや、シリサイドを介
しての相互拡散を抑制する方法として、下記のような手
法が提案されている。 ＴｉＮなど、低抵抗の拡散防止膜（ＷＳｉに比べて不
純物の拡散係数が小さい）をポリシリコン層とシリサイ
ド（ポリサイド）層の中間層として設けるもの。具体例
としては、特開平１−２６５５４２号公報、特開平２−
１８３５６５号公報および特開平２−１９２１６１号公
報にそれぞれ記載されたものが挙げられる。この技術
は、極めて有効であると考えられるが、ＴｉはＷに比べ
て耐熱性・耐食性に欠ける（これが、ポリサイドの材料
としてＷＳｉが一般に用いられる理由である）ため、膜
剥がれ等の心配がある。
しての相互拡散を抑制する方法として、下記のような手
法が提案されている。 ＴｉＮなど、低抵抗の拡散防止膜（ＷＳｉに比べて不
純物の拡散係数が小さい）をポリシリコン層とシリサイ
ド（ポリサイド）層の中間層として設けるもの。具体例
としては、特開平１−２６５５４２号公報、特開平２−
１８３５６５号公報および特開平２−１９２１６１号公
報にそれぞれ記載されたものが挙げられる。この技術
は、極めて有効であると考えられるが、ＴｉはＷに比べ
て耐熱性・耐食性に欠ける（これが、ポリサイドの材料
としてＷＳｉが一般に用いられる理由である）ため、膜
剥がれ等の心配がある。
【０００６】上記技術において、中間層として低融点
金属を用いたもの。具体例としては、特開平２−５４２
２号公報に開示されたものがある。この方法は、シリサ
イドの膜ストレスによる膜剥がれの防止に有効とされて
いる。但し、上記のものより一層、耐熱性・耐食性に
欠ける問題がある。
金属を用いたもの。具体例としては、特開平２−５４２
２号公報に開示されたものがある。この方法は、シリサ
イドの膜ストレスによる膜剥がれの防止に有効とされて
いる。但し、上記のものより一層、耐熱性・耐食性に
欠ける問題がある。
【０００７】窒化膜を中間層として設けるもの。具体
例としては、特開昭６４−２５４７５号公報に記載され
たものがある。この技術は、シリサイド金属がポリシリ
コン層に深く侵入して耐圧不良を招くのを防ぐものであ
り、上層のシリサイド層と下層のポリシリコン層の電気
的連結は、サイドウォールにポリシリコンを用いて行
う。上記特開昭６４−２５４７５号公報には、不純物拡
散防止に関する記載はないが、窒化膜は上記，と同
様な効果があり、特にＢの拡散バリアとして有効であ
る。しかし、サイドウォールから、あるいはサイドウォ
ールを介しての不純物拡散が同様な問題となる。また、
サイドウォールが絶縁体であるか否かでトランジスタ特
性も異なってくる。さらに、窒化層は酸化層と同様にシ
リサイドとの密着性が低く、そのため膜剥がれの危険が
ある。
例としては、特開昭６４−２５４７５号公報に記載され
たものがある。この技術は、シリサイド金属がポリシリ
コン層に深く侵入して耐圧不良を招くのを防ぐものであ
り、上層のシリサイド層と下層のポリシリコン層の電気
的連結は、サイドウォールにポリシリコンを用いて行
う。上記特開昭６４−２５４７５号公報には、不純物拡
散防止に関する記載はないが、窒化膜は上記，と同
様な効果があり、特にＢの拡散バリアとして有効であ
る。しかし、サイドウォールから、あるいはサイドウォ
ールを介しての不純物拡散が同様な問題となる。また、
サイドウォールが絶縁体であるか否かでトランジスタ特
性も異なってくる。さらに、窒化層は酸化層と同様にシ
リサイドとの密着性が低く、そのため膜剥がれの危険が
ある。
【０００８】シリサイド中に所定濃度以上のＢ原子を
濃度勾配なしに導入するもの。この技術は、濃度勾配が
ないため拡散が起きないという原理に基づいている。具
体例としては、特開平５−１８３１１７号公報に記載の
ものがある。
濃度勾配なしに導入するもの。この技術は、濃度勾配が
ないため拡散が起きないという原理に基づいている。具
体例としては、特開平５−１８３１１７号公報に記載の
ものがある。
【０００９】シリサイド及び／又はポリシリコン中に
窒素原子やインジウム原子をイオン注入等により導入す
るもの。この方法による不純物拡散抑制のメカニズムの
詳細は不明であるが、窒素原子あるいは窒化物がゲート
不純物、とくにＢの拡散を抑制するためであると言われ
ている。
窒素原子やインジウム原子をイオン注入等により導入す
るもの。この方法による不純物拡散抑制のメカニズムの
詳細は不明であるが、窒素原子あるいは窒化物がゲート
不純物、とくにＢの拡散を抑制するためであると言われ
ている。
【００１０】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題点に鑑みなされたもので、シリサイド（ポリサ
イド）層の密着性、耐食性およびゲートの低抵抗化を損
なうことなく、シリサイドによるゲート不純物の吸い出
しを抑制（同時に相互拡散も抑制）しようとするもので
ある。すなわち、本発明の目的は、ゲート電極を構成す
るポリシリコン層と高融点金属シリサイド層の界面近傍
におけるポリシリコン層の粒界のみを酸化及び／又は窒
化処理（以下、粒界処理と略記することがある）するこ
とにより、低抵抗化やポリシリコン層−高融点金属シリ
サイド層間の密着性を損なわずに、ポリシリコン層から
のゲート不純物（特にＢ）の吸い出しを抑制して、ゲー
ト空乏化（ゲート不純物の吸い出し及び／又は相互拡
散）の防止を図ることにある。さらに本発明は、少量の
シリサイド材料を加えて、粒界処理の促進および、シリ
サイドの密着性向上を達成することを目的としている。
術の問題点に鑑みなされたもので、シリサイド（ポリサ
イド）層の密着性、耐食性およびゲートの低抵抗化を損
なうことなく、シリサイドによるゲート不純物の吸い出
しを抑制（同時に相互拡散も抑制）しようとするもので
ある。すなわち、本発明の目的は、ゲート電極を構成す
るポリシリコン層と高融点金属シリサイド層の界面近傍
におけるポリシリコン層の粒界のみを酸化及び／又は窒
化処理（以下、粒界処理と略記することがある）するこ
とにより、低抵抗化やポリシリコン層−高融点金属シリ
サイド層間の密着性を損なわずに、ポリシリコン層から
のゲート不純物（特にＢ）の吸い出しを抑制して、ゲー
ト空乏化（ゲート不純物の吸い出し及び／又は相互拡
散）の防止を図ることにある。さらに本発明は、少量の
シリサイド材料を加えて、粒界処理の促進および、シリ
サイドの密着性向上を達成することを目的としている。
【００１１】
【課題を解決するための手段】請求項１に記載の、ポリ
サイドゲートを有するＭＯＳ半導体装置は、図１に示す
ように、ゲート電極を構成するポリシリコン層３と、高
融点金属シリサイド層５（ＷＳｉｘ，ＴｉＳｉｘ，Ｍｏ
Ｓｉｘ等）の界面近傍におけるポリシリコン層３の粒界
４（ポリシリコン層表面の粒界部分）が酸化、窒化また
は酸化窒化処理されている（例えば酸窒化物として存在
する）ことを特徴とする。なお、図１において、１はシ
リコン基板、２はゲート酸化膜である。
サイドゲートを有するＭＯＳ半導体装置は、図１に示す
ように、ゲート電極を構成するポリシリコン層３と、高
融点金属シリサイド層５（ＷＳｉｘ，ＴｉＳｉｘ，Ｍｏ
Ｓｉｘ等）の界面近傍におけるポリシリコン層３の粒界
４（ポリシリコン層表面の粒界部分）が酸化、窒化また
は酸化窒化処理されている（例えば酸窒化物として存在
する）ことを特徴とする。なお、図１において、１はシ
リコン基板、２はゲート酸化膜である。
【００１２】請求項２に記載のポリサイドゲートＭＯＳ
半導体装置は、図２に示すように、ゲート電極を構成す
るポリシリコン層３と高融点金属シリサイド層５の界面
近傍におけるポリシリコン層３の粒界４が、酸化シリサ
イド、窒化シリサイドまたは酸窒化シリサイドとなって
いることを特徴とする。なお、図２において粒界４は、
酸窒化シリサイドまたは、酸窒化シリサイドとシリサイ
ドの積層になっている。
半導体装置は、図２に示すように、ゲート電極を構成す
るポリシリコン層３と高融点金属シリサイド層５の界面
近傍におけるポリシリコン層３の粒界４が、酸化シリサ
イド、窒化シリサイドまたは酸窒化シリサイドとなって
いることを特徴とする。なお、図２において粒界４は、
酸窒化シリサイドまたは、酸窒化シリサイドとシリサイ
ドの積層になっている。
【００１３】請求項３に記載の半導体装置の製造方法
は、請求項１に記載のＭＯＳ半導体装置を製造するため
のものであって、ゲート電極を構成するポリシリコン層
３上に、高融点金属のシリサイド層５（ＷＳｉｘ，Ｔｉ
Ｓｉｘ，ＭｏＳｉｘ等）を積層する前に、図３に示すよ
うに、ポリシリコン層３表面のウエットエッチング工
程、酸化及び／又は窒化処理工程、絶縁膜エッチバック
工程の順に処理することを特徴とする。すなわち、図３
において（ａ）に示すように、ポリシリコン層３表面を
ウエットエッチし（２点鎖線は、エッチング前の状態を
示す）、（ｂ）のようにポリシリコン層３表面を例えば
酸化窒化して酸窒化シリコン膜３１を形成し、さらに
（ｃ）のように酸窒化シリコン膜３１の一部をエッチバ
ックし、その後にシリサイド層５を積層する。
は、請求項１に記載のＭＯＳ半導体装置を製造するため
のものであって、ゲート電極を構成するポリシリコン層
３上に、高融点金属のシリサイド層５（ＷＳｉｘ，Ｔｉ
Ｓｉｘ，ＭｏＳｉｘ等）を積層する前に、図３に示すよ
うに、ポリシリコン層３表面のウエットエッチング工
程、酸化及び／又は窒化処理工程、絶縁膜エッチバック
工程の順に処理することを特徴とする。すなわち、図３
において（ａ）に示すように、ポリシリコン層３表面を
ウエットエッチし（２点鎖線は、エッチング前の状態を
示す）、（ｂ）のようにポリシリコン層３表面を例えば
酸化窒化して酸窒化シリコン膜３１を形成し、さらに
（ｃ）のように酸窒化シリコン膜３１の一部をエッチバ
ックし、その後にシリサイド層５を積層する。
【００１４】請求項４に記載の半導体装置の製造方法
は、請求項２に記載のＭＯＳ半導体装置を製造するため
のものであって、ゲート電極を構成するポリシリコン層
上に高融点金属シリサイド層５（ＷＳｉｘ，ＴｉＳｉ
ｘ，ＭｏＳｉｘ等）を積層する前に、ポリシリコン表面
のウエットエッチ工程（図示せず）、図４（ａ）に示す
ように極少量のシリサイド材料４１（シリサイドまたは
シリサイド用金属）を蒸着する工程、図４（ｂ）に示す
ような酸化及び／又は窒化処理工程、図４（ｃ）に示す
ような絶縁膜エッチバック工程の順に処理することを特
徴とするものである。なお、図４において４２は酸窒化
シリサイド、４３は酸化窒化膜である。
は、請求項２に記載のＭＯＳ半導体装置を製造するため
のものであって、ゲート電極を構成するポリシリコン層
上に高融点金属シリサイド層５（ＷＳｉｘ，ＴｉＳｉ
ｘ，ＭｏＳｉｘ等）を積層する前に、ポリシリコン表面
のウエットエッチ工程（図示せず）、図４（ａ）に示す
ように極少量のシリサイド材料４１（シリサイドまたは
シリサイド用金属）を蒸着する工程、図４（ｂ）に示す
ような酸化及び／又は窒化処理工程、図４（ｃ）に示す
ような絶縁膜エッチバック工程の順に処理することを特
徴とするものである。なお、図４において４２は酸窒化
シリサイド、４３は酸化窒化膜である。
【００１５】請求項５に記載の半導体装置の製造方法
は、請求項４に記載のＭＯＳ半導体装置を製造するに際
し、酸化及び／又は窒化処理工程前に蒸着する微量のシ
リサイド材料として、耐熱性の高い高融点金属または高
融点金属シリサイドを用いることを特徴とする。
は、請求項４に記載のＭＯＳ半導体装置を製造するに際
し、酸化及び／又は窒化処理工程前に蒸着する微量のシ
リサイド材料として、耐熱性の高い高融点金属または高
融点金属シリサイドを用いることを特徴とする。
【００１６】
【作用】請求項１のポリサイドゲートＭＯＳ半導体装置
において、ポリシリコン層３内にイオン注入等の方法で
導入されたゲート不純物は、その後の熱処理工程によっ
てポリシリコン層３内で拡散・活性化するが、ゲート不
純物の大部分は、ポリシリコン層３の粒界を拡散すると
考えられる。従って、上層のシリサイド層５への不純物
の拡散（シリサイド層５による不純物の吸い出し）を抑
制するには、この粒界制御が重要となる。シリコン酸化
膜、シリコン窒化膜またはシリコン酸化窒化膜は、シリ
コンに比べゲート導入不純物に対する拡散係数が低いた
め、拡散バリアになり得る。しかし、ポリシリコン表面
全体にこのような絶縁膜を形成すると、シリサイド層５
との電気的連結ができないだけでなく、密着性が低下す
るため膜剥がれが発生する心配がある。そこで、シリサ
イドの密着性を損なわないでポリシリコン層３からの不
純物の拡散（シリサイド層５による不純物吸い出し）を
抑制するため、本発明ではシリサイド層５とポリシリコ
ン層３の界面近傍のポリシリコン粒界４を制御する（上
記酸化処理及び／又は窒化処理）により解決したもので
ある。
において、ポリシリコン層３内にイオン注入等の方法で
導入されたゲート不純物は、その後の熱処理工程によっ
てポリシリコン層３内で拡散・活性化するが、ゲート不
純物の大部分は、ポリシリコン層３の粒界を拡散すると
考えられる。従って、上層のシリサイド層５への不純物
の拡散（シリサイド層５による不純物の吸い出し）を抑
制するには、この粒界制御が重要となる。シリコン酸化
膜、シリコン窒化膜またはシリコン酸化窒化膜は、シリ
コンに比べゲート導入不純物に対する拡散係数が低いた
め、拡散バリアになり得る。しかし、ポリシリコン表面
全体にこのような絶縁膜を形成すると、シリサイド層５
との電気的連結ができないだけでなく、密着性が低下す
るため膜剥がれが発生する心配がある。そこで、シリサ
イドの密着性を損なわないでポリシリコン層３からの不
純物の拡散（シリサイド層５による不純物吸い出し）を
抑制するため、本発明ではシリサイド層５とポリシリコ
ン層３の界面近傍のポリシリコン粒界４を制御する（上
記酸化処理及び／又は窒化処理）により解決したもので
ある。
【００１７】なお、一般にポリシリコン層の表面上に堆
積された高融点金属シリサイド層と下層のポリシリコン
層との密着性は、その後の熱処理工程におけるポリシリ
コンとの反応によってシリサイドのシリサイド化を高め
ることで向上させることができる。但し、高融点金属シ
リサイドの代わりに高融点金属を用いた場合、熱処理工
程においてシリサイド化反応が激しくなりすぎて応力等
のストレスやスパイク等が発生し、ポリシリコン層やゲ
ート酸化膜に損傷を与える恐れがある。ＭＯＳ構造の信
頼性を考慮すれば、高融点金属シリサイドを使用する方
が有利といえる。
積された高融点金属シリサイド層と下層のポリシリコン
層との密着性は、その後の熱処理工程におけるポリシリ
コンとの反応によってシリサイドのシリサイド化を高め
ることで向上させることができる。但し、高融点金属シ
リサイドの代わりに高融点金属を用いた場合、熱処理工
程においてシリサイド化反応が激しくなりすぎて応力等
のストレスやスパイク等が発生し、ポリシリコン層やゲ
ート酸化膜に損傷を与える恐れがある。ＭＯＳ構造の信
頼性を考慮すれば、高融点金属シリサイドを使用する方
が有利といえる。
【００１８】請求項２のポリサイドゲートＭＯＳ半導体
装置では、請求項１の半導体装置に比べて粒界４の酸化
及び／又は窒化されている部分が大きいため、不純物拡
散の防止作用が増大するので、閾値電圧のシフトを小さ
くする（空乏化抑制作用の向上）ことができる。
装置では、請求項１の半導体装置に比べて粒界４の酸化
及び／又は窒化されている部分が大きいため、不純物拡
散の防止作用が増大するので、閾値電圧のシフトを小さ
くする（空乏化抑制作用の向上）ことができる。
【００１９】請求項３に記載の半導体装置の製造方法に
おいては、酸化及び／又は窒化処理工程でポリシリコン
層３表面は酸化及び／又は窒化されるが、結晶粒よりも
粒界４の方が前記反応の速度が速い。従って、その後に
エッチバック（通常はドライエッチング）で絶縁膜を除
去するのであるが、エッチング速度を制御してオーバー
エッチングを防止することにより、ポリシリコン層３表
面の粒界４部分に選択的に酸化及び／又は窒化された部
分を残留させることができる。
おいては、酸化及び／又は窒化処理工程でポリシリコン
層３表面は酸化及び／又は窒化されるが、結晶粒よりも
粒界４の方が前記反応の速度が速い。従って、その後に
エッチバック（通常はドライエッチング）で絶縁膜を除
去するのであるが、エッチング速度を制御してオーバー
エッチングを防止することにより、ポリシリコン層３表
面の粒界４部分に選択的に酸化及び／又は窒化された部
分を残留させることができる。
【００２０】ポリシリコン層への不純物の導入は、イオ
ン注入その他、公知の技術を用いて行うが、この不純物
導入およびその拡散はシリサイド層形成前（すなわち、
ポリシリコン層形成後、ウエットエッチング前）に行う
方がよい。その理由は、不純物がポリシリコン層表面近
傍に集中するのを防ぐためであり、吸い出しによるゲー
ト空乏化を回避しやすくなる利点がある。
ン注入その他、公知の技術を用いて行うが、この不純物
導入およびその拡散はシリサイド層形成前（すなわち、
ポリシリコン層形成後、ウエットエッチング前）に行う
方がよい。その理由は、不純物がポリシリコン層表面近
傍に集中するのを防ぐためであり、吸い出しによるゲー
ト空乏化を回避しやすくなる利点がある。
【００２１】前記ウエットエッチング工程では、ポリシ
リコン層３表面のエッチングを行うが、結晶粒に比べて
粒界４の方がエッチング速度が速いため粒界部分の溝
を、より顕著化することができ、エッチバック後におい
て粒界部分に選択的に酸化及び／又は窒化された部分を
残留させることが、より容易となる〔図３、特に（ｃ）
を参照〕。上記粒界４のウエットエッチングはＳｅｃｃ
ｏエッチングとも呼ばれ、エッチング用の薬液として、
フッ酸とＫ2 Ｃｒ2 Ｏ7 水溶液の混合液等が使用され
る。酸化及び／又は窒化工程では、ポリシリコン層表面
を酸化及び／又は窒化するが、粒界部分は、結晶粒に比
べて緻密でないため、これら酸化及び／又は窒化の速度
は結晶粒よりも速い。酸化膜も不純物拡散バリアとして
作用するが、窒化膜または窒化された酸化膜の方が、よ
り不純物（特にＢ）の吸い出し抑制には効果が高い。ス
トイキオメトリ（化学量論的組成）のとれた窒化膜は酸
化膜に比べて形成しにくいが、酸化膜の軽い窒化は比較
的容易であり、Ｂ吸い出しの抑制には、窒化の度合いが
数ａｔｏｍ％程度あれば十分である。また、酸化膜の窒
化では、窒素は酸化膜中を拡散して酸化膜とポリシリコ
ン層の界面に最も偏析しやすいため、エッチバック後に
粒界の窒化部分を残留させることは極めて容易である。
上記のように、酸化膜及び／又は窒化膜（特に窒化膜）
は、粒界の深い部分にまで形成されるため、絶縁膜のエ
ッチバック後において粒界にこれを残留させることが可
能となる。
リコン層３表面のエッチングを行うが、結晶粒に比べて
粒界４の方がエッチング速度が速いため粒界部分の溝
を、より顕著化することができ、エッチバック後におい
て粒界部分に選択的に酸化及び／又は窒化された部分を
残留させることが、より容易となる〔図３、特に（ｃ）
を参照〕。上記粒界４のウエットエッチングはＳｅｃｃ
ｏエッチングとも呼ばれ、エッチング用の薬液として、
フッ酸とＫ2 Ｃｒ2 Ｏ7 水溶液の混合液等が使用され
る。酸化及び／又は窒化工程では、ポリシリコン層表面
を酸化及び／又は窒化するが、粒界部分は、結晶粒に比
べて緻密でないため、これら酸化及び／又は窒化の速度
は結晶粒よりも速い。酸化膜も不純物拡散バリアとして
作用するが、窒化膜または窒化された酸化膜の方が、よ
り不純物（特にＢ）の吸い出し抑制には効果が高い。ス
トイキオメトリ（化学量論的組成）のとれた窒化膜は酸
化膜に比べて形成しにくいが、酸化膜の軽い窒化は比較
的容易であり、Ｂ吸い出しの抑制には、窒化の度合いが
数ａｔｏｍ％程度あれば十分である。また、酸化膜の窒
化では、窒素は酸化膜中を拡散して酸化膜とポリシリコ
ン層の界面に最も偏析しやすいため、エッチバック後に
粒界の窒化部分を残留させることは極めて容易である。
上記のように、酸化膜及び／又は窒化膜（特に窒化膜）
は、粒界の深い部分にまで形成されるため、絶縁膜のエ
ッチバック後において粒界にこれを残留させることが可
能となる。
【００２２】請求項４に記載の半導体装置の製造方法に
おいては、酸化及び／又は窒化処理工程の前に蒸着する
シリサイド材料は、平均膜厚１０〜２０Å程度以下でよ
い。このような場合、蒸着された材料は層状形態ではな
く島状になっており、その性質は固相というより、むし
ろ液相に近い。蒸着時あるいは蒸着後に適度な熱処理
（シリサイド化が起こらない温度、例えば高融点金属材
料であれば３００℃程度）を施すことにより、ポリシリ
コン層３表面をマイグレートすれば、蒸着された材料
は、先に述べた粒界部分の溝により多く停留することに
なる。この熱処理は蒸着時の基板加熱処理を利用して、
あるいは、酸化及び／又は窒化工程での熱処理（昇温時
の熱処理）を利用して行うこともできる。また、上記蒸
着は抵抗加熱法やスパッタリング法など、公知の方法で
行うことができる。上記の状態で酸化及び／又は窒化処
理を行うと、シリサイド材料の停留部分においてシリサ
イド化が起こり、それと同時に酸化及び／又は窒化が促
進される。従って、粒界部分は他の部分のそれよりも酸
化及び／又は窒化が促進され、その領域は請求項３の製
造方法によるものと比べて広くなる。次の絶縁膜エッチ
バック工程で、表面の酸化膜、窒化膜、シリサイドが除
去され、所望のポリシリコン表面が得られる。
おいては、酸化及び／又は窒化処理工程の前に蒸着する
シリサイド材料は、平均膜厚１０〜２０Å程度以下でよ
い。このような場合、蒸着された材料は層状形態ではな
く島状になっており、その性質は固相というより、むし
ろ液相に近い。蒸着時あるいは蒸着後に適度な熱処理
（シリサイド化が起こらない温度、例えば高融点金属材
料であれば３００℃程度）を施すことにより、ポリシリ
コン層３表面をマイグレートすれば、蒸着された材料
は、先に述べた粒界部分の溝により多く停留することに
なる。この熱処理は蒸着時の基板加熱処理を利用して、
あるいは、酸化及び／又は窒化工程での熱処理（昇温時
の熱処理）を利用して行うこともできる。また、上記蒸
着は抵抗加熱法やスパッタリング法など、公知の方法で
行うことができる。上記の状態で酸化及び／又は窒化処
理を行うと、シリサイド材料の停留部分においてシリサ
イド化が起こり、それと同時に酸化及び／又は窒化が促
進される。従って、粒界部分は他の部分のそれよりも酸
化及び／又は窒化が促進され、その領域は請求項３の製
造方法によるものと比べて広くなる。次の絶縁膜エッチ
バック工程で、表面の酸化膜、窒化膜、シリサイドが除
去され、所望のポリシリコン表面が得られる。
【００２３】
【実施例】次に、本発明の実施例を説明する。 実施例１ ウエル形成、素子分離、基板チャネルドープ、ゲート酸
化膜形成等、ＭＯＳ半導体素子およびＣＭＯＳ半導体素
子、ならびにその集積回路の作製に必要な前工程がなさ
れたＭＯＳ半導体素子形成領域上に、まずポリシリコン
膜を２０００Å成膜した。次に、公知の写真製版技術に
よる工程をはさんで、イオン注入法によりＰＭＯＳ形成
部分にＢ注入（４Ｅ１５／ｃｍ2 ）、ＮＭＯＳ形成部分
にＡｓ注入（４Ｅ１５／ｃｍ2 ）を行い、その後８５０
℃・２０分程度の熱処理を行った。この時点でポリシリ
コン内の不純物分布をＳＩＭＳ分析したところ、投影飛
程の部分で若干濃度が高いものの、ほぼ均一に不純物が
拡散していることが確認された。また、注入時のポリシ
リコン膜のダメージもほぼ回復し、再結晶化（ポリシリ
コン化）していることがＲＨＥＥＤパターンにより観察
された。
化膜形成等、ＭＯＳ半導体素子およびＣＭＯＳ半導体素
子、ならびにその集積回路の作製に必要な前工程がなさ
れたＭＯＳ半導体素子形成領域上に、まずポリシリコン
膜を２０００Å成膜した。次に、公知の写真製版技術に
よる工程をはさんで、イオン注入法によりＰＭＯＳ形成
部分にＢ注入（４Ｅ１５／ｃｍ2 ）、ＮＭＯＳ形成部分
にＡｓ注入（４Ｅ１５／ｃｍ2 ）を行い、その後８５０
℃・２０分程度の熱処理を行った。この時点でポリシリ
コン内の不純物分布をＳＩＭＳ分析したところ、投影飛
程の部分で若干濃度が高いものの、ほぼ均一に不純物が
拡散していることが確認された。また、注入時のポリシ
リコン膜のダメージもほぼ回復し、再結晶化（ポリシリ
コン化）していることがＲＨＥＥＤパターンにより観察
された。
【００２４】次に、フッ酸とＫ2 Ｃｒ2 Ｏ7 水溶液の混
合液を十分希釈して粒界エッチングを行った。次に、抵
抗加熱法によりＴｉを平均膜厚で１５Å程度デポした
（レート×時間により算出）。また、比較のため、これ
をデポしない試料も用意した。次に、酸素雰囲気中で１
１００℃・１０ｓｅｃ程度のＲＴＡ（ＲＴＯ）処理を施
した。この時点での表面酸化膜の膜厚は両者とも５０Å
程度であり、顕著な差は見られなかった。但し、この膜
厚は平均的なものであり、粒界部分での酸化膜厚（酸化
深さ）を反映した値ではない。次に、アンモニア雰囲気
中で９５０℃・６０ｓｅｃ以下程度のＲＴＡ（ＲＴＮ）
処理を施した。この時点での表面酸化窒化膜のＳＩＭＳ
分析を行ったところ、酸化膜とポリシリコンの界面での
窒素濃度はほぼ５ａｔｏｍ％であり、酸化膜中の窒素濃
度は、その値の数分の１程度であった。
合液を十分希釈して粒界エッチングを行った。次に、抵
抗加熱法によりＴｉを平均膜厚で１５Å程度デポした
（レート×時間により算出）。また、比較のため、これ
をデポしない試料も用意した。次に、酸素雰囲気中で１
１００℃・１０ｓｅｃ程度のＲＴＡ（ＲＴＯ）処理を施
した。この時点での表面酸化膜の膜厚は両者とも５０Å
程度であり、顕著な差は見られなかった。但し、この膜
厚は平均的なものであり、粒界部分での酸化膜厚（酸化
深さ）を反映した値ではない。次に、アンモニア雰囲気
中で９５０℃・６０ｓｅｃ以下程度のＲＴＡ（ＲＴＮ）
処理を施した。この時点での表面酸化窒化膜のＳＩＭＳ
分析を行ったところ、酸化膜とポリシリコンの界面での
窒素濃度はほぼ５ａｔｏｍ％であり、酸化膜中の窒素濃
度は、その値の数分の１程度であった。
【００２５】次に、公知のドライエッチング技術によ
り、上記酸化窒化膜について、オーバーエッチングの少
ないエッチバック処理を行った。このエッチング処理条
件はエッチング時間以外の条件を固定して、一連の実験
（一連のＭＯＳ作製工程）を行って決定した。次に、シ
リサイドＷＳｉｘを１０００Å程度成膜した。次に、Ｃ
ＶＤ法を用いて酸化膜５００〜１０００Å程度を成膜し
た。この酸化膜は、次工程以降の熱処理でＷＳｉｘが異
常酸化するのを防ぐためのものである（異常酸化は、初
期耐圧不良等を引き起こす）。ＷＳｉｘ膜とポリシリコ
ン膜との密着性を確保するための熱処理は、後の工程で
のいくつかの熱工程（拡散層の活性化処理や、サイドウ
ォール用の高温酸化膜デポ時の熱履歴）で代用した。こ
のため、特別な処理は施さなかった。以下、ゲートパタ
ーンの形成、拡散層の形成等の処理を行った。
り、上記酸化窒化膜について、オーバーエッチングの少
ないエッチバック処理を行った。このエッチング処理条
件はエッチング時間以外の条件を固定して、一連の実験
（一連のＭＯＳ作製工程）を行って決定した。次に、シ
リサイドＷＳｉｘを１０００Å程度成膜した。次に、Ｃ
ＶＤ法を用いて酸化膜５００〜１０００Å程度を成膜し
た。この酸化膜は、次工程以降の熱処理でＷＳｉｘが異
常酸化するのを防ぐためのものである（異常酸化は、初
期耐圧不良等を引き起こす）。ＷＳｉｘ膜とポリシリコ
ン膜との密着性を確保するための熱処理は、後の工程で
のいくつかの熱工程（拡散層の活性化処理や、サイドウ
ォール用の高温酸化膜デポ時の熱履歴）で代用した。こ
のため、特別な処理は施さなかった。以下、ゲートパタ
ーンの形成、拡散層の形成等の処理を行った。
【００２６】上記のようにして作製したＮＭＯＳとＰＭ
ＯＳの閾値電圧およびフラットバンド電圧を評価した結
果、それぞれの不純物拡散抑制効果を確認することがで
きた。本発明による処理条件を［表１］に、本発明およ
び従来法による処理結果を［表２］にそれぞれ示す。
ＯＳの閾値電圧およびフラットバンド電圧を評価した結
果、それぞれの不純物拡散抑制効果を確認することがで
きた。本発明による処理条件を［表１］に、本発明およ
び従来法による処理結果を［表２］にそれぞれ示す。
【００２７】
【表１】
【００２８】
【表２】 〔註〕 （１）ΔＶｆｂ［Ｖ］：シリサイドなしの場合に対してのフラットバンド電圧の シフト量 （２）ΔＶｔｈ［Ｖ］：シリサイドなしの場合に対しての閾値電圧のシフト量 （３）シリサイドなしの試料は、ゲート空乏化がないものに相当する （４）表中の数値は、ウエハ面内５０点の平均値の差である
【００２９】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、ポリシリコン層からシリサイド層への不純物拡
散（不純物の吸い出し）が抑制され、相互拡散も殆どな
くなり、ポリサイドゲート作製時に問題となるゲート空
乏化を回避することができる。このため、デバイスの設
計が容易になるうえ、高速動作に支障のないデバイスの
作製が可能になるという効果がある。
よれば、ポリシリコン層からシリサイド層への不純物拡
散（不純物の吸い出し）が抑制され、相互拡散も殆どな
くなり、ポリサイドゲート作製時に問題となるゲート空
乏化を回避することができる。このため、デバイスの設
計が容易になるうえ、高速動作に支障のないデバイスの
作製が可能になるという効果がある。
【図１】請求項１に係る半導体装置の要部を示す断面図
である。
である。
【図２】請求項２に係る半導体装置の要部を示す断面図
である。
である。
【図３】請求項３に係る半導体装置の製造工程を示す説
明図である。
明図である。
【図４】請求項４に係る半導体装置の製造工程を示す説
明図である。
明図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ポリシリコン層 ４ 粒界（ポリシリコン層表面の粒界部分） ５ シリサイド層 ３１ 酸窒化シリコン ４１ シリサイド材料 ４２ 酸窒化シリサイド ４３ 酸化窒化膜
Claims (5)
- 【請求項１】 ポリサイドゲートを有するＭＯＳ半導体
装置において、ゲート電極を構成するポリシリコン層と
高融点金属シリサイド層の界面近傍におけるポリシリコ
ン層の粒界が、酸化処理及び／又は窒化処理されている
ことを特徴とするポリサイドゲートＭＯＳ半導体装置。 - 【請求項２】 ポリサイドゲートを有するＭＯＳ半導体
装置において、ゲート電極を構成するポリシリコン層と
高融点金属シリサイド層の界面近傍におけるポリシリコ
ン層の粒界が、酸化シリサイド、窒化シリサイドまたは
酸窒化シリサイドとなっていることを特徴とするポリサ
イドゲートＭＯＳ半導体装置。 - 【請求項３】 請求項１に記載のＭＯＳ半導体装置にお
けるポリサイドゲートを形成するに際し、ゲート電極を
構成するポリシリコン層上に高融点金属シリサイド層を
形成する工程の前に、ポリシリコン表面のウエットエッ
チ工程、酸化及び／又は窒化処理工程、絶縁膜エッチバ
ック工程の順に処理することを特徴とする半導体装置の
製造方法。 - 【請求項４】 請求項２に記載のＭＯＳ半導体装置にお
けるポリサイドゲートを形成するに際し、ゲート電極を
構成するポリシリコン層上に高融点金属シリサイド層を
形成する工程の前に、ポリシリコン表面のウエットエッ
チ工程、極少量のシリサイド材料を蒸着する工程、酸化
及び／又は窒化処理工程、絶縁膜エッチバック工程の順
に処理することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４に記載のＭＯＳ半導体装置を製
造するに際し、酸化及び／又は窒化処理工程前に蒸着す
るシリサイド材料として、高融点金属または高融点金属
シリサイドを用いることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304995A JP3468616B2 (ja) | 1995-02-02 | 1995-06-06 | Ｍｏｓ半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-38962 | 1995-02-02 | ||
| JP3896295 | 1995-02-02 | ||
| JP16304995A JP3468616B2 (ja) | 1995-02-02 | 1995-06-06 | Ｍｏｓ半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274331A true JPH08274331A (ja) | 1996-10-18 |
| JP3468616B2 JP3468616B2 (ja) | 2003-11-17 |
Family
ID=26378272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16304995A Expired - Fee Related JP3468616B2 (ja) | 1995-02-02 | 1995-06-06 | Ｍｏｓ半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3468616B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100388421C (zh) * | 2003-12-12 | 2008-05-14 | 国际商业机器公司 | 超小粒径多晶硅的结构和方法 |
-
1995
- 1995-06-06 JP JP16304995A patent/JP3468616B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100388421C (zh) * | 2003-12-12 | 2008-05-14 | 国际商业机器公司 | 超小粒径多晶硅的结构和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3468616B2 (ja) | 2003-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100530401B1 (ko) | 저저항 게이트 전극을 구비하는 반도체 장치 | |
| US6281102B1 (en) | Cobalt silicide structure for improving gate oxide integrity and method for fabricating same | |
| KR100299880B1 (ko) | 자기 정렬된 이중(ｄｕａｌ)두께 코발트 실리사이드 층 형성 방법 | |
| US6562718B1 (en) | Process for forming fully silicided gates | |
| EP0908934A2 (en) | Method of manufacturing a gate electrode | |
| JP2000156497A (ja) | 半導体装置の製造方法 | |
| KR0162673B1 (ko) | 반도체 도전층 및 반도체소자의 제조방법 | |
| KR100276388B1 (ko) | 코발트/니오븀 이중 금속층 구조를 이용한 실리사이드 형성 방법 | |
| JP2001156022A (ja) | 半導体装置の製造方法 | |
| JP3468616B2 (ja) | Ｍｏｓ半導体装置およびその製造方法 | |
| JPH10335265A (ja) | 半導体装置の製造方法 | |
| JPH06333943A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JP3376158B2 (ja) | 半導体装置の製造方法 | |
| JP4730993B2 (ja) | 半導体素子の電導性ライン形成方法 | |
| US6764948B2 (en) | Method of manufacturing a semiconductor device and the semiconductor device manufactured by the method | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| KR100200184B1 (ko) | 반도체 장치의 제조방법 | |
| JPH0536632A (ja) | 半導体装置の製造方法 | |
| JP2746100B2 (ja) | 半導体装置の製造方法 | |
| JP3360835B2 (ja) | 配線形成方法 | |
| JPH0878358A (ja) | 半導体装置の製造方法 | |
| JPH05190566A (ja) | 半導体装置の製造方法 | |
| US7572719B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100905177B1 (ko) | 반도체소자의 제조방법 | |
| JP3202850B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |