JPH08274352A

JPH08274352A - 超小型半導体装置および製造方法

Info

Publication number: JPH08274352A
Application number: JP8079564A
Authority: JP
Inventors: Herbert Goronkin; ハーバート・ゴロンキン; Saied N Tehrani; シェイド・エヌ・テーラニ; Martin Walther; マーティン・ウォルター; Raymond Tsui; レイモンド・ツイ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1995-03-07
Filing date: 1996-03-06
Publication date: 1996-10-18
Also published as: US5659179A; EP0731502A3; KR960035833A; CN1137169A; EP0731502A2; TW312024B; CN1091945C

Abstract

(57)【要約】【課題】超小型半導体デバイス２０およびその製造方
法を提供する。【解決手段】超小型半導体デバイス２０およびその製
造方法は、基板２２の平坦な表面をパターニングして、
パターン・エッジ２３（例えば、メサ２４）を形成する
こと、および層２５，２６，２７，２８，２９において
不連続性が形成され、かつパターン・エッジ２３の一面
上の第１層２５がパターン・エッジ２３の他面上の第２
層２９と整合され電気接触するように、パターン・エッ
ジ２３に対して上になる関係で複数の半導体材料の層２
５，２６，２７，２８，２９を順次形成することを含
む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、超小型半導体デバイス
に関し、さらに詳しくは、超小型半導体デバイスを製造
する改善された方法に関する。

【０００２】

【従来の技術】一般に、半導体業界では、最大の問題
は、外部電気接続の形成および単一基板上の異なる構成
要素との相互接続で生じる。半導体デバイスは、いくつ
かの異なる材料の層を成長または被着させ(depositin
g)、次にこれらの層のうち１つまたはそれ以上をパター
ニングまたはエッチングして下層を露出することによっ
て、平坦な基板上に一般に製造される。次に、相互接続
または外部接続のため露出表面上に金属が被着される。

【０００３】

【発明が解決しようとする課題】このプロセスにおける
１つの問題点は、エッチングはマスキングを必要とし、
これによりプロセスにいくつかの複雑な工程が追加さ
れ、その結果、大量の労力およびコストが生じることで
ある。また、金属コンタクトは比較的大きな面積を必要
とし、そのため多くの半導体デバイスは外部接続能力に
よってその寸法が制限される。

【０００４】従って、相互接続および外部接続の形成の
ために追加エッチング工程を含まない、半導体デバイス
およびその製造方法を提供することは極めて有利であ
る。

【０００５】本発明の目的は、新規な超小型半導体デバ
イスならびにその製造および接続方法を提供することで
ある。

【０００６】本発明の別の目的は、相互接続の少なくと
も一部が各層の形成中に自動的に形成される、新規な超
小型半導体デバイスならびにその製造および接続方法を
提供することである。

【０００７】本発明のさらに別の目的は、外部端子およ
び相互接続が追加マスキングおよびエッチング工程を必
要とせずに形成される、新規な超小型半導体デバイスな
らびにその製造および接続方法を提供することである。

【０００８】本発明のさらに別の目的は、標準的な外部
端子で従来可能であったものよりも小さい新規な超小型
半導体デバイスを提供することである。

【０００９】本発明のさらに別の目的は、簡単な製造お
よび接続方法を利用して、新規な超小型半導体デバイス
を提供することである。

【００１０】

【課題を解決するための手段】上記の問題は、基板の平
坦な表面をパターニングして、パターン・エッジ（例え
ば、メサ）を形成する段階と、層と層との間に不連続性
が形成され、かつパターン・エッジの一方の側の第１層
がパターン・エッジの他方の側の異なる層と整合し電気
接触するように、パターン・エッジに対して上になる関
係(in overlying relationship) で半導体材料の複数の
層を連続的に形成する段階とを含む、超小型半導体デバ
イスおよび製造方法において、少なくとも部分的に解決
され、上記の目的は実現される。

【００１１】従って、デバイスの異なる層間の電気相互
接続は、製造中に自動的に形成される。コンタクトは不
連続部の対置側に形成され、デバイスを完成する。

【００１２】

【実施例】図１を参照して、従来の共振トネリング・ダ
イオード（ＲＴＤ：resonant tunneling diode）１０を
示す。ダイオード１０は、ＩｎＡｓ／ＡｌＳｂ／ＧａＳ
ｂ材料系における順次層(sequential layer)をエピタキ
シャル成長することによって、平坦なＧａＳｂ基板１２
上に製造されるヘテロ構造デバイスの例である。ダイオ
ード１０の製造において、第１低抵抗アクセス層１３
は、基板１２の平坦な表面上にエピタキシャル成長さ
れ、次に第１障壁層１４，活性量子ウェル層１５，第２
障壁層１６および第２低抵抗アクセス層１７が順次成長
される。

【００１３】第１金属コンタクト１８は、任意の従来の
蒸着およびパターニング方法によって第２アクセス層１
７の表面に形成される。次に、金属コンタクト１８はマ
スクとして用いられ、各層をダイオード１０に分離する
通常のメサ構造を形成するため各層をエッチングする。
次に、第２金属コンタクト１９は、アクセス層１３の残
りの部分の表面上に蒸着され、ダイオード１０の第２外
部端子を形成する。

【００１４】当業者に理解されるように、アクセス層１
７の表面上で金属コンタクト１８をパターニングするた
めいくつかの工程が必要である。各層を破損せずまたダ
イオード１０の寿命を短縮せずに、メサの理想的に垂直
な側壁を形成するためには、ある特殊なエッチングが必
要となる。例えば、ダイオードの３つの材料、すなわち
ＩｎＡｓ，ＧａＳｂおよびＡｌＳｂは、異なる特性を有
し、メサ・エッチング液では異なるレートでエッチング
する。従って、側壁形状は容易に制御できない。また、
他の露出層を破損せずに、あるいはその間で短絡など発
生せずに、アクセス層１３と電気接触して金属コンタク
ト１９をパターニングするためには、いくつかの追加工
程が必要となる。さらに、ダイオード１０の各層を完全
に分離するために十分深くエッチングするため十分な材
料を設け、しかもダイオード１０の電流を金属コンタク
ト１９まで伝達する十分な厚さを維持するためには、ア
クセス層１３は他の層よりもかなり厚く成長しなければ
ならない。

【００１５】ここで図２を参照して、本発明を具現する
新規な共振トネリング・ダイオード（ＲＴＤ）２０を示
す。これは、以下で説明する新規な方法を利用して製造
できる一般的なヘテロ構造デバイスの一例にすぎないこ
とに理解されたい。図１のダイオード１０について説明
したように、ダイオード２０は、ＩｎＡｓ／ＡｌＳｂ／
ＧａＳｂ材料系において順次層をエピタキシャル成長さ
せることによって、ＧａＳｂ基板２２上に製造される。
もちろん、他の材料および他の材料系も利用でき、以下
では単純に説明のためであることが理解される。

【００１６】ダイオード２０の製造中に、基板２２はま
ずパターニングされ、単一のパターン・エッジ２３によ
って表される１つまたはそれ以上のパターン・エッジを
形成する。この特定の実施例では、基板２２はエッチン
グされて、上面の周囲にパターン・エッジ２３を定める
メサ２４を形成する。もちろん、製造される特定のデバ
イスおよびウェハ上に形成されるデバイスおよび回路の
数に応じて、非常に多様なパターン・エッジを基板２２
上に形成できることが理解される。パターニングおよび
エッチングなどは、これらの工程がかなり簡略化される
ように、他の構造または層が形成される前にウェハ２２
上で施されることに留意されたい。次に、平坦な基板で
はなく、パターニングされた基板上で、エピタキシャル
成長が施される。

【００１７】基板２２が完全にパターニングされると、
複数のエピタキシャル層を表面上に順次成長させる。こ
こでも、ダイオード２０を例にして、第１アクセス層２
５は、パターン・エッジ２３の両側の上になる位置関係
で、基板２２の平坦な表面上と、パターン・エッジ２３
の上にエピタキシャル成長される。第１障壁層２６，活
性量子ウェル層２７，第２障壁層２８および第２アクセ
ス層２９は、アクセス層２５上に順次成長される。理解
されるように、層２５，２６，２７，２７，２８，２９
は、ＭＢＥ，ＭＯＣＶＤ，ＣＢＥなどを含む、ただしこ
れらに限定されない従来の方法によってエピタキシャル
成長される。

【００１８】結晶面の成長速度は、吸着原子(adatoms)
の吸着係数(sticking coefficient)およびその移動距離
(migration length)によって決定される。吸着係数およ
び吸着原子移動距離は、吸着原子種，結晶面および成長
パラメータに強く依存し、広い範囲で変化しうる。従っ
て、全面成長(overgrown) 構造の形態(morphology)は、
パターン・エッジにおける切子面成長挙動(faceted gro
wth behavior) によって強く影響される。構造の初期形
状は成長中に変化され、明確な結晶面がパターン・エッ
ジに形成される。これらの個別の層の厚さは、結晶面，
吸着原子種および成長パラメータに依存する。例えば、
ガリウムは、（１１１）Ｂ切子面(facet) 上で極めて低
い吸着係数を有し、これらの面上で高い移動距離を有す
る。従って、Ｇａはこれらの面上で核形成しそうにな
い。これとは対照的に、アルミニウムは、これらの切子
面上で高い吸着係数と低い移動距離を有する。その結
果、これらの材料について、（１１１）Ｂ切子面上で異
なる成長速度および異なる層厚が得られる。成長条件お
よび特定の材料に応じて、極めて低い成長速度の切子面
が得られる。これらの面は一般に非成長面(non-growth
plane)と呼ばれる。

【００１９】パターン・エッジ２３における層２５〜２
９の成長は、パターン・エッジ２３において層２５〜２
９に不連続性(discontinuity) が生じるように、切子面
成長挙動(facet growth behavior) を利用する。一般
に、基板２２上のエピタキシャル成長中にパターン・エ
ッジ２３付近の切子面形成は、結晶方向，吸着原子種お
よび成長パラメータによって決定される。パターン・エ
ッジ２３において切子面成長挙動を利用することによっ
て、パターン・エッジ２３の一面上（メサの上）に成長
された第１アクセス層２５は、パターン・エッジ２３の
他面上に成長された第２アクセス層２９と整合され電気
接触する。

【００２０】ダイオード２０の製造における重要な点
は、パターン・エッジ２３の一面（メサ）上に成長され
た第１アクセス層２５と、パターン・エッジ２３の他面
上に成長された第１アクセス層２５との間の短絡を防ぐ
ことである。この完全な不連続性は、適切なエッチング
深さ（メサの高さ），パターン方向およびエピタキシャ
ル層２５〜２９の厚さを選択することによって達成され
る。一般に、パターン・エッジ２３をできるだけ急峻に
し、メサの高さを層２５〜２８の全厚よりも大きく、層
２５〜２９の全厚よりも小さくすることが望ましい。

【００２１】この特定の実施例では、ダイオード２０の
寸法は５０μｍ×５０μｍで、層２５，２９は約１００
ｎｍ厚のＩｎＡｓからなる。障壁層２６，２８は、約
２．５ｎｍ厚のＡｌＳｂからなり、活性量子ウェル層２
７は約６．５ｎｍ厚のＧａＳｂからなる。パターン・エ
ッジ２３を定めるメサは、約５００ｎｍの高さで形成さ
れる。

【００２２】層２５〜２９が完全に成長され、かつパタ
ーン・エッジ２３の一面（メサの上）に成長された第１
アクセス層２５がパターン・エッジ２３の他面上に成長
された第２アクセス層２９と整合し電気接触すると、ダ
イオード２０は、外部コンタクトまたは端子をそれに接
続することによって完成する。これは、リフトオフ法に
よってオーム・コンタクトをダイオード２０の表面上に
蒸着させて、パターン・エッジ２３の第１面（メサの
上）の層２９上に第１コンタクト３０を形成し、パター
ン・エッジ２３の他面の層２９上に第２コンタクト３２
を形成することによって簡単に達成される。本実施例で
は、メサの反対側のパターン・エッジ２３の面上の層２
５〜２８は接続されず、メサの周りの溝を単純に埋め
る。

【００２３】ここで図３を参照して、共振トネリング・
ダイオード（ＲＴＤ）の従来のスタック３５の簡略断面
図を示す。スタック３５は、基板３６を含み、この基板
３６はその上に被着された第１二重障壁ＲＴＤ３７と、
第１ＲＴＤ３７上に被着された第２二重障壁ＲＴＤ３８
とを有する。電気接触は、基板３６上に最初に形成され
た導電層によって、ＲＴＤ３８の上の上部コンタクトを
介して、ＲＴＤ３７の底部にのみ施すことができる。従
来技術では、ＲＴＤ３７，３８の接合部を接触させるの
は、上部ＲＴＤ３８をエッチングして下のＲＴＤ３７上
でメサを形成しない限り、ほぼ不可能である。この場
合、ＲＴＤ３７の断面積はＲＴＤ３８よりも大きくしな
ければならず、これは両方のデバイスの寸法を著しく制
限する。

【００２４】ここで、標準的な外部端子で従来可能であ
ったものよりも小さい、新規な超小型半導体デバイスに
ついて説明する。図４を参照して、任意の従来のパター
ニング方法によって形成された第１パターン・エッジ４
２を有する基板４０を示す。パターン・エッジ４２の側
壁を含む基板４０の全面に、誘電層が均質に(conformal
ly) 被着される。この誘電層は、Ｓｉ₃ Ｎ₄ ，ＳｉＯ₂
など任意の従来の材料でもよい。次に、誘電層は異方性
エッチングが施され、側壁スペーサ４４を形成する。一
般に、当業者に理解されるように、その底部におけるス
ペーサ４４の厚さ（これが所望の寸法である）は、誘電
層の初期厚さによって制御される。

【００２５】第１パターン・エッジ４２の側壁上でスペ
ーサ４４が所望の厚さに形成されると、スペーサ４４を
マスクとして利用して、基板４０の第２エッチングが施
される。図５に示すように、第２エッチングにより、第
１パターン・エッジ４２から横方向（および縦方向）に
離間された第２パターン・エッジ４５が生じる。従っ
て、上面４６はパターン・エッジ４２の一方の側に画定
され、ステップ面４７はパターン・エッジ４２と４５と
の間に画定され、下面４８はパターン・エッジ４５の他
方の側に画定される。この時点で２つのこと、すなわ
ち、第１に、すべてのパターニングおよびエッチングは
半導体デバイスの層を形成する前に基板４０上で施さ
れ、そのためこれらの層に破損が生じないこと、第２
に、ステップ面４７の寸法は誘電層の厚さによって制御
され、標準的なリソグラフィを利用して実現されるより
もはるかに小さい寸法が達成できることに留意された
い。

【００２６】ここで図６を参照して、積層された二重障
壁ダイオード５０，５２が形成された（図５の）基板４
０を示す。複数の半導体材料の層は、両方のパターン・
エッジ４２，４５の両面の上になるように、基板４０の
上面上に順次形成される。この特定の実施例では、複数
の層はエピタキシャル成長され、基板４０の表面に第１
アクセス層５５を形成し、層５５上に第１障壁層５７を
形成し、第１障壁層５７上に活性量子ウェル層５９を形
成し、活性量子ウェル層５９上に第２障壁層６０を形成
し、第２障壁層６０上に第２アクセス層６２を形成す
る。

【００２７】パターン・エッジ４２，４５は、非成長切
子面となるように選択される。パターン・エッジ４２，
４５における切子面成長挙動を利用して、パターン・エ
ッジ４２の一面（表面４６上）に成長された第１アクセ
ス層５５は、パターン・エッジ４２の他面（表面４７
上）に成長された第２アクセス層６２と整合され電気接
触し、パターン・エッジ４５の一面（表面４７上）に成
長された第１アクセス層５５は、パターン・エッジ４５
の他面（表面４８上）に成長された第２アクセス層６２
と整合され電気接触する。

【００２８】ダイオード５０，５２は、それに外部コン
タクトまたは端子を形成することによって完成される。
これは、リフトオフ法によってオーム金属コンタクト
を、基板４０の表面４６，４７，４８に対して上になる
関係で層６２の表面上に蒸着させることによって簡単に
達成される。このように、第１コンタクト７０は、パタ
ーン・エッジ４２の第１面上の層６２に形成され、これ
はダイオード５０，５２の第１端子として機能する。ま
た、第２コンタクト７４は、パターン４５の反対側の層
６２上に形成され、ダイオード５２の第２端子として機
能する。本実施例では、ステップ表面４７の反対側のパ
ターン・エッジ４５の面上の層５５，５７，５９，６０
は接続されず、パターン・エッジ４５の周りの溝を単純
に埋める。図７を参照して、積層ダイオード５０，５２
の概略図を示す。図７からわかるように、ダイオード５
０は端子７０と層５５との間に接続され、ダイオード５
２は層６２と端子７４との間で接続される。特殊な用途
では、ダイオード５０がダイオード５２の実質的にオー
ム・コンタクトとなるように、ダイオード５０の領域を
ダイオード５２の領域よりもはるかに大きくできる。こ
の用途では、従来の方法によって外部電気接触ができな
いほどダイオード５２を小さくできる。しかし、開示の
実施例では、ダイオード５２は所望のように小さくで
き、外部接続は大きいダイオード５０およびコンタクト
７４を介して行われる。さらに、ステップ面４７を形成
する新規な方法のため、ダイオード５２は、標準的なリ
ソグラフィ方法を利用して従来可能であったものよりも
はるかに小さくできる。

【００２９】従って、半導体デバイスの形成およびその
相互接続および外部接続における多くのパターニングお
よび／またはエッチング工程を省略する、新規な半導体
デバイスおよびその製造方法を開示した。さらに、この
新規なデバイスおよび方法で用いられるパターニングお
よびエッチングは、デバイスにおける活性層の形成前に
施され、そのため破損および／または汚損の危険がな
い。さらに、少なくとも一部の相互接続が各層の形成中
に自動的に形成される、新規な超小型半導体デバイスな
らびにその製造および接続方法が開示された。また、標
準的な外部端子で従来可能であったものよりも小さい新
規な小型半導体デバイスが開示された。

【００３０】本発明の特定の実施例について図説してき
たが、更なる修正および改善は当業者に想起される。従
って、本発明は図示の特定の形式に制限されず、特許請
求の範囲では、本発明の精神および範囲から逸脱しない
一切の修正を網羅するものとする。

【図面の簡単な説明】

【図１】従来の共振バンド間トネリング・ダイオード(r
esonant interband tunnelingdiode)の簡略断面図であ
る。

【図２】本発明を具現する共振バンド間トネリング・ダ
イオードの簡略断面図である。

【図３】２つの共振トネリング・ダイオードの従来のス
タックの簡略断面図である。

【図４】本発明による共振トネリング・ダイオードのス
タックの形成における中間工程の簡略断面図である。

【図５】本発明による共振トネリング・ダイオードのス
タックの形成における中間工程の簡略断面図である。

【図６】本発明を具現する共振トネリング・ダイオード
のスタックの簡略断面図である。

【図７】図６に示す共振トネリング・ダイオードのスタ
ックの概略図である。

【符号の説明】

２０共振トネリング・ダイオード（ＲＴＤ）２２ＧａＳｂ基板２３パターン・エッジ２４メサ２５第１アクセス層２６第１障壁層２７活性量子ウェル層２８第２障壁層２９第２アクセス層３０第１コンタクト３２第２コンタクト３５スタック３６基板３７第１二重障壁ＲＴＤ３８第２二重障壁ＲＴＤ４０基板４２第１パターン・エッジ４４側壁スペーサ４５第２パターン・エッジ４６上面４７ステップ面４８底面５０，５２二重障壁ダイオード５５第１アクセス層５７第１障壁層５９活性量子ウェル層６０第２障壁層６２第２アクセス層７０第１コンタクト７４第２コンタクト

───────────────────────────────────────────────────── フロントページの続き (72)発明者シェイド・エヌ・テーラニアメリカ合衆国アリゾナ州スコッツデール、イースト・サン・アルフレド・ドライブ8602 (72)発明者マーティン・ウォルターアメリカ合衆国アリゾナ州チャンドラー、ナンバー1101、ノース・メトロ・ブルバード500 (72)発明者レイモンド・ツイアメリカ合衆国アリゾナ州フェニックス、イースト・タングルウッド・ドライブ3339

Claims

【特許請求の範囲】

【請求項１】半導体デバイスの製造方法であって：平
坦な表面を有する支持基板（２２）を設ける段階；前記
基板（２２）の前記平坦な表面をパターニングして、第
１パターン・エッジ（２３）を形成する段階；および前
記第１パターン・エッジ（２３）の対向する面(opposit
e side) を被履する位置関係で、少なくとも部分的に半
導体デバイス（２０）を規定する複数の被履材料層（２
５，２６，２７，２８，２９）を順次形成し、それによ
り前記第１パターン・エッジ（２３）において前記複数
層に不連続性が形成され、かつ前記第１パターン・エッ
ジ（２３）の対向する面の一方における前記複数層のう
ち第１層（２５）が前記第１パターン・エッジ（２３）
の前記対向する他方における前記複数層のうち別の層
（２９）と整合され電気接触する、段階；によって構成
されることを特徴とする方法。
【請求項２】半導体デバイスの製造方法であって：平
坦な表面を有する支持基板（４０）を設ける段階；前記
基板（４０）の前記平坦な表面をパターニングして、側
壁（４２）を有する第１パターン・エッジを形成する段
階；前記第１パターン・エッジの前記側壁を含む前記基
板の表面に、材料層を均質に形成する段階；前記側壁
（４２）を被覆する前記材料の層の選択された厚さ（４
４）を残して、前記材料の層を異方性除去する段階；前
記側壁（４２）を被覆する前記材料の層の前記選択され
た厚さ（４４）をマスクとして用いて、前記基板（４
０）の表面をエッチングして、前記第１パターン・エッ
ジ（４２）から前記選択された厚さだけ横方向に離間さ
れた第２パターン・エッジ（４５）を形成する段階；前
記側壁（４２）を被覆する前記材料の層の前記選択され
た厚さを除去する段階；および前記第１および第２パタ
ーン・エッジ（４２，４５）のそれぞれの第１および第
２対置面(opposite side) に対して上になる関係で、半
導体デバイスを少なくとも部分的に定める複数の材料の
上層（５５，５７，５９，６０，６２）を連続的に形成
して、それにより前記第１および第２パターン・エッジ
（４２，４５）のそれぞれにおいて前記層（５５，５
７，５９，６０，６２）に不連続性を形成し、前記第１
パターン・エッジ（４２）の前記第１対置面上の前記複
数の層（５５，５７，５９，６０，６２）のうち第１層
（５５）が前記第１パターン・エッジ（４２）の前記第
２対置面上の前記複数の層（５５，５７，５９，６０，
６２）のうち第２層（６２）と整合され電気接触し、前
記第２パターン・エッジの前記第１対置面上の前記複数
の層（５５，５７，５９，６０，６２）のうち第３層
（５５）が前記第２パターン・エッジ（４５）の前記第
２対置面上の前記複数の層（５５，５７，５９，６０，
６２）のうち第４層（６２）と整合され電気接触する、
段階；によって構成されることを特徴とする方法。
【請求項３】平坦な表面を有する支持基板（２２）；
前記基板（２２）の前記平坦な表面上に形成された第１
パターン・エッジ（２３）；および前記第１パターン・
エッジの対置面上で上になる関係で連続的に配置され
た、半導体デバイス（２０）を少なくとも部分的に定め
る複数の材料の上層（２５，２６，２７，２８，２９）
であって、前記第１パターン・エッジにおいて前記層
（２５，２６，２７，２８，２９）に不連続性を形成
し、前記第１パターン・エッジ（２３）の前記対置面の
一面上の前記複数の層（２５，２６，２７，２８，２
９）のうち第１層（２５）が前記第１パターン・エッジ
（２３）の前記対置面の他面上の前記複数の層（２５，
２６，２７，２８，２９）のうち別の層（２９）と整合
され電気接触する、複数の材料の上層（２５，２６，２
７，２８，２９）；によって構成されることを特徴とす
る半導体デバイス（２０）。
【請求項４】平坦な表面を有する支持基板（４０）；
前記基板（４０）の前記平坦な表面上に形成された第１
パターン・エッジ（４２）；前記第１パターン・エッジ
（４２）から選択された距離だけ横方向に離間された第
２パターン・エッジ（４５）；および前記第１および第
２パターン・エッジのそれぞれの第１および第２対置面
に対して上になる関係で、半導体デバイスを少なくとも
部分的に定める複数の材料の上層（５５，５７，５９，
６０，６７２）であって、前記第１および第２パターン
・エッジ（４２，４５）のそれぞれにおいて前記層（５
５，５７，５９，６０，６２）に不連続性を形成し、前
記第１パターン・エッジ（４２）の前記第１対置面上の
前記複数の層（５５，５７，５９，６０，６２）のうち
第１層（５５）が前記第１パターン・エッジ（４２）の
前記第２対置面上の前記複数の層（５５，５７，５９，
６０，６２）のうち第２層（６２）と整合され電気接触
し、前記第２パターン・エッジ（４５）の前記第１対置
面上の前記複数の層（５５，５７，５９，６０，６２）
のうち第３層（５５）が前記第２パターン・エッジの前
記第２対置面上の前記複数の層（５５，５７，５９，６
０，６２）のうち第４層（６２）と整合され電気接触す
る、複数の材料の上層（５５，５７，５９，６０，６
２）；によって構成されることを特徴とする半導体デバ
イス。