JPH08274625A - 論理回路 - Google Patents
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- JPH08274625A JPH08274625A JP7073107A JP7310795A JPH08274625A JP H08274625 A JPH08274625 A JP H08274625A JP 7073107 A JP7073107 A JP 7073107A JP 7310795 A JP7310795 A JP 7310795A JP H08274625 A JPH08274625 A JP H08274625A
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- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
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Abstract
(57)【要約】
【目的】半導体記憶装置のデコーダにおいて出力の遅延
時間を短縮する論理回路を提供する。 【構成】通常導通状態のＰ−ＭＯＳを含むナンド型デコ
ーダ回路においては、入力を共通とするＮ−ＭＯＳのド
レインにスイッチング素子を付加した。また、ノア型デ
コーダ回路でも同様に形成でき、更に論理信号数の増加
も可能である。
時間を短縮する論理回路を提供する。 【構成】通常導通状態のＰ−ＭＯＳを含むナンド型デコ
ーダ回路においては、入力を共通とするＮ−ＭＯＳのド
レインにスイッチング素子を付加した。また、ノア型デ
コーダ回路でも同様に形成でき、更に論理信号数の増加
も可能である。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に、
ナンド（ＮＡＮＤ）型及びノア（ＮＯＲ）型回路を用い
たデコーダ等を含む論理回路に関する。
ナンド（ＮＡＮＤ）型及びノア（ＮＯＲ）型回路を用い
たデコーダ等を含む論理回路に関する。
【０００２】
【従来の技術】図５は従来のナンド型デコーダ回路を含
む論理回路の一構成例である。
む論理回路の一構成例である。
【０００３】この従来のデコーダ回路を含む論理回路
は、Ｎ−ＭＯＳトランジスタ（Ｍ１〜Ｍ５）と、ソース
が最高電源電位ＶＤＤに接続されて通常ＯＮのＰ−ＭＯ
Ｓトランジスタ（Ｍ６〜Ｍ９）とを備え、トランジスタ
Ｍ１のソースとトランジスタＭ５のドレインとが接続さ
れトランジスタＭ５のソースは接地され、トランジスタ
Ｍ１及びＭ５のゲートそれぞれには選択信号φ１，φ５
が印加され、トランジスタＭ１，Ｍ６のドレインの接点
Ｎ２の独立した出力端子を持つ２入力ナンドを構成して
いる。
は、Ｎ−ＭＯＳトランジスタ（Ｍ１〜Ｍ５）と、ソース
が最高電源電位ＶＤＤに接続されて通常ＯＮのＰ−ＭＯ
Ｓトランジスタ（Ｍ６〜Ｍ９）とを備え、トランジスタ
Ｍ１のソースとトランジスタＭ５のドレインとが接続さ
れトランジスタＭ５のソースは接地され、トランジスタ
Ｍ１及びＭ５のゲートそれぞれには選択信号φ１，φ５
が印加され、トランジスタＭ１，Ｍ６のドレインの接点
Ｎ２の独立した出力端子を持つ２入力ナンドを構成して
いる。
【０００４】さらに、この従来の論理回路はトランジス
タ（Ｍ１，Ｍ６，Ｍ５）で構成される２入力ナンドと同
様にトランジスタ（Ｍ２，Ｍ７，Ｍ５）で構成される２
入力ナンド、トランジスタ（Ｍ３，Ｍ８，Ｍ５）で構成
される２入力ナンドおよびトランジスタ（Ｍ４，Ｍ９，
Ｍ５）で構成される２入力ナンド（ＮＡＮＤ）のそれぞ
れを備え、これらの２入力ナンドは選択信号φ５を共通
としてデコーダを形成する。なお、各々トランジスタ
（Ｍ２〜Ｍ４）とトランジスタ（Ｍ７〜Ｍ９）のドレイ
ンの接続点（Ｎ３〜Ｎ５）は独立してデコーダの出力と
なり、トランジスタ（Ｍ２〜Ｍ４）のゲートには各々選
択信号（φ２〜φ４）が印加される。
タ（Ｍ１，Ｍ６，Ｍ５）で構成される２入力ナンドと同
様にトランジスタ（Ｍ２，Ｍ７，Ｍ５）で構成される２
入力ナンド、トランジスタ（Ｍ３，Ｍ８，Ｍ５）で構成
される２入力ナンドおよびトランジスタ（Ｍ４，Ｍ９，
Ｍ５）で構成される２入力ナンド（ＮＡＮＤ）のそれぞ
れを備え、これらの２入力ナンドは選択信号φ５を共通
としてデコーダを形成する。なお、各々トランジスタ
（Ｍ２〜Ｍ４）とトランジスタ（Ｍ７〜Ｍ９）のドレイ
ンの接続点（Ｎ３〜Ｎ５）は独立してデコーダの出力と
なり、トランジスタ（Ｍ２〜Ｍ４）のゲートには各々選
択信号（φ２〜φ４）が印加される。
【０００５】上記デコーダは、選択信号（φ１〜φ４）
が唯一つだけ‘Ｈ’で残りは全て‘Ｌ’のレベルを有
し、同時に選択信号φ５が‘Ｈ’の時のみ接点（Ｎ２〜
Ｎ５）のうち一本が選択され‘Ｌ’を出力し、選択信号
φ５が‘Ｌ’では全て非選択で‘Ｈ’を出力する。
が唯一つだけ‘Ｈ’で残りは全て‘Ｌ’のレベルを有
し、同時に選択信号φ５が‘Ｈ’の時のみ接点（Ｎ２〜
Ｎ５）のうち一本が選択され‘Ｌ’を出力し、選択信号
φ５が‘Ｌ’では全て非選択で‘Ｈ’を出力する。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ように構成された従来のナンド型デコーダ回路を含む論
理回路は、接点Ｎ２が選択と非選択動作を行う場合以下
の問題点があった。
ように構成された従来のナンド型デコーダ回路を含む論
理回路は、接点Ｎ２が選択と非選択動作を行う場合以下
の問題点があった。
【０００７】すなわち、選択信号φ１およびφ５のそれ
ぞれが‘Ｈ’になると、接点Ｎ２が選択される。ただ
し、この状態は、トランジスタ（Ｍ６，Ｍ１，Ｍ５）の
全てが導通状態であるので、接点Ｎ２を‘Ｌ’にするた
めに、トランジスタＭ６の電流能力を小さく設定する必
要がある。
ぞれが‘Ｈ’になると、接点Ｎ２が選択される。ただ
し、この状態は、トランジスタ（Ｍ６，Ｍ１，Ｍ５）の
全てが導通状態であるので、接点Ｎ２を‘Ｌ’にするた
めに、トランジスタＭ６の電流能力を小さく設定する必
要がある。
【０００８】さらに、非選択状態であるプリチャージを
行う場合は、選択信号φ１およびφ５のどちらか一方が
‘Ｌ’になり接点Ｎ２は‘Ｈ’になる。しかし上記の理
由でトランジスタＭ６の電流能力が小さいので、特に選
択信号φ５が‘Ｌ’になった場合、接点Ｎ２に接続され
ているトランジスタＭ１〜Ｍ４のソース拡散容量とトラ
ンジスタＭ５のドレイン容量に対応する大きな寄生容量
を充電する必要から、出力が‘Ｈ’になる時間が長いと
いう欠点があった。
行う場合は、選択信号φ１およびφ５のどちらか一方が
‘Ｌ’になり接点Ｎ２は‘Ｈ’になる。しかし上記の理
由でトランジスタＭ６の電流能力が小さいので、特に選
択信号φ５が‘Ｌ’になった場合、接点Ｎ２に接続され
ているトランジスタＭ１〜Ｍ４のソース拡散容量とトラ
ンジスタＭ５のドレイン容量に対応する大きな寄生容量
を充電する必要から、出力が‘Ｈ’になる時間が長いと
いう欠点があった。
【０００９】例えば、選択時の‘Ｌ’電位を電源の１／
５レベルとするためには、負荷であるＰ−ＭＯＳの電流
能力を、１／５にする必要があり、通常のインバータ素
子に比べ、‘Ｈ’になる時間は５倍かかることになる。
５レベルとするためには、負荷であるＰ−ＭＯＳの電流
能力を、１／５にする必要があり、通常のインバータ素
子に比べ、‘Ｈ’になる時間は５倍かかることになる。
【００１０】
【課題を解決するための手段】本発明の論理回路は、通
常導通状態のＰチャネルＭＯＳトランジスタ（以下Ｐ−
ＭＯＳという）を負荷とし前記Ｐ−ＭＯＳのドレインに
第１のＮチャネルＭＯＳトランジスタ（以下Ｎ−ＭＯＳ
という）のドレインを接続しこれを出力とし前記第１の
Ｎ−ＭＯＳのソースに第２のＮ−ＭＯＳのドレインを接
続し前記第２のＮ−ＭＯＳのドレインで共通接続して構
成されるナンドゲートを複数個並列にして成り前記第２
のＮ−ＭＯＳを共通とするナンド型デコーダ回路を含む
論理回路であって、前記第２のＮ−ＭＯＳのドレインに
対し、充電のための第１のスイッチング素子を最高電源
電位と前記第２のＮ−ＭＯＳのドレイン間に備える構成
である。
常導通状態のＰチャネルＭＯＳトランジスタ（以下Ｐ−
ＭＯＳという）を負荷とし前記Ｐ−ＭＯＳのドレインに
第１のＮチャネルＭＯＳトランジスタ（以下Ｎ−ＭＯＳ
という）のドレインを接続しこれを出力とし前記第１の
Ｎ−ＭＯＳのソースに第２のＮ−ＭＯＳのドレインを接
続し前記第２のＮ−ＭＯＳのドレインで共通接続して構
成されるナンドゲートを複数個並列にして成り前記第２
のＮ−ＭＯＳを共通とするナンド型デコーダ回路を含む
論理回路であって、前記第２のＮ−ＭＯＳのドレインに
対し、充電のための第１のスイッチング素子を最高電源
電位と前記第２のＮ−ＭＯＳのドレイン間に備える構成
である。
【００１１】また、本発明の論理回路は前記第２のＮ−
ＭＯＳに直列に接続した複数個の第３のＮ−ＭＯＳとこ
の第３のＮＭＯＳのドレインに前記第１のスイッチング
素子と同一構成の第２のスイッチング素子を各々備える
構成とすることもできる。
ＭＯＳに直列に接続した複数個の第３のＮ−ＭＯＳとこ
の第３のＮＭＯＳのドレインに前記第１のスイッチング
素子と同一構成の第２のスイッチング素子を各々備える
構成とすることもできる。
【００１２】さらに、本発明の論理回路は、通常導通状
態のＮ−ＭＯＳを負荷とし前記Ｎ−ＭＯＳのドレインに
第３のＰ−ＭＯＳのドレインを接続しこれを出力とし前
記第３のＰ−ＭＯＳのソースに第４のＰ−ＭＯＳのドレ
インを接続し前記第４のＰ−ＭＯＳのドレインで共通接
続して構成されるノアゲートを複数個並列にして成り前
記第４のＰ−ＭＯＳを共通とするノア型デコーダ回路を
含む論理回路であって、前記第４のＰ−ＭＯＳのドレイ
ンに対し、放電のための第３のスイッチング素子を最低
電源電位と前記第４のＰ−ＭＯＳのドレイン間に備える
構成とすることもできる。
態のＮ−ＭＯＳを負荷とし前記Ｎ−ＭＯＳのドレインに
第３のＰ−ＭＯＳのドレインを接続しこれを出力とし前
記第３のＰ−ＭＯＳのソースに第４のＰ−ＭＯＳのドレ
インを接続し前記第４のＰ−ＭＯＳのドレインで共通接
続して構成されるノアゲートを複数個並列にして成り前
記第４のＰ−ＭＯＳを共通とするノア型デコーダ回路を
含む論理回路であって、前記第４のＰ−ＭＯＳのドレイ
ンに対し、放電のための第３のスイッチング素子を最低
電源電位と前記第４のＰ−ＭＯＳのドレイン間に備える
構成とすることもできる。
【００１３】さらにまた、本発明の論理回路は、前記第
４のＰ−ＭＯＳに直列に接続した複数個の第５のＰ−Ｍ
ＯＳとこの第５のＰ−ＭＯＳのドレインに前記第２のス
イッチング素子と同一構成の第４のスイッチング素子を
各々備える構成とすることもできる。
４のＰ−ＭＯＳに直列に接続した複数個の第５のＰ−Ｍ
ＯＳとこの第５のＰ−ＭＯＳのドレインに前記第２のス
イッチング素子と同一構成の第４のスイッチング素子を
各々備える構成とすることもできる。
【００１４】また、本発明の論理回路は、前記第２のＮ
−ＭＯＳと前記第１のスイッチング素子とをナンド論理
回路に置き換えた構成とすることもでき、前記第４のＰ
−ＭＯＳと第３のスイッチング素子とをノア論理回路に
置き換えた構成とすることもできる。
−ＭＯＳと前記第１のスイッチング素子とをナンド論理
回路に置き換えた構成とすることもでき、前記第４のＰ
−ＭＯＳと第３のスイッチング素子とをノア論理回路に
置き換えた構成とすることもできる。
【００１５】
【実施例】以下に、本発明の実施例を図面を参照して説
明する。
明する。
【００１６】図１はナンド型デコーダ回路に本発明を適
用した一例を示す。
用した一例を示す。
【００１７】本発明の第１の実施例の論理回路は、Ｎ−
ＭＯＳトランジスタ（Ｍ１〜Ｍ５）と、ソースが高電位
ＶＤＤと接続され通常ＯＮのＰ−ＭＯＳトランジスタ
（Ｍ６〜Ｍ９）とを備え、トランジスタＭ１のソースと
トランジスタＭ５のドレインが接続されトランジスタＭ
５のソースは接地され、トランジスタＭ１及びＭ５のそ
れぞれのゲートには各々選択信号φ１，φ５が印加され
てトランジスタＭ１およびＭ６のそれぞれのドレインの
接点Ｎ２の独立した出力端子を持つ２入力ナンドを構成
している。
ＭＯＳトランジスタ（Ｍ１〜Ｍ５）と、ソースが高電位
ＶＤＤと接続され通常ＯＮのＰ−ＭＯＳトランジスタ
（Ｍ６〜Ｍ９）とを備え、トランジスタＭ１のソースと
トランジスタＭ５のドレインが接続されトランジスタＭ
５のソースは接地され、トランジスタＭ１及びＭ５のそ
れぞれのゲートには各々選択信号φ１，φ５が印加され
てトランジスタＭ１およびＭ６のそれぞれのドレインの
接点Ｎ２の独立した出力端子を持つ２入力ナンドを構成
している。
【００１８】さらに、この実施例の論理回路は、トラン
ジスタ（Ｍ１，Ｍ６，Ｍ５）で構成される２入力ナンド
と同様にトランジスタ（Ｍ２，Ｍ７，Ｍ５）で構成され
る２入力ナンド、トランジスタ（Ｍ４，Ｍ９，Ｍ５）で
構成される２入力ナンド（ＮＡＮＤ）とを備え、これら
の２入力ナンドは選択信号φ５を共通としてデコーダを
形成する。
ジスタ（Ｍ１，Ｍ６，Ｍ５）で構成される２入力ナンド
と同様にトランジスタ（Ｍ２，Ｍ７，Ｍ５）で構成され
る２入力ナンド、トランジスタ（Ｍ４，Ｍ９，Ｍ５）で
構成される２入力ナンド（ＮＡＮＤ）とを備え、これら
の２入力ナンドは選択信号φ５を共通としてデコーダを
形成する。
【００１９】さらにまた、接続点Ｎ１にプリチャージ用
のＰ−ＭＯＳ（Ｍ１０）のドレインが接続され、このト
ランジスタＭ１０のソースは高電位ＶＤＤに接続され、
トランジスタ（Ｍ２〜Ｍ４）とトランジスタ（Ｍ７〜Ｍ
９）のドレインの接続点（Ｎ３〜Ｎ５）は独立してデコ
ーダの出力となり、トランジスタ（Ｍ２〜Ｍ４）のゲー
トには各々選択信号φ２〜φ４が印加される構成であ
る。
のＰ−ＭＯＳ（Ｍ１０）のドレインが接続され、このト
ランジスタＭ１０のソースは高電位ＶＤＤに接続され、
トランジスタ（Ｍ２〜Ｍ４）とトランジスタ（Ｍ７〜Ｍ
９）のドレインの接続点（Ｎ３〜Ｎ５）は独立してデコ
ーダの出力となり、トランジスタ（Ｍ２〜Ｍ４）のゲー
トには各々選択信号φ２〜φ４が印加される構成であ
る。
【００２０】次に、この実施例の論理回路の動作を説明
する。
する。
【００２１】唯一つだけ‘Ｈ’で残りは全て‘Ｌ’の選
択信号（φ１〜φ４）が入力され、同時に信号φ５が
‘Ｈ’の時のみ、論理回路は接点（Ｎ２〜Ｎ５）のうち
の一本が選択され‘Ｌ’を出力し、信号φ５が‘Ｌ’で
は全て非選択で‘Ｈ’を出力する。従って、ここでは接
点Ｎ２の出力に関与する２入力ナンドにのみ着目して説
明する。
択信号（φ１〜φ４）が入力され、同時に信号φ５が
‘Ｈ’の時のみ、論理回路は接点（Ｎ２〜Ｎ５）のうち
の一本が選択され‘Ｌ’を出力し、信号φ５が‘Ｌ’で
は全て非選択で‘Ｈ’を出力する。従って、ここでは接
点Ｎ２の出力に関与する２入力ナンドにのみ着目して説
明する。
【００２２】この実施例の論理回路は、選択信号φ５が
‘Ｈ’固定で選択信号φ１で入力の制御を行う場合に
は、プリチャージ用のＰ−ＭＯＳ（Ｍ１０）がＯＦＦし
ているため従来例と動作上は変わらない。一方、信号φ
１が‘Ｈ’固定でかつφ２で入力の制御を行う場合、す
なわち出力が‘Ｌ’の場合には、信号φ２が‘Ｈ’でト
ランジスタＭ１０がＯＦＦしているため動作上、従来例
と同等であるが、出力が‘Ｈ’の場合は信号φ２が
‘Ｌ’でトランジスタの駆動能力の大きいトランジスタ
Ｍ１０がＯＮすることにより、従来例では能力の小さい
トランジスタＭ６のみがＯＮになり、浮遊容量（Ｍ１〜
Ｍ４のドレインとＭ５のソース間の配線容量、Ｍ１〜Ｍ
５のジャンクション容量とＭ１のゲート容量）を順次充
電していたのに対し、トランジスタＭ１およびＭ１０の
それぞれにより充電が行われるので短時間でプリチャー
ジが完了する。ここでＰ−ＭＯＳの追加による入力容量
の増加による入力遅延が懸念されるが、ゲート容量より
も配線容量が入出力の遅延に対し顕著に効く半導体集積
回路においては問題ないと言える。例えば、１ＭのＳＲ
ＡＭ（スタティックランダムアクセスメモリー）のカラ
ム系アドレス選択部に本回路を適用した場合、アドレス
選択からカラム系アドレスが確定するまで概算５％程度
速くなる事を確認した。
‘Ｈ’固定で選択信号φ１で入力の制御を行う場合に
は、プリチャージ用のＰ−ＭＯＳ（Ｍ１０）がＯＦＦし
ているため従来例と動作上は変わらない。一方、信号φ
１が‘Ｈ’固定でかつφ２で入力の制御を行う場合、す
なわち出力が‘Ｌ’の場合には、信号φ２が‘Ｈ’でト
ランジスタＭ１０がＯＦＦしているため動作上、従来例
と同等であるが、出力が‘Ｈ’の場合は信号φ２が
‘Ｌ’でトランジスタの駆動能力の大きいトランジスタ
Ｍ１０がＯＮすることにより、従来例では能力の小さい
トランジスタＭ６のみがＯＮになり、浮遊容量（Ｍ１〜
Ｍ４のドレインとＭ５のソース間の配線容量、Ｍ１〜Ｍ
５のジャンクション容量とＭ１のゲート容量）を順次充
電していたのに対し、トランジスタＭ１およびＭ１０の
それぞれにより充電が行われるので短時間でプリチャー
ジが完了する。ここでＰ−ＭＯＳの追加による入力容量
の増加による入力遅延が懸念されるが、ゲート容量より
も配線容量が入出力の遅延に対し顕著に効く半導体集積
回路においては問題ないと言える。例えば、１ＭのＳＲ
ＡＭ（スタティックランダムアクセスメモリー）のカラ
ム系アドレス選択部に本回路を適用した場合、アドレス
選択からカラム系アドレスが確定するまで概算５％程度
速くなる事を確認した。
【００２３】図２は、本発明の第２の実施例を示す回路
図である。この実施例はナンド型デコーダにおいて、多
入力にした場合の一例である。第１の実施例と同じ構成
要素には同一の参照符号を付して図示してある。また、
多入力にするために追加した入力のＮ−ＭＯＳ（Ａ１〜
Ａ２）に対し、プリチャージ用のＰ−ＭＯＳ（Ｂ１〜Ｂ
２）を付加することにより、信号φ６，φ７の各々の入
力動作においても短時間でプリチャージが可能となる。
従って、多入力の場合にも本発明を適用することによ
り、応用範囲が拡大する。
図である。この実施例はナンド型デコーダにおいて、多
入力にした場合の一例である。第１の実施例と同じ構成
要素には同一の参照符号を付して図示してある。また、
多入力にするために追加した入力のＮ−ＭＯＳ（Ａ１〜
Ａ２）に対し、プリチャージ用のＰ−ＭＯＳ（Ｂ１〜Ｂ
２）を付加することにより、信号φ６，φ７の各々の入
力動作においても短時間でプリチャージが可能となる。
従って、多入力の場合にも本発明を適用することによ
り、応用範囲が拡大する。
【００２４】図３は、本発明の第３の実施例を示す回路
図である。この実施例は第１の実施例のＮ−ＭＯＳをＰ
−ＭＯＳに置き換えたノア型回路を有するデコーダにお
ける構成例の一つで、第１の実施例のプリチャージ用Ｐ
−ＭＯＳ（Ｍ１０）に代えて、ノードＳ１に付加された
放電用のＮ−ＭＯＳ（Ｋ５）から成る。
図である。この実施例は第１の実施例のＮ−ＭＯＳをＰ
−ＭＯＳに置き換えたノア型回路を有するデコーダにお
ける構成例の一つで、第１の実施例のプリチャージ用Ｐ
−ＭＯＳ（Ｍ１０）に代えて、ノードＳ１に付加された
放電用のＮ−ＭＯＳ（Ｋ５）から成る。
【００２５】トランジスタ（Ｋ１，Ｋ６，Ｋ１０）より
構成される２入力ノアが選択されている時、該ノアゲー
トに関し選択信号ψ１が‘Ｌ’，選択信号ψ５が‘Ｈ’
になり、出力‘Ｌ’を出力する場合、ノードＳ１への能
力の大きいトランジスタＫ５の追加により、浮遊容量は
トランジスタＫ１とＫ５のそれぞれにより放電が行われ
るので短時間で放電が完了する。
構成される２入力ノアが選択されている時、該ノアゲー
トに関し選択信号ψ１が‘Ｌ’，選択信号ψ５が‘Ｈ’
になり、出力‘Ｌ’を出力する場合、ノードＳ１への能
力の大きいトランジスタＫ５の追加により、浮遊容量は
トランジスタＫ１とＫ５のそれぞれにより放電が行われ
るので短時間で放電が完了する。
【００２６】図４は、本発明の第４の実施例を示す回路
図である。これは、プリチャージ用のＰ−ＭＯＳを有す
る論理回路を導入した一例で、図３と同じ構成要素には
同一の参照符号を付してある。
図である。これは、プリチャージ用のＰ−ＭＯＳを有す
る論理回路を導入した一例で、図３と同じ構成要素には
同一の参照符号を付してある。
【００２７】この実施例は、Ｐ−ＭＯＳ（Ｔ１，Ｔ５）
とＮ−ＭＯＳ（Ｔ３，Ｔ４）とでノア回路を構成する。
これにより、浮遊容量の充電をトランジスタ（Ｔ１，Ｔ
２）で行い、通常ＯＮのＰ−ＭＯＳだけの場合よりも短
時間でプリチャージ可能である。このように、本実施例
ではプリチャージ用のＰ−ＭＯＳを有する他の論理回路
をデコーダに組み込むことが可能となる。
とＮ−ＭＯＳ（Ｔ３，Ｔ４）とでノア回路を構成する。
これにより、浮遊容量の充電をトランジスタ（Ｔ１，Ｔ
２）で行い、通常ＯＮのＰ−ＭＯＳだけの場合よりも短
時間でプリチャージ可能である。このように、本実施例
ではプリチャージ用のＰ−ＭＯＳを有する他の論理回路
をデコーダに組み込むことが可能となる。
【００２８】
【発明の効果】以上詳述したように、本発明は上記の様
なナンド（又はノア）を複数個並列接続して成るナンド
型デコーダの如き半導体記憶装置において、その共通に
並列接続されたノードに設けたプリチャージ用Ｐ−ＭＯ
Ｓ（又はディスチャージ用Ｎ−ＭＯＳ）の助けを受け、
浮遊容量に電荷を供給（又は放電し）することにより、
プリチャージ（又はディスチャージ）が短時間で行わ
れ、デコーダの‘Ｈ’（‘Ｌ’）出力時の時間を短縮で
きるという効果を有する。
なナンド（又はノア）を複数個並列接続して成るナンド
型デコーダの如き半導体記憶装置において、その共通に
並列接続されたノードに設けたプリチャージ用Ｐ−ＭＯ
Ｓ（又はディスチャージ用Ｎ−ＭＯＳ）の助けを受け、
浮遊容量に電荷を供給（又は放電し）することにより、
プリチャージ（又はディスチャージ）が短時間で行わ
れ、デコーダの‘Ｈ’（‘Ｌ’）出力時の時間を短縮で
きるという効果を有する。
【００２９】例えば、前述したように負荷であるＰ−Ｍ
ＯＳの電流能力を１／５にしても、本発明による付加し
たスイッチング素子で残りの４／５の電流能力を補え
ば、インバータ素子と同等のプリチャージ時間を実現で
きる。
ＯＳの電流能力を１／５にしても、本発明による付加し
たスイッチング素子で残りの４／５の電流能力を補え
ば、インバータ素子と同等のプリチャージ時間を実現で
きる。
【図１】本発明の第１実施例による論理回路の回路図で
ある。
ある。
【図２】本発明の第２実施例による論理回路の回路図で
ある。
ある。
【図３】本発明の第３実施例による論理回路の回路図で
ある。
ある。
【図４】本発明の第４実施例による論理回路の回路図で
ある。
ある。
【図５】従来例による半導体記憶装置の回路図である。
Ｍ１〜Ｍ５ ＭＯＳトランジスタ（Ｎ−ｃｈ） Ｎ１ トランジスタＭ１〜Ｍ４とトランジスタＭ５と
の接点（ノード） Ｍ６〜Ｍ１０ ＭＯＳトランジスタ（Ｐ−ｃｈ） Ｎ２〜Ｎ５ トランジスタ（Ｍ１〜Ｍ４）とトランジ
スタ（Ｍ６〜Ｍ９）の各接点（ノード） φ１〜φ９ 選択信号 Ｋ１〜Ｋ５ ＭＯＳトランジスタ（Ｎ−ｃｈ） Ｓ１ トランジスタＫ６〜Ｋ９とトランジスタＫ１０
との接点（ノード） Ｋ６〜Ｋ１０ ＭＯＳトランジスタ（Ｐ−ｃｈ） Ｓ２〜Ｓ５ トランジスタ（Ｋ１〜Ｋ４）とトランジ
スタ（Ｋ６〜Ｋ９）の各接点（ノード） ψ１〜ψ５ 選択信号 Ｔ１，Ｔ２，Ｂ１，Ｂ２ ＭＯＳトランジスタ（Ｐ−
ｃｈ） Ｔ３，Ｔ４，Ａ１，Ａ２ ＭＯＳトランジスタ（Ｎ−
ｃｈ） ＶＤＤ 最高電源電位
の接点（ノード） Ｍ６〜Ｍ１０ ＭＯＳトランジスタ（Ｐ−ｃｈ） Ｎ２〜Ｎ５ トランジスタ（Ｍ１〜Ｍ４）とトランジ
スタ（Ｍ６〜Ｍ９）の各接点（ノード） φ１〜φ９ 選択信号 Ｋ１〜Ｋ５ ＭＯＳトランジスタ（Ｎ−ｃｈ） Ｓ１ トランジスタＫ６〜Ｋ９とトランジスタＫ１０
との接点（ノード） Ｋ６〜Ｋ１０ ＭＯＳトランジスタ（Ｐ−ｃｈ） Ｓ２〜Ｓ５ トランジスタ（Ｋ１〜Ｋ４）とトランジ
スタ（Ｋ６〜Ｋ９）の各接点（ノード） ψ１〜ψ５ 選択信号 Ｔ１，Ｔ２，Ｂ１，Ｂ２ ＭＯＳトランジスタ（Ｐ−
ｃｈ） Ｔ３，Ｔ４，Ａ１，Ａ２ ＭＯＳトランジスタ（Ｎ−
ｃｈ） ＶＤＤ 最高電源電位
Claims (6)
- 【請求項１】 通常導通状態のＰチャネルＭＯＳトラン
ジスタ（以下Ｐ−ＭＯＳという）を負荷とし前記Ｐ−Ｍ
ＯＳのドレインに第１のＮチャネルＭＯＳトランジスタ
（以下Ｎ−ＭＯＳという）のドレインを接続しこれを出
力とし前記第１のＮ−ＭＯＳのソースに第２のＮ−ＭＯ
Ｓのドレインを接続し前記第２のＮ−ＭＯＳのドレイン
で共通接続して構成されるナンドゲートを複数個並列に
して成り前記第２のＮ−ＭＯＳを共通とするナンド型デ
コーダ回路を含む論理回路であって、前記第２のＮ−Ｍ
ＯＳのドレインに対し、充電のための第１のスイッチン
グ素子を最高電源電位と前記第２のＮ−ＭＯＳのドレイ
ン間に備えたことを特徴とする論理回路。 - 【請求項２】 前記第２のＮ−ＭＯＳに直列に接続した
複数個の第３のＮ−ＭＯＳとこの第３のＮＭＯＳのドレ
インに前記第１のスイッチング素子と同一構成の第２の
スイッチング素子を各々備えたことを特徴とする請求項
１記載の論理回路。 - 【請求項３】 通常導通状態のＮ−ＭＯＳを負荷とし前
記Ｎ−ＭＯＳのドレインに第３のＰ−ＭＯＳのドレンイ
ンを接続しこれを出力とし前記第３のＰ−ＭＯＳのソー
スに第４のＰ−ＭＯＳのドレインを接続し前記第４のＰ
−ＭＯＳのドレインで共通接続して構成されるノアゲー
トを複数個並列にして成り前記第４のＰ−ＭＯＳを共通
とするノア型デコーダ回路を含む論理回路であって、前
記第４のＰ−ＭＯＳのドレインに対し、放電のための第
３のスイッチング素子を最低電源電位と前記第４のＰ−
ＭＯＳのドレイン間に備えたことを特徴とする論理回
路。 - 【請求項４】 前記第４のＰ−ＭＯＳに直列に接続した
複数個の第５のＰ−ＭＯＳとこの第５のＰ−ＭＯＳのド
レインに前記第２のスイッチング素子と同一構成の第４
のスイッチング素子を各々備えたことを特徴とする請求
項３記載の論理回路。 - 【請求項５】 前記第２のＮ−ＭＯＳと前記第１のスイ
ッチング素子とをナンド論理回路に置き換えた事を特徴
とする請求項１記載の論理回路。 - 【請求項６】 前記第４のＰ−ＭＯＳと第３のスイッチ
ング素子とをノア論理回路に置き換えた事を特徴とする
請求項３記載の論理回路。
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| JP2768298B2 JP2768298B2 (ja) | 1998-06-25 |
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| JP7073107A Expired - Fee Related JP2768298B2 (ja) | 1995-03-30 | 1995-03-30 | 論理回路 |
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- 1996-04-01 US US08/627,343 patent/US5804989A/en not_active Expired - Lifetime
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| US5804989A (en) | 1998-09-08 |
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