JPH0896594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0896594A JPH0896594A JP6232731A JP23273194A JPH0896594A JP H0896594 A JPH0896594 A JP H0896594A JP 6232731 A JP6232731 A JP 6232731A JP 23273194 A JP23273194 A JP 23273194A JP H0896594 A JPH0896594 A JP H0896594A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 230000007704 transition Effects 0.000 claims description 25
- 230000004044 response Effects 0.000 claims description 19
- 238000001514 detection method Methods 0.000 claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 239000000872 buffer Substances 0.000 claims description 6
- 230000002950 deficient Effects 0.000 claims description 6
- 238000003491 array Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 6
- 101150070189 CIN3 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 201000002487 asphyxiating thoracic dystrophy 1 Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Abstract
(57)【要約】
【目的】カラム選択線のリダンダンシの選択、リセット
が共に高速な半導体記憶装置を提供する。 【構成】リダンダンシ選択時のロウレベルの発生に対応
するプリチャードトランジスタＰ１，Ｎ１および節点Ｙ
Ｒ１とを含みフリップフロップ４を駆動する選択パス
と、非選択時のハイレベルの発生に対応する信号ＹＲＤ
を直接伝送しフリップフロップ４をリセットするリセッ
トパスとを備える。上記選択時プリチャージ信号ＹＲＤ
Ｂがロウレベルとなると、節点ＹＲ１がハイレベルにな
る。一方フリップフロップ４は信号ＹＲＤによりリセッ
ト済であるので、節点ＹＲ１のロウレベルをラッチす
る。上記非選択時信号ＹＲＤのハイレベルに応答してフ
リップフロップ４はリセットされ、リダンダンシ選択信
号ＹＲ２はハイレベルとなる。
が共に高速な半導体記憶装置を提供する。 【構成】リダンダンシ選択時のロウレベルの発生に対応
するプリチャードトランジスタＰ１，Ｎ１および節点Ｙ
Ｒ１とを含みフリップフロップ４を駆動する選択パス
と、非選択時のハイレベルの発生に対応する信号ＹＲＤ
を直接伝送しフリップフロップ４をリセットするリセッ
トパスとを備える。上記選択時プリチャージ信号ＹＲＤ
Ｂがロウレベルとなると、節点ＹＲ１がハイレベルにな
る。一方フリップフロップ４は信号ＹＲＤによりリセッ
ト済であるので、節点ＹＲ１のロウレベルをラッチす
る。上記非選択時信号ＹＲＤのハイレベルに応答してフ
リップフロップ４はリセットされ、リダンダンシ選択信
号ＹＲ２はハイレベルとなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に冗長メモリセルを有する半導体記憶装置に関する。
特に冗長メモリセルを有する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は高集積化が進
み、歩留まり向上のため製造欠陥による不良セルと交換
するための冗長メモリセル（以下リダンダンシセル）を
有するのが一般的である。
み、歩留まり向上のため製造欠陥による不良セルと交換
するための冗長メモリセル（以下リダンダンシセル）を
有するのが一般的である。
【０００３】電子通信学会編，ＬＳＩハンドブック，第
４９５〜４９６頁（オーム社，昭和５９年）に記載され
ているように、通常この種の冗長構成では、行（ロウ）
または列（カラム）単位でリダンダンシセルをもつ。こ
れは単一欠陥でもライン状の不良を起す場合が多いため
と、回路上でもレイアウト上でもこの方が扱いやすいた
めである。またセルアレーのブロック単位で切替を行う
ものもある。
４９５〜４９６頁（オーム社，昭和５９年）に記載され
ているように、通常この種の冗長構成では、行（ロウ）
または列（カラム）単位でリダンダンシセルをもつ。こ
れは単一欠陥でもライン状の不良を起す場合が多いため
と、回路上でもレイアウト上でもこの方が扱いやすいた
めである。またセルアレーのブロック単位で切替を行う
ものもある。
【０００４】カラム単位でリダンダンシセルを有する場
合を例にとると、正規のメモリセルアレイの各ラインに
ヒューズを設け、リダンダンシメモリセル対応のカラム
（リダンダンシカラム）に切替るべき欠陥を含む不良ラ
インのヒューズを切断することにより切離すとともに、
そのアドレスをチップ上に設けられたＲＯＭにプログラ
ムする。同時にリダンダンシカラムのデコーダもヒュー
ズＲＯＭ等を用いてプログラムする。メモリ動作時に、
アドレスが上記ＲＯＭの内容と比較され、上記不良ライ
ンのアドレスと一致した場合には上記リダンダンシカラ
ムを動作させ、同時に正規のメモリセルアレイへのアク
セスを禁止する。
合を例にとると、正規のメモリセルアレイの各ラインに
ヒューズを設け、リダンダンシメモリセル対応のカラム
（リダンダンシカラム）に切替るべき欠陥を含む不良ラ
インのヒューズを切断することにより切離すとともに、
そのアドレスをチップ上に設けられたＲＯＭにプログラ
ムする。同時にリダンダンシカラムのデコーダもヒュー
ズＲＯＭ等を用いてプログラムする。メモリ動作時に、
アドレスが上記ＲＯＭの内容と比較され、上記不良ライ
ンのアドレスと一致した場合には上記リダンダンシカラ
ムを動作させ、同時に正規のメモリセルアレイへのアク
セスを禁止する。
【０００５】従来のこの種のリダンダンシセルとこのリ
ダンダンシセルを選択するためのカラム選択線であるリ
ダンダンシＹＳＷを選択する選択回路を有する半導体記
憶装置をブロックで示す図５を参照すると、この従来の
半導体記憶装置は、外部アドレス信号Ａ０，Ａ１，…Ａ
ｊの各々の供給を受けカラムアレドレス信号Ｙ０Ｔ，Ｙ
１Ｔ，…ＹｊＴおよび対応のアドレス遷移検知信号ＡＴ
Ｄ０，ＡＴＤ１，…ＡＴＤｊをそれぞれ出力するｊ＋１
個のアドレスバッファ１と、アドレス遷移検知信号ＡＴ
Ｄ０，ＡＴＤ１，…ＡＴＤｊの供給を受けアドレス遷移
検知信号ＹＲＤを出力するＡＴＤ信号発生回路２と、ア
ドレス遷移検知信号ＹＲＤの供給に応答してプリチャー
ジ信号ＹＲＤＢを出力するインバータＩＮＶ２と、イネ
ーブル信号ＥＮの供給に応答してリセット信号ＥＮＢを
出力するインバータＩＮＶ３と、電源と接地間に直列接
続され各々のゲートにそれぞれプリチャージ信号ＹＲＤ
Ｂおよびリセット信号ＥＮＢの供給を受け各々のドレイ
ンの共通接続点が節点ＹＲ１に接続されるＰチャネル型
のトランジスタＰ１およびＮチャネル型のトランジスタ
Ｎ１と、節点ＹＲ１に接続し各々カラムアドレス信号Ｙ
０Ｔ，Ｙ１Ｔ，…ＹｊＴの供給を受けるｊ＋１個の選択
回路３と、入力が節点ＹＲ１に接続されリダンダンシＹ
ＳＷを選択するリダンダンシＹＳＷ選択信号ＹＲ２を出
力するインバータＩＮＶ４とを備える。
ダンダンシセルを選択するためのカラム選択線であるリ
ダンダンシＹＳＷを選択する選択回路を有する半導体記
憶装置をブロックで示す図５を参照すると、この従来の
半導体記憶装置は、外部アドレス信号Ａ０，Ａ１，…Ａ
ｊの各々の供給を受けカラムアレドレス信号Ｙ０Ｔ，Ｙ
１Ｔ，…ＹｊＴおよび対応のアドレス遷移検知信号ＡＴ
Ｄ０，ＡＴＤ１，…ＡＴＤｊをそれぞれ出力するｊ＋１
個のアドレスバッファ１と、アドレス遷移検知信号ＡＴ
Ｄ０，ＡＴＤ１，…ＡＴＤｊの供給を受けアドレス遷移
検知信号ＹＲＤを出力するＡＴＤ信号発生回路２と、ア
ドレス遷移検知信号ＹＲＤの供給に応答してプリチャー
ジ信号ＹＲＤＢを出力するインバータＩＮＶ２と、イネ
ーブル信号ＥＮの供給に応答してリセット信号ＥＮＢを
出力するインバータＩＮＶ３と、電源と接地間に直列接
続され各々のゲートにそれぞれプリチャージ信号ＹＲＤ
Ｂおよびリセット信号ＥＮＢの供給を受け各々のドレイ
ンの共通接続点が節点ＹＲ１に接続されるＰチャネル型
のトランジスタＰ１およびＮチャネル型のトランジスタ
Ｎ１と、節点ＹＲ１に接続し各々カラムアドレス信号Ｙ
０Ｔ，Ｙ１Ｔ，…ＹｊＴの供給を受けるｊ＋１個の選択
回路３と、入力が節点ＹＲ１に接続されリダンダンシＹ
ＳＷを選択するリダンダンシＹＳＷ選択信号ＹＲ２を出
力するインバータＩＮＶ４とを備える。
【０００６】各々の選択回路３は、カラムアドレス信号
Ｙ０Ｔ，Ｙ１Ｔ，…ＹｊＴの各々の供給を受けカラムア
ドレス信号Ｙ０Ｎ，Ｙ１Ｎ，…ＹｊＮの各々を出力する
インバータＩＮＶ１と、節点ＹＲ１および接地間に直列
接続されたヒューズＦ１とゲートにカラムアドレス信号
Ｙ０Ｔ，Ｙ１Ｔ，…ＹｊＴの各々の供給を受けるＮチャ
ネル型のトランジスタＮ２と、節点ＹＲ１および接地間
に直列接続されたヒューズＦ２とゲートにカラムアドレ
ス信号Ｙ０Ｎ，Ｙ１Ｎ，…ＹｊＮの各々の供給を受ける
Ｎチャネル型トランジスタＮ３とを備える。
Ｙ０Ｔ，Ｙ１Ｔ，…ＹｊＴの各々の供給を受けカラムア
ドレス信号Ｙ０Ｎ，Ｙ１Ｎ，…ＹｊＮの各々を出力する
インバータＩＮＶ１と、節点ＹＲ１および接地間に直列
接続されたヒューズＦ１とゲートにカラムアドレス信号
Ｙ０Ｔ，Ｙ１Ｔ，…ＹｊＴの各々の供給を受けるＮチャ
ネル型のトランジスタＮ２と、節点ＹＲ１および接地間
に直列接続されたヒューズＦ２とゲートにカラムアドレ
ス信号Ｙ０Ｎ，Ｙ１Ｎ，…ＹｊＮの各々の供給を受ける
Ｎチャネル型トランジスタＮ３とを備える。
【０００７】なお、リダンダンシＹＳＷを使用するのに
先立ち、不良メモリセルに置換えるリダンダンシメモリ
セルを設定するためのアドレスであるリダンダンシ置換
カラムアドレスに対応して、選択回路３の各々でそれぞ
れ独立にヒューズＦ１，Ｆ２のいずれか一方をレーザト
リミング工程にて切断し、節点ＹＲ１をハイレベル、リ
ダンダンシＹＳＷ選択信号ＹＲ２をロウレベルとなるよ
うに設定する。具体的には、選択回路３の各々内におい
て２つのトランジスタＮ２，Ｎ３のうち、リダンダンシ
置換カラムアドレス時に導通する方のトランジスタに接
続するヒューズＦ１もしくはＦ２をそれぞれ切断し、リ
ダンダンシ置換カラムアドレス時における節点ＹＲ１と
接地間のパスを無くす。
先立ち、不良メモリセルに置換えるリダンダンシメモリ
セルを設定するためのアドレスであるリダンダンシ置換
カラムアドレスに対応して、選択回路３の各々でそれぞ
れ独立にヒューズＦ１，Ｆ２のいずれか一方をレーザト
リミング工程にて切断し、節点ＹＲ１をハイレベル、リ
ダンダンシＹＳＷ選択信号ＹＲ２をロウレベルとなるよ
うに設定する。具体的には、選択回路３の各々内におい
て２つのトランジスタＮ２，Ｎ３のうち、リダンダンシ
置換カラムアドレス時に導通する方のトランジスタに接
続するヒューズＦ１もしくはＦ２をそれぞれ切断し、リ
ダンダンシ置換カラムアドレス時における節点ＹＲ１と
接地間のパスを無くす。
【０００８】したがって、上記リダンダンシ置換カラム
アドレス以外の時は、少なくとも一箇所は、節点ＹＲ１
と接地間のパスが存在する。
アドレス以外の時は、少なくとも一箇所は、節点ＹＲ１
と接地間のパスが存在する。
【０００９】次に、図５およびこの回路の動作タイムチ
ャートを示す図６を参照して動作について説明すると、
イネーブル信号ＥＮをハイレベルとし、アドレス信号Ａ
０，Ａ１，…Ａｊが、Ａ−１，Ａ−２，Ａ−３，…と順
に変化すると、その度にアドレス遷移検知信号ＹＲＤが
１ショットの間ハイレベルとなり、続いてプリチャージ
信号ＹＲＤＢが１ショットの間ロウレベルとなる。ここ
でアドレスＡ−１，Ａ−２，Ａ−３が、順にリダンダン
シ未使用、使用、未使用アドレスであるとすると、カラ
ムアドレス信号Ｙ０Ｔ，Ｙ１Ｔ，…ＹｊＴ、およびカラ
ムアドレス信号Ｙ０Ｎ、Ｙ１Ｎ、…ＹｊＮも順にリダン
ダンシ未使用，使用，未使用アドレスとなり、節点ＹＲ
１は順にロウ，ハイ，ロウの各レべルと変化し、リダン
ダンシＹＳＷ選択信号ＹＲ２も順にロウ，ハイ，ロウの
各レべルと変化する。
ャートを示す図６を参照して動作について説明すると、
イネーブル信号ＥＮをハイレベルとし、アドレス信号Ａ
０，Ａ１，…Ａｊが、Ａ−１，Ａ−２，Ａ−３，…と順
に変化すると、その度にアドレス遷移検知信号ＹＲＤが
１ショットの間ハイレベルとなり、続いてプリチャージ
信号ＹＲＤＢが１ショットの間ロウレベルとなる。ここ
でアドレスＡ−１，Ａ−２，Ａ−３が、順にリダンダン
シ未使用、使用、未使用アドレスであるとすると、カラ
ムアドレス信号Ｙ０Ｔ，Ｙ１Ｔ，…ＹｊＴ、およびカラ
ムアドレス信号Ｙ０Ｎ、Ｙ１Ｎ、…ＹｊＮも順にリダン
ダンシ未使用，使用，未使用アドレスとなり、節点ＹＲ
１は順にロウ，ハイ，ロウの各レべルと変化し、リダン
ダンシＹＳＷ選択信号ＹＲ２も順にロウ，ハイ，ロウの
各レべルと変化する。
【００１０】アナログ的には、プリチャージ信号ＹＲＤ
Ｂがロウレベルの間における節点ＹＲ１のＤＣレベルＶ
DCは、トランジスタＰ１の導通抵抗ＲP と導通状態のト
ランジスタＮ２，Ｎ３とヒューズＦ１，Ｆ２のそれぞれ
の導通抵抗ＲN ，抵抗ＲF と、電源電圧ＶＣＣとから決
まり、次式で表される。
Ｂがロウレベルの間における節点ＹＲ１のＤＣレベルＶ
DCは、トランジスタＰ１の導通抵抗ＲP と導通状態のト
ランジスタＮ２，Ｎ３とヒューズＦ１，Ｆ２のそれぞれ
の導通抵抗ＲN ，抵抗ＲF と、電源電圧ＶＣＣとから決
まり、次式で表される。
【００１１】 ＶDC＝（ＲN ＋ＲF ）／（ＲN ＋ＲF ＋ＲP ）×ＶＣＣ………………（１） これらの導通抵抗ＲN ，抵抗ＲF は、導通状態のＮチャ
ネル型トランジスタおよびヒューズの数により変化し、
各々直列接続されたヒューズＦ１，トランジスタＮ２お
よびヒューズＦ２，トランジスタＮ３の組の各々の素子
が共に導通状態である組が多いほど小さくなる。
ネル型トランジスタおよびヒューズの数により変化し、
各々直列接続されたヒューズＦ１，トランジスタＮ２お
よびヒューズＦ２，トランジスタＮ３の組の各々の素子
が共に導通状態である組が多いほど小さくなる。
【００１２】したがって、リダンダンシ未使用時でＤＣ
レベルＶDCが最も高くなる条件は、共に導通状態である
ヒューズＦ１，トランジスタＮ２またはヒューズＦ２，
トランジスタＮ３の組が１組のみの場合であり、この場
合のＤＣレベルＶDCがインバータＩＮＶ４のしきい値電
圧を十分下回りこれを遮断するように、ＲP と（ＲF＋
ＲN ）の比がおおよそ次式の程度となるようにトランジ
スタサイズを設定する。
レベルＶDCが最も高くなる条件は、共に導通状態である
ヒューズＦ１，トランジスタＮ２またはヒューズＦ２，
トランジスタＮ３の組が１組のみの場合であり、この場
合のＤＣレベルＶDCがインバータＩＮＶ４のしきい値電
圧を十分下回りこれを遮断するように、ＲP と（ＲF＋
ＲN ）の比がおおよそ次式の程度となるようにトランジ
スタサイズを設定する。
【００１３】 ＲP ：（ＲF ＋ＲN ）＝２：１……………………………………………（２） 上述のように、この従来の半導体記憶装置では、リダン
ダンシＹＳＷを選択状態から非選択状態へと変化させる
時、リダンダンシ選択パス内の節点ＹＲ１で、電源レベ
ルＶＣＣから中間電位であるＤＣレベルへの変化により
データ伝達を行なうので、このＤＣレベルが高い場合ほ
ど、つまり共に導通状態となるヒューズＦ１，トランジ
スタＮ２およびヒューズＦ２，トランジスタＮ３の組の
数が少ない場合ほど、インバータＩＮＶ４のしきい値電
圧以下としてこれを遮断することが遅れ、その結果リダ
ンダンシＹＳＷのリセットが遅れてしまう。
ダンシＹＳＷを選択状態から非選択状態へと変化させる
時、リダンダンシ選択パス内の節点ＹＲ１で、電源レベ
ルＶＣＣから中間電位であるＤＣレベルへの変化により
データ伝達を行なうので、このＤＣレベルが高い場合ほ
ど、つまり共に導通状態となるヒューズＦ１，トランジ
スタＮ２およびヒューズＦ２，トランジスタＮ３の組の
数が少ない場合ほど、インバータＩＮＶ４のしきい値電
圧以下としてこれを遮断することが遅れ、その結果リダ
ンダンシＹＳＷのリセットが遅れてしまう。
【００１４】また、近年、この種の半導体記憶装置の高
集積化が進み、外部アドレス端子数が増加し、節点ＹＲ
１に接続される選択回路の数すなわちヒューズの数が増
えるのにしたがい、この節点ＹＲ１の寄生容量も増大す
る傾向にある。このように、寄生容量の大きい節点を高
速にプリチャージし、リダンダンシＹＳＷの選択を高速
化するためにはプリチャージ用のトランジスタＰ１の電
流能力を向上する必要があるが、この場合、式（１），
（２）の関係から選択回路３内のトランジスタＮ２，Ｎ
３の電流能力も上げる必要がある。しかし、上述のよう
に、選択回路３の数も増加しているので、これらトラン
ジスタＮ２，Ｎ３の電流能力アップ、つまりサイズアッ
プは大きな回路面積の増大要因となるので不可能であ
る。
集積化が進み、外部アドレス端子数が増加し、節点ＹＲ
１に接続される選択回路の数すなわちヒューズの数が増
えるのにしたがい、この節点ＹＲ１の寄生容量も増大す
る傾向にある。このように、寄生容量の大きい節点を高
速にプリチャージし、リダンダンシＹＳＷの選択を高速
化するためにはプリチャージ用のトランジスタＰ１の電
流能力を向上する必要があるが、この場合、式（１），
（２）の関係から選択回路３内のトランジスタＮ２，Ｎ
３の電流能力も上げる必要がある。しかし、上述のよう
に、選択回路３の数も増加しているので、これらトラン
ジスタＮ２，Ｎ３の電流能力アップ、つまりサイズアッ
プは大きな回路面積の増大要因となるので不可能であ
る。
【００１５】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、リダンダンシＹＳＷを選択状態から非選択
状態へと変化させる時、リダンダンシ選択パス内で電源
レベルから中間電位レベルへの変化によりデータ伝達を
行なうので、共に導通状態となるヒューズおよびトラン
ジスタの直列組の数が少なく上記中間電位レベルが高い
時ほど出力回路の遮断に必要なしきい値電圧以下への遷
移が遅れ、結果としてリダンダンシＹＳＷのリセットが
遅れるという欠点があった。
記憶装置は、リダンダンシＹＳＷを選択状態から非選択
状態へと変化させる時、リダンダンシ選択パス内で電源
レベルから中間電位レベルへの変化によりデータ伝達を
行なうので、共に導通状態となるヒューズおよびトラン
ジスタの直列組の数が少なく上記中間電位レベルが高い
時ほど出力回路の遮断に必要なしきい値電圧以下への遷
移が遅れ、結果としてリダンダンシＹＳＷのリセットが
遅れるという欠点があった。
【００１６】また、近年、この種の半導体記憶装置の高
集積化に伴ない外部アドレス端子数が増加し、上記リダ
ンダンシ選択パス内の節点に接続される選択回路の数も
増加してこの節点の寄生容量も増大しているため、リダ
ンダンシＹＳＷの選択を高速化するためにはプリチャー
ジ用および対応の選択回路を構成するディスチャージ用
の各々のトランジスタの電流能力を向上すなわちサイズ
アップする必要があるが、これらディスチャージ用トラ
ンジスタのサイズアップは大きな回路面積の増大要因と
なるので不可能であるという問題点があった。
集積化に伴ない外部アドレス端子数が増加し、上記リダ
ンダンシ選択パス内の節点に接続される選択回路の数も
増加してこの節点の寄生容量も増大しているため、リダ
ンダンシＹＳＷの選択を高速化するためにはプリチャー
ジ用および対応の選択回路を構成するディスチャージ用
の各々のトランジスタの電流能力を向上すなわちサイズ
アップする必要があるが、これらディスチャージ用トラ
ンジスタのサイズアップは大きな回路面積の増大要因と
なるので不可能であるという問題点があった。
【００１７】さらに、リダンダンシＹＳＷ選択の高速化
にはプリチャージ用トランジスタの相対的な電流能力ア
ップ、一方、リセットの高速化にはこのトランジスタの
相対的な電流能力ダウンとそれぞれの問題の対策が相反
するため、上記寄生容量の大きな節点のプリチャージ，
ディスチャージ用のトランジスタの各々のサイズ比調整
等での対策には限界があり、半導体記憶装置の高集積化
に伴い、リダンダンシＹＳＷの選択及びリセットと、リ
ダンダンシと無関係なカラム選択線の選択とのスピード
差が無視できないという問題点があった。
にはプリチャージ用トランジスタの相対的な電流能力ア
ップ、一方、リセットの高速化にはこのトランジスタの
相対的な電流能力ダウンとそれぞれの問題の対策が相反
するため、上記寄生容量の大きな節点のプリチャージ，
ディスチャージ用のトランジスタの各々のサイズ比調整
等での対策には限界があり、半導体記憶装置の高集積化
に伴い、リダンダンシＹＳＷの選択及びリセットと、リ
ダンダンシと無関係なカラム選択線の選択とのスピード
差が無視できないという問題点があった。
【００１８】
【課題を解決するための手段】本発明の半導体記憶装置
は、不良セルを列または行の予め定めたアレイ単位で交
換するための冗長メモリセルアレイと、前記冗長メモリ
セルアレイの所定の１つを選択するための冗長メモリセ
ルアレイ選択線と、外部アドレス信号の供給に応答して
選択時および非選択時の各々がそれぞれ第１および第２
の電位の選択信号を発生することにより前記冗長メモリ
セルアレイ選択線を選択する冗長メモリセルアレイ選択
回路とを備える半導体記憶装置において、前記冗長メモ
リセルアレイ選択回路が前記第１の電位の発生に対応す
る第１の選択信号発生経路と、前記第２の電位の発生に
対応する第２の選択信号発生経路とを備えて構成されて
いる。
は、不良セルを列または行の予め定めたアレイ単位で交
換するための冗長メモリセルアレイと、前記冗長メモリ
セルアレイの所定の１つを選択するための冗長メモリセ
ルアレイ選択線と、外部アドレス信号の供給に応答して
選択時および非選択時の各々がそれぞれ第１および第２
の電位の選択信号を発生することにより前記冗長メモリ
セルアレイ選択線を選択する冗長メモリセルアレイ選択
回路とを備える半導体記憶装置において、前記冗長メモ
リセルアレイ選択回路が前記第１の電位の発生に対応す
る第１の選択信号発生経路と、前記第２の電位の発生に
対応する第２の選択信号発生経路とを備えて構成されて
いる。
【００１９】
【実施例】次に、本発明の実施例を図５と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の半導体
記憶装置は、従来と共通のアドレスバッファ１と、ＡＴ
Ｄ信号発生回路２と、トランジスタＰ１，Ｎ１と、選択
回路３とに加えて、インバータＩＮＶ３の代りにイネー
ブル信号ＥＮとアドレス遷移検知信号ＹＲＤとの供給を
受けプリチャージ信号ＹＲＤＢを出力するナンドゲート
ＮＡ１と、インバータＩＮＶ４の代りに一方の入力が節
点ＹＲ１に接続するとともに他方の入力がアドレス遷移
検知信号ＹＲＤの供給を受けリダンダンシＹＳＷ選択信
号ＹＲ２を出力する２つのノアゲートＮＯ１，ＮＯ２か
らなるフリップフロップ４とを備える。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の半導体
記憶装置は、従来と共通のアドレスバッファ１と、ＡＴ
Ｄ信号発生回路２と、トランジスタＰ１，Ｎ１と、選択
回路３とに加えて、インバータＩＮＶ３の代りにイネー
ブル信号ＥＮとアドレス遷移検知信号ＹＲＤとの供給を
受けプリチャージ信号ＹＲＤＢを出力するナンドゲート
ＮＡ１と、インバータＩＮＶ４の代りに一方の入力が節
点ＹＲ１に接続するとともに他方の入力がアドレス遷移
検知信号ＹＲＤの供給を受けリダンダンシＹＳＷ選択信
号ＹＲ２を出力する２つのノアゲートＮＯ１，ＮＯ２か
らなるフリップフロップ４とを備える。
【００２０】次に、図１および本実施例の動作のタイム
チャートを示す図２を参照して本実施例の動作について
説明すると、まず、従来と同様に、外部アドレス信号Ａ
０，Ａ１，…Ａｊの供給に応答して出力であるリダンダ
ンシＹＳＷ選択信号ＹＲ２が順にロウ，ハイ，ロウの各
レベルと変化する。このとき、本実施例では、リダンダ
ンシ選択アドレス時にナンドゲートＮＡ１の出力のプリ
チャージ信号ＹＲＤＢがロウレベルとなると、トランジ
スタＰ１が導通して節点ＹＲ１がハイレベルになる。こ
の時点ではナンドゲートＮＡ１の一方の入力に供給され
るアドレス遷移検知信号ＹＲＤがハイレベルであるの
で、フリップフロップ４はこのハイレベルの信号ＹＲＤ
の供給に応答してリセットされており、節点ＹＲ１のハ
イレベルへの遷移に応答してリダンダンシ選択信号ＹＲ
２をロウレベルにラッチし、リダンダンシＹＳＷが選択
される。
チャートを示す図２を参照して本実施例の動作について
説明すると、まず、従来と同様に、外部アドレス信号Ａ
０，Ａ１，…Ａｊの供給に応答して出力であるリダンダ
ンシＹＳＷ選択信号ＹＲ２が順にロウ，ハイ，ロウの各
レベルと変化する。このとき、本実施例では、リダンダ
ンシ選択アドレス時にナンドゲートＮＡ１の出力のプリ
チャージ信号ＹＲＤＢがロウレベルとなると、トランジ
スタＰ１が導通して節点ＹＲ１がハイレベルになる。こ
の時点ではナンドゲートＮＡ１の一方の入力に供給され
るアドレス遷移検知信号ＹＲＤがハイレベルであるの
で、フリップフロップ４はこのハイレベルの信号ＹＲＤ
の供給に応答してリセットされており、節点ＹＲ１のハ
イレベルへの遷移に応答してリダンダンシ選択信号ＹＲ
２をロウレベルにラッチし、リダンダンシＹＳＷが選択
される。
【００２１】続いて、所定パルス幅の１ショット信号で
あるアドレス遷移検知信号ＹＲＤがロウレベルに変化し
ナンドゲートＮＡ１はこの信号ＹＲＤのロウレベル変化
に応答してプリチャージ信号ＹＲＤＢをハイレベルとす
ると、トランジスタＮ１が導通し節点ＹＲ１をロウレベ
ルとする。しかし、アドレス遷移検知信号ＹＲＤがそれ
以前にロウレベルとなっているため、フリップフロップ
４は直前の状態を保持しリダンダンシ選択信号ＹＲ２の
ロウレベルをラッチし続ける。
あるアドレス遷移検知信号ＹＲＤがロウレベルに変化し
ナンドゲートＮＡ１はこの信号ＹＲＤのロウレベル変化
に応答してプリチャージ信号ＹＲＤＢをハイレベルとす
ると、トランジスタＮ１が導通し節点ＹＲ１をロウレベ
ルとする。しかし、アドレス遷移検知信号ＹＲＤがそれ
以前にロウレベルとなっているため、フリップフロップ
４は直前の状態を保持しリダンダンシ選択信号ＹＲ２の
ロウレベルをラッチし続ける。
【００２２】次にアドレス遷移検知信号ＹＲＤがハイレ
ベルとなると、フリップフロップ４はこの信号ＹＲＤの
ハイレベルに応答してリセットされ、節点ＹＲ１のロウ
レベルあるいはＤＣレベルに応答してリダンダンシ選択
信号ＹＲ２はハイレベルとなる。
ベルとなると、フリップフロップ４はこの信号ＹＲＤの
ハイレベルに応答してリセットされ、節点ＹＲ１のロウ
レベルあるいはＤＣレベルに応答してリダンダンシ選択
信号ＹＲ２はハイレベルとなる。
【００２３】ここで、リダンダンシＹＳＷをリセットす
る場合も、寄生容量の大きな節点ＹＲ１は、接地レベル
からＤＣレベルＶDCへと変化するので、ＶDCをフリップ
フロップ４のしきい値レベルより多少でも低くなるよう
に設定すれば、このＶDCレベルは、リダンダンシＹＳＷ
の選択およびリセットのいずれのタイミングにも影響を
与えない。したがって、リダンダンシＹＳＷの選択およ
びリセットは、共にオン状態となるヒューズＦ１，トラ
ンジスタＮ２およびヒューズＦ２，トランジスタＮ３の
組の数とは無関係にそれぞれ同一タイミングで行われ
る。
る場合も、寄生容量の大きな節点ＹＲ１は、接地レベル
からＤＣレベルＶDCへと変化するので、ＶDCをフリップ
フロップ４のしきい値レベルより多少でも低くなるよう
に設定すれば、このＶDCレベルは、リダンダンシＹＳＷ
の選択およびリセットのいずれのタイミングにも影響を
与えない。したがって、リダンダンシＹＳＷの選択およ
びリセットは、共にオン状態となるヒューズＦ１，トラ
ンジスタＮ２およびヒューズＦ２，トランジスタＮ３の
組の数とは無関係にそれぞれ同一タイミングで行われ
る。
【００２４】よって、プリチャージ用のトランジスタＰ
１の電流能力は、その導通抵抗が例えば次式で示される
程度に設定することができる。
１の電流能力は、その導通抵抗が例えば次式で示される
程度に設定することができる。
【００２５】 ＲP ：（ＲF ＋ＲN ）＝３：２……………………………………………（３） したがって、（ＲF ＋ＲN ）の絶対値が従来と同等であ
れば、トランジスタＰ１の能力は従来の３分の４倍とす
ることができる。これにより、節点ＹＲ１のプリチャー
ジ時間は従来の４分の３に短縮され、その分リダンダン
シＹＳＷの選択が高速化される。
れば、トランジスタＰ１の能力は従来の３分の４倍とす
ることができる。これにより、節点ＹＲ１のプリチャー
ジ時間は従来の４分の３に短縮され、その分リダンダン
シＹＳＷの選択が高速化される。
【００２６】また、リダンダンシＹＳＷのリセットにつ
いては、おおよそ、従来の節点ＹＲ１の電源電圧ＶＣＣ
からＤＣレベルＶDCまでのディスチャージ所要時間分が
高速化される。
いては、おおよそ、従来の節点ＹＲ１の電源電圧ＶＣＣ
からＤＣレベルＶDCまでのディスチャージ所要時間分が
高速化される。
【００２７】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図３を参照すると、この図に示す本実施例
の半導体記憶装置の前述の第１の実施例との相違点は、
アドレスバッファ１とＡＴＤ信号発生回路２との代り
に、外部クロック信号ＣＬＫの供給を受け、内部クロッ
クＩＣＬＫを出力する内部クロック発生回路５と、外部
アドレス信号Ａ０，Ａ１，…Ａｊの供給を受けカラムア
ドレス信号Ｙ０Ｔ，Ｙ１Ｔ，…ＹｊＴを出力する内部ア
ドレス発生回路６とを備えることである。
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図３を参照すると、この図に示す本実施例
の半導体記憶装置の前述の第１の実施例との相違点は、
アドレスバッファ１とＡＴＤ信号発生回路２との代り
に、外部クロック信号ＣＬＫの供給を受け、内部クロッ
クＩＣＬＫを出力する内部クロック発生回路５と、外部
アドレス信号Ａ０，Ａ１，…Ａｊの供給を受けカラムア
ドレス信号Ｙ０Ｔ，Ｙ１Ｔ，…ＹｊＴを出力する内部ア
ドレス発生回路６とを備えることである。
【００２８】本実施例の動作のタイムチャートを示す図
４を併せて参照して動作について説明すると、リダンダ
ンシ選択アドレス時に、第１の実施例のアドレス遷移検
知信号ＹＲＤと同様に内部クロックＩＣＬＫがハイレベ
ルとなり、このクロックＩＣＬＫのハイレベルに応答し
てナンドゲートＮＡ１はプリチャージ信号ＹＲＤＢをロ
ウレベルとすると、節点ＹＲ１はハイレベルになる。こ
の時点では、内部クロックＩＣＬＫがハイレベルである
ので、第１の実施例と同様に、フリップフロップ４はこ
のハイレベルの信号ＩＣＬＫの供給に応答してリセット
されており、節点ＹＲ１のハイレベルへの遷移に応答し
てリダンダンシ選択信号ＹＲ２をロウレベルにラッチ
し、リダンダンシＹＳＷが選択される。
４を併せて参照して動作について説明すると、リダンダ
ンシ選択アドレス時に、第１の実施例のアドレス遷移検
知信号ＹＲＤと同様に内部クロックＩＣＬＫがハイレベ
ルとなり、このクロックＩＣＬＫのハイレベルに応答し
てナンドゲートＮＡ１はプリチャージ信号ＹＲＤＢをロ
ウレベルとすると、節点ＹＲ１はハイレベルになる。こ
の時点では、内部クロックＩＣＬＫがハイレベルである
ので、第１の実施例と同様に、フリップフロップ４はこ
のハイレベルの信号ＩＣＬＫの供給に応答してリセット
されており、節点ＹＲ１のハイレベルへの遷移に応答し
てリダンダンシ選択信号ＹＲ２をロウレベルにラッチ
し、リダンダンシＹＳＷが選択される。
【００２９】続いて、内部クロックＩＣＬＫのロウレベ
ルへの遷移に応答してプリチャージ信号ＹＲＤＢがハイ
レベルとなり、節点ＹＲ１がロウレベルとなるが、内部
クロックＩＣＬＫがそれ以前にロウレベルとなっている
ため、フリップフロップ４はリセットされずそのままリ
ダンダンシ選択信号ＹＲ２のロウレベルをラッチし続け
る。
ルへの遷移に応答してプリチャージ信号ＹＲＤＢがハイ
レベルとなり、節点ＹＲ１がロウレベルとなるが、内部
クロックＩＣＬＫがそれ以前にロウレベルとなっている
ため、フリップフロップ４はリセットされずそのままリ
ダンダンシ選択信号ＹＲ２のロウレベルをラッチし続け
る。
【００３０】次サイクルで内部クロックＩＣＬＫが再び
ハイレベルとなると、第１の実施例と同様に、フリップ
フロップ４がリセットされ、リダンダンシ選択信号ＹＲ
２はハイレベルとなる。
ハイレベルとなると、第１の実施例と同様に、フリップ
フロップ４がリセットされ、リダンダンシ選択信号ＹＲ
２はハイレベルとなる。
【００３１】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、多数のヒューズが接続するため寄生容量の大
きな節点を含むリダンダンシ選択線選択時のロウレベル
の発生に対応する第１の選択信号発生経路と、非選択時
すなわちリセット時のハイレベルに対応する第２の選択
信号発生経路とを備えることにより、選択状態から非選
択状態へと変化させる時の遷移時間を上記節点の共に導
通状態となる上記ヒューズおよびトランジスタの直列組
の数とは無関係とすることができ、リセットを高速化で
きるという効果がある。
憶装置は、多数のヒューズが接続するため寄生容量の大
きな節点を含むリダンダンシ選択線選択時のロウレベル
の発生に対応する第１の選択信号発生経路と、非選択時
すなわちリセット時のハイレベルに対応する第２の選択
信号発生経路とを備えることにより、選択状態から非選
択状態へと変化させる時の遷移時間を上記節点の共に導
通状態となる上記ヒューズおよびトランジスタの直列組
の数とは無関係とすることができ、リセットを高速化で
きるという効果がある。
【００３２】また、選択の高速化のための上記節点のプ
リチャージ用トランジスタのサイズアップに伴なうディ
スチャージ用トランジスタのサイズアップが抑制できる
ので、回路面積の増加を抑制できるという効果がある。
リチャージ用トランジスタのサイズアップに伴なうディ
スチャージ用トランジスタのサイズアップが抑制できる
ので、回路面積の増加を抑制できるという効果がある。
【００３３】さらに、リダンダンシ選択線選択の高速化
のためプリチャージ用トランジスタの電流能力向上をリ
セットと無関係に実行できるので、リダンダンシ選択線
の選択動作を正規のカラム選択線とほぼ同等程度まで高
速化できるという効果がある。
のためプリチャージ用トランジスタの電流能力向上をリ
セットと無関係に実行できるので、リダンダンシ選択線
の選択動作を正規のカラム選択線とほぼ同等程度まで高
速化できるという効果がある。
【図１】本発明の半導体記憶装置の第１の実施例を示す
ブロック図である。
ブロック図である。
【図２】本実施例の半導体記憶装置における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図３】本発明の半導体記憶装置の第２の実施例を示す
ブロック図である。
ブロック図である。
【図４】本実施例の半導体記憶装置における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図５】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図６】従来の半導体記憶装置における動作の一例を示
すタイムチャートである。図５の従来例の動作を示す波
形図である。
すタイムチャートである。図５の従来例の動作を示す波
形図である。
１ アドレスバッファ ２ ＡＴＤ信号発生回路 ３ 選択回路 ４ フリップフロップ ５ 内部クロック発生回路 ６ 内部アドレス発生回路 ＩＮＶ１〜ＩＮＶ４ インバータ ＮＡ１，ＮＡ２ ナンドゲート Ｎ１〜Ｎ３，Ｐ１ トランジスタ Ｆ１，Ｆ２ ヒューズ
Claims (6)
- 【請求項１】 不良セルを列または行の予め定めたアレ
イ単位で交換するための冗長メモリセルアレイと、前記
冗長メモリセルアレイの所定の１つを選択するための冗
長メモリセルアレイ選択線と、外部アドレス信号の供給
に応答して選択時および非選択時の各々がそれぞれ第１
および第２の電位の選択信号を発生することにより前記
冗長メモリセルアレイ選択線を選択する冗長メモリセル
アレイ選択回路とを備える半導体記憶装置において、 前記冗長メモリセルアレイ選択回路が前記第１の電位の
発生に対応する第１の選択信号発生経路と、 前記第２の電位の発生に対応する第２の選択信号発生経
路とを備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記冗長メモリセルアレイ選択回路の前
記第１の選択信号発生経路が前記冗長メモリセルアレイ
のアドレス情報を記憶するヒューズＲＯＭを備え、 前記第２の選択信号発生経路が前記ヒューズＲＯＭと分
離されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記冗長メモリセルアレイ選択回路が、
第１の数の外部アドレス信号の各々の供給に応答してア
ドレス遷移信号および内部アドレス信号の各々を出力す
る第１の数の複数のアドレスバッファと、 前記第１の数のアドレス遷移信号の供給に応答して予め
定めたパルス幅のアドレス遷移検知信号を出力するアド
レス遷移検知信号発生回路と、 前記アドレス遷移検知信号の第１および第２の電位に応
答して駆動節点信号の電位が第３および第４の電位のい
ずれか一方となるように駆動する選択信号駆動回路と、 対応する前記内部アドレス信号の設定アドレスと前記ヒ
ューズＲＯＭに記憶されたアドレス情報のアドレスとが
不一致の場合にのみ前記駆動節点信号を前記第４の電位
に駆動する前記第１の数の選択回路と、 前記アドレス遷移検知信号によりリセットされ前記駆動
接点信号をラッチして前記第１および第２の電位の選択
信号を発生するフリップフロップとを備え、 前記第１の選択信号発生経路が前記選択信号駆動回路を
含み前記第２の選択信号経路が前記アドレス遷移検知信
号を前記フリップフロップへ供給する第１の信号線を含
むことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記選択信号駆動回路が前記アドレス遷
移検知信号とリセット信号とのナンド演算を行いプリチ
ャード信号を発生するナンド回路と、 第１および第２の電源間に直列接続され各々のゲートが
それぞれ前記プリチャージ信号および前記リセット信号
の供給を受け各々のドレインの共通接続点が前記駆動節
点信号を出力する第１および第２の導電型のＭＯＳトラ
ンジスタとを備えることを特徴とする請求項３記載の半
導体記憶装置。 - 【請求項５】 前記冗長メモリセルアレイ選択回路が、
外部クロック信号の供給に応答して内部クロック信号を
出力する内部クロック発生回路と、第２の数の外部アド
レス信号の各々の供給に応答して前記第２の数の内部ア
ドレス信号の各々を出力する内部アドレス発生回路と、 前記内部クロック信号の第１および第２の電位に応答し
て駆動節点信号の電位が第３および第４の電位のいずれ
か一方となるように駆動する選択信号駆動回路と、 対応する前記内部アドレス信号の設定アドレスと前記ヒ
ューズＲＯＭに記憶されたアドレス情報のアドレスとが
不一致の場合にのみ前記駆動節点信号を前記第４の電位
に駆動する前記第２の数の選択回路と、 前記内部クロック信号によりリセットされ前記駆動接点
信号をラッチして前記第１および第２の電位の選択信号
を発生するフリップフロップとを備え、 前記第１の選択信号発生経路が前記選択信号駆動回路を
含み前記第２の選択信号経路が前記内部クロック信号を
前記フリップフロップへ供給する第２の信号線を含むこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項６】 前記選択信号駆動回路が前記内部クロッ
ク信号とリセット信号とのナンド演算を行いプリチャー
ド信号を発生するナンド回路と、 第１および第２の電源間に直列接続され各々のゲートに
それぞれ前記プリチャージ信号および前記リセット信号
の供給を受け各々のドレインの共通接続点が前記駆動節
点に接続される第１および第２の導電型のＭＯＳトラン
ジスタとを備えることを特徴とする請求項５記載の半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232731A JP2630274B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置 |
| KR1019950032319A KR0172022B1 (ko) | 1994-09-28 | 1995-09-28 | 용장 비트 라인 선택신호 발생 회로를 포함하는 반도체 메모리 장치 |
| EP95115350A EP0704800A3 (en) | 1994-09-28 | 1995-09-28 | Semiconductor memory device including redundant bit line selection signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232731A JP2630274B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896594A true JPH0896594A (ja) | 1996-04-12 |
| JP2630274B2 JP2630274B2 (ja) | 1997-07-16 |
Family
ID=16943904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6232731A Expired - Fee Related JP2630274B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0704800A3 (ja) |
| JP (1) | JP2630274B2 (ja) |
| KR (1) | KR0172022B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281739B1 (en) | 1998-07-06 | 2001-08-28 | Nec Corporation | Fuse circuit and redundant decoder |
| US6697289B1 (en) | 1999-04-28 | 2004-02-24 | Nec Corporation | Redundant address setting circuit and semiconductor memory device including the same |
| US8270228B2 (en) | 2009-02-18 | 2012-09-18 | Elpida Memory, Inc. | Semiconductor device having nonvolatile memory element and data processing system including the same |
| US8274843B2 (en) | 2009-02-18 | 2012-09-25 | Elpida Memory, Inc. | Semiconductor device having nonvolatile memory element and data processing system including the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102307044B1 (ko) * | 2021-01-06 | 2021-09-30 | 주식회사 케이에스씨 | 콘크리트 패널의 수직 성형방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546455A (en) * | 1981-12-17 | 1985-10-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
| JP2519468B2 (ja) * | 1987-08-26 | 1996-07-31 | 松下電子工業株式会社 | 半導体集積回路 |
| JPH01251397A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
| JP2734315B2 (ja) * | 1992-09-24 | 1998-03-30 | 日本電気株式会社 | 半導体メモリ装置 |
-
1994
- 1994-09-28 JP JP6232731A patent/JP2630274B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-28 EP EP95115350A patent/EP0704800A3/en not_active Withdrawn
- 1995-09-28 KR KR1019950032319A patent/KR0172022B1/ko not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281739B1 (en) | 1998-07-06 | 2001-08-28 | Nec Corporation | Fuse circuit and redundant decoder |
| US6697289B1 (en) | 1999-04-28 | 2004-02-24 | Nec Corporation | Redundant address setting circuit and semiconductor memory device including the same |
| US8270228B2 (en) | 2009-02-18 | 2012-09-18 | Elpida Memory, Inc. | Semiconductor device having nonvolatile memory element and data processing system including the same |
| US8274843B2 (en) | 2009-02-18 | 2012-09-25 | Elpida Memory, Inc. | Semiconductor device having nonvolatile memory element and data processing system including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0704800A2 (en) | 1996-04-03 |
| KR0172022B1 (ko) | 1999-03-30 |
| JP2630274B2 (ja) | 1997-07-16 |
| EP0704800A3 (en) | 1999-03-10 |
| KR960012035A (ko) | 1996-04-20 |
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