JPH0827464B2 - アクテイブマトリツクス液晶表示装置 - Google Patents
アクテイブマトリツクス液晶表示装置Info
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- JPH0827464B2 JPH0827464B2 JP62048682A JP4868287A JPH0827464B2 JP H0827464 B2 JPH0827464 B2 JP H0827464B2 JP 62048682 A JP62048682 A JP 62048682A JP 4868287 A JP4868287 A JP 4868287A JP H0827464 B2 JPH0827464 B2 JP H0827464B2
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/1362—Active matrix addressed cells
- G02F1/136259—Repairing; Defects
- G02F1/136268—Switch defects
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、各画素に２個のトランジスタを形成し、一
方のトランジスタに不良を生じたとしても表示欠陥を生
じないアクティブマトリックス液晶表示装置に関するも
のである。
方のトランジスタに不良を生じたとしても表示欠陥を生
じないアクティブマトリックス液晶表示装置に関するも
のである。
［従来の技術］ 最近、OA機器端末や平面テレビ等薄型ディスプレイの
開発の要求が強くなっており、そのひとつとして行列状
に電極を配置した液晶表示装置において前記電極の交点
部分近傍にトランジスタ等の能動素子を配置して液晶の
駆動を行なうアクティブマトリックス液晶表示装置が盛
んに開発されている。
開発の要求が強くなっており、そのひとつとして行列状
に電極を配置した液晶表示装置において前記電極の交点
部分近傍にトランジスタ等の能動素子を配置して液晶の
駆動を行なうアクティブマトリックス液晶表示装置が盛
んに開発されている。
第２図は、このアクティブマトリックス液晶表示装置
の代表的例の等価回路図である。図において、21は液晶
層であり、22は前記液晶層に印加される電圧を保持する
ためのキャパシタであり、23は前記液晶層を駆動する電
圧を制御するためのトランジスタである。X2,1、X2,2、
X2,3……はトランジスタ23のゲートを制御する行選択
線、Y2,1、Y2,2、Y2,3……は液晶を駆動するのに必要な
電圧を印加するための列信号線であり、線順次で駆動さ
れる。
の代表的例の等価回路図である。図において、21は液晶
層であり、22は前記液晶層に印加される電圧を保持する
ためのキャパシタであり、23は前記液晶層を駆動する電
圧を制御するためのトランジスタである。X2,1、X2,2、
X2,3……はトランジスタ23のゲートを制御する行選択
線、Y2,1、Y2,2、Y2,3……は液晶を駆動するのに必要な
電圧を印加するための列信号線であり、線順次で駆動さ
れる。
このようなアクティブマトリックス液晶表示装置を実
用化する際に、最も大きな障害となっているのは、断
線、短絡等の欠陥である。１枚の基板上に、数万個から
数十万個のトランジスタを集積しなければならないた
め、無欠陥の表示を得るのが極めて困難となっている。
このような欠陥を取り除くために、あらかじめ１画素当
り２個のトランジスタを配置しておく構造が知られてい
る。
用化する際に、最も大きな障害となっているのは、断
線、短絡等の欠陥である。１枚の基板上に、数万個から
数十万個のトランジスタを集積しなければならないた
め、無欠陥の表示を得るのが極めて困難となっている。
このような欠陥を取り除くために、あらかじめ１画素当
り２個のトランジスタを配置しておく構造が知られてい
る。
第３図及び第４図は、これら１画素当たり２個のトラ
ンジスタを設けた例の等価回路図を示している。
ンジスタを設けた例の等価回路図を示している。
第３図は、行選択線の上下にトランジスタを配置する
構造の例であり、33は第１のトランジスタ、34は第２の
トランジスタ、31はその２個のトランジスタが設けられ
ている画素の液晶層を示している。また、X3,i-1、X3,
i、X3,i+1、X3,i+2は行選択線、Y3,j-1、Y3,j、Y3,j+1
は列信号線を示している。
構造の例であり、33は第１のトランジスタ、34は第２の
トランジスタ、31はその２個のトランジスタが設けられ
ている画素の液晶層を示している。また、X3,i-1、X3,
i、X3,i+1、X3,i+2は行選択線、Y3,j-1、Y3,j、Y3,j+1
は列信号線を示している。
この例では、２個のトランジスタのゲート電極は夫々
別の行選択線に接続されている。この第３図の例では、
31の画素では、第１のトランジスタ33のゲート電極は、
X3,i-1の行選択線に接続され、第２のトランジスタ34の
ゲート電極は、X3,iの行選択線に接続されている。
別の行選択線に接続されている。この第３図の例では、
31の画素では、第１のトランジスタ33のゲート電極は、
X3,i-1の行選択線に接続され、第２のトランジスタ34の
ゲート電極は、X3,iの行選択線に接続されている。
そこで、もし第２のトランジスタ34が欠陥を持ってい
ることが判明した時には、この第２のトランジスタ34を
レーザー等で行選択線から切断分離して第１のトランジ
スタ33のみで液晶層を駆動する。従って、上記画素の液
晶層31は、１行上の画像を表示することとなる。
ることが判明した時には、この第２のトランジスタ34を
レーザー等で行選択線から切断分離して第１のトランジ
スタ33のみで液晶層を駆動する。従って、上記画素の液
晶層31は、１行上の画像を表示することとなる。
第４図は、１本の行選択線にトランジスタを２個並列
に配置する構造の例であり、43は第１のトランジスタ、
44は第２のトランジスタ、41はその２個のトランジスタ
が設けられている画素の液晶層を示している。また、
X4,i-1、X4,i、X4,i+1は行選択線、Y4,j-1、Y4,j、Y4,j
+1は列信号線を示している。
に配置する構造の例であり、43は第１のトランジスタ、
44は第２のトランジスタ、41はその２個のトランジスタ
が設けられている画素の液晶層を示している。また、
X4,i-1、X4,i、X4,i+1は行選択線、Y4,j-1、Y4,j、Y4,j
+1は列信号線を示している。
この例では、２個のトランジスタのゲート電極は同一
の行選択線に接続されている。この第４図の例では、41
の画素では、第１のトランジスタ43のゲート電極も第２
のトランジスタ44のゲート電極も、X4,i+1の行選択線に
接続されている。
の行選択線に接続されている。この第４図の例では、41
の画素では、第１のトランジスタ43のゲート電極も第２
のトランジスタ44のゲート電極も、X4,i+1の行選択線に
接続されている。
そこで、もし第１のトランジスタ43が欠陥を持ってい
ることが判明した時には、この第１のトランジスタ43を
レーザー等で行選択線から切断分離して第２のトランジ
スタ44のみで液晶層を駆動する。従って、上記画素の液
晶層41は、本来の画素の画像を表示することとなる。
ることが判明した時には、この第１のトランジスタ43を
レーザー等で行選択線から切断分離して第２のトランジ
スタ44のみで液晶層を駆動する。従って、上記画素の液
晶層41は、本来の画素の画像を表示することとなる。
［発明の解決しようとする問題点］ 第３図の構造は、レーザートリミングを行なった際
に、その画素は、１行ずれた画素の表示を行なうことと
なるため、テレビ画像のように動画表示で、隣接する画
素の表示があまり異ならない場合には有効な欠陥救済方
法であるが、文字図形表示の場合には、誤った情報を表
示することになってしまうという欠点がある。従って、
文字図形表示を目的とする表示装置においては第３図の
構造は採れない。
に、その画素は、１行ずれた画素の表示を行なうことと
なるため、テレビ画像のように動画表示で、隣接する画
素の表示があまり異ならない場合には有効な欠陥救済方
法であるが、文字図形表示の場合には、誤った情報を表
示することになってしまうという欠点がある。従って、
文字図形表示を目的とする表示装置においては第３図の
構造は採れない。
そこで、文字図形表示用の装置のためには、第４図の
構造を採る必要があるが、これにも次のような問題点が
あった。
構造を採る必要があるが、これにも次のような問題点が
あった。
即ち、トランジスタにはゲート電極と画素電極との間
の寄生容量があり、この寄生容量と基板間の液晶層の有
している容量と、画素のキャパシタの蓄積容量とによ
り、画素電極の電位がシフトすることが知られている。
の寄生容量があり、この寄生容量と基板間の液晶層の有
している容量と、画素のキャパシタの蓄積容量とによ
り、画素電極の電位がシフトすることが知られている。
このため、１画素に１個のトランジスタの構造の液晶
表示装置の場合には、このシフトした大きさだけ対向電
極の電位をずらせて駆動することにより、駆動という点
に関しては、問題のない交流駆動が可能となる。しか
し、表示欠陥を少なくするために１画素に２個のトラン
ジスタを設けた液晶表示装置の場合には、一方のトラン
ジスタをトリミングした時には、駆動の電位がずれてし
まい、誤表示を生ずる危険性があった。
表示装置の場合には、このシフトした大きさだけ対向電
極の電位をずらせて駆動することにより、駆動という点
に関しては、問題のない交流駆動が可能となる。しか
し、表示欠陥を少なくするために１画素に２個のトラン
ジスタを設けた液晶表示装置の場合には、一方のトラン
ジスタをトリミングした時には、駆動の電位がずれてし
まい、誤表示を生ずる危険性があった。
［問題点を解決するための手段］ 本発明は、かかる問題点を解決すべくなされたもので
あり、絶縁性基板上に行列状に電極を配線し、前記電極
の交点部分近傍に前記行電極に接続されたゲート電極を
有するトランジスタを１画素当たり２個並列に配置した
画素電極を設けたアクティブマトリックス基板と、対向
電極を設けた対向基板との間に液晶を挟持してなるアク
ティブマトリックス液晶表示装置において、トランジス
タの寄生容量の大きさをCP、基板間の液晶の容量をCL、
画素のキャパシタの蓄積容量をCS、ゲート電極の選択信
号電圧をVG、液晶の点灯しきい値電圧をVLとした場合
に、 となるようにしたことを特徴とするアクティブマトリッ
クス液晶表示装置を提供するものである。
あり、絶縁性基板上に行列状に電極を配線し、前記電極
の交点部分近傍に前記行電極に接続されたゲート電極を
有するトランジスタを１画素当たり２個並列に配置した
画素電極を設けたアクティブマトリックス基板と、対向
電極を設けた対向基板との間に液晶を挟持してなるアク
ティブマトリックス液晶表示装置において、トランジス
タの寄生容量の大きさをCP、基板間の液晶の容量をCL、
画素のキャパシタの蓄積容量をCS、ゲート電極の選択信
号電圧をVG、液晶の点灯しきい値電圧をVLとした場合
に、 となるようにしたことを特徴とするアクティブマトリッ
クス液晶表示装置を提供するものである。
このような構造にすることにより、１画素を元々の２
個のトランジスタで駆動した場合であっても、一方の１
個のトランジスタのみで駆動した場合であっても、本来
の表示が正確に表示され、表示を誤認する危険性をほと
んどなくすことができる。
個のトランジスタで駆動した場合であっても、一方の１
個のトランジスタのみで駆動した場合であっても、本来
の表示が正確に表示され、表示を誤認する危険性をほと
んどなくすことができる。
これにより、多数のトランジスタを基板上に集積した
アクティブマトリックス基板を高歩留まりで生産でき、
生産性が向上するとともに、文字図形表示のように１画
素の欠陥も有されない表示装置用にアクティブマトリッ
クス液晶表示装置を使用可能にすることができる。
アクティブマトリックス基板を高歩留まりで生産でき、
生産性が向上するとともに、文字図形表示のように１画
素の欠陥も有されない表示装置用にアクティブマトリッ
クス液晶表示装置を使用可能にすることができる。
第１図は、本発明のアクティブマトリックス液晶表示
装置の代表的例の等価回路図である。
装置の代表的例の等価回路図である。
第１図では、１本の行選択線にトランジスタが２個並
列に配置されており、３は第１のトランジスタ、４は第
２のトランジスタ、１はその２個のトランジスタが設け
られている画素の液晶層、２は蓄積用のキャパシタ示し
ている。
列に配置されており、３は第１のトランジスタ、４は第
２のトランジスタ、１はその２個のトランジスタが設け
られている画素の液晶層、２は蓄積用のキャパシタ示し
ている。
また、Xi-1、Xi、Xi+1は行選択線、Yj-1、Yj、Yj+1は
列信号線を示している。
列信号線を示している。
本発明では、２個のトランジスタのゲート電極は同一
の行選択線に接続されている。この第１図の１の画素で
は、第１のトランジスタ３のゲート電極も第２のトラン
ジスタ４のゲート電極も、Xi+1の行選択線に接続されて
いる。
の行選択線に接続されている。この第１図の１の画素で
は、第１のトランジスタ３のゲート電極も第２のトラン
ジスタ４のゲート電極も、Xi+1の行選択線に接続されて
いる。
そこで、もし第１のトランジスタ３が欠陥を持ってい
ることが判明した時には、この第１のトランジスタ３を
レーザー等で行選択線から切断分離して第２のトランジ
スタ４のみで液晶層を駆動すればよい。また、逆に第２
のトランジスタ４が欠陥を持っていることが判明した時
には、この第２のトランジスタ４をレーザー等で行選択
線から切断分離して第１のトランジスタ３のみで液晶層
を駆動すればよい。これらの場合、いずれの場合にも上
記画素の液晶層１は、同じ行選択線により駆動されるた
め、本来の画素の画像を表示することとなる。
ることが判明した時には、この第１のトランジスタ３を
レーザー等で行選択線から切断分離して第２のトランジ
スタ４のみで液晶層を駆動すればよい。また、逆に第２
のトランジスタ４が欠陥を持っていることが判明した時
には、この第２のトランジスタ４をレーザー等で行選択
線から切断分離して第１のトランジスタ３のみで液晶層
を駆動すればよい。これらの場合、いずれの場合にも上
記画素の液晶層１は、同じ行選択線により駆動されるた
め、本来の画素の画像を表示することとなる。
本発明の絶縁性基板とは、ガラス、プラスチック、セ
ラミック等の絶縁性を有する基板であり、導電性または
絶縁性の基板上に絶縁性の被膜を形成した基板であって
もよい。この絶縁性基板上に金属膜や透明導電膜による
電極を行列状に配線し、夫々行電極（行選択線）と列電
極（列信号線）を形成する。この行電極と列電極との交
点部分近傍に前記行電極に接続されたゲート電極を有す
るトランジスタを１画素当たり２個並列に配置した画素
電極を設ける。これらの２個のトランジスタは、公知の
種々の形状のトランジスタが使用でき、通常は同じ構造
のトランジスタとされればよい。これらのトランジスタ
の半導体層は、Si、CdSe、GaAs等の非結晶、多結晶、単
結晶の半導体が使用できる。
ラミック等の絶縁性を有する基板であり、導電性または
絶縁性の基板上に絶縁性の被膜を形成した基板であって
もよい。この絶縁性基板上に金属膜や透明導電膜による
電極を行列状に配線し、夫々行電極（行選択線）と列電
極（列信号線）を形成する。この行電極と列電極との交
点部分近傍に前記行電極に接続されたゲート電極を有す
るトランジスタを１画素当たり２個並列に配置した画素
電極を設ける。これらの２個のトランジスタは、公知の
種々の形状のトランジスタが使用でき、通常は同じ構造
のトランジスタとされればよい。これらのトランジスタ
の半導体層は、Si、CdSe、GaAs等の非結晶、多結晶、単
結晶の半導体が使用できる。
この画素電極上には、必要に応じて、カラーフィルタ
ー、配向膜が形成され、アクティブマトリックス基板と
される。また、もう一方の基板には、対向電極が形成さ
れ、対向基板とされる。
ー、配向膜が形成され、アクティブマトリックス基板と
される。また、もう一方の基板には、対向電極が形成さ
れ、対向基板とされる。
このアクティブマトリックス基板と対向基板との間に
液晶を挟持してアクティブマトリックス液晶表示装置が
形成される。
液晶を挟持してアクティブマトリックス液晶表示装置が
形成される。
これは基本的構成を示したのみであるので、本発明の
効果を損しない範囲内で、例えば、電極の内、一方を反
射電極にしたり、画素電極以外の部分を遮光層で覆った
り、基板間隙調整用にスペーサーを配置したりして、従
来から公知の構成を付加してもよい。
効果を損しない範囲内で、例えば、電極の内、一方を反
射電極にしたり、画素電極以外の部分を遮光層で覆った
り、基板間隙調整用にスペーサーを配置したりして、従
来から公知の構成を付加してもよい。
［作用］ 本発明の作用を説明する。
第１図において、トランジスタの１個当たりのゲート
電極と画素電極との間の寄生容量の大きさをCP、電場が
かかっていない時の基板間の液晶の容量をCL、画素のキ
ャパシタの蓄積容量をCS、ゲート電極の選択信号電圧を
VGとした時に、画素電極の電位は、選択線の信号電位の
降下時に、以下の（１）式に示されるようにΔＶだけシ
フトする。
電極と画素電極との間の寄生容量の大きさをCP、電場が
かかっていない時の基板間の液晶の容量をCL、画素のキ
ャパシタの蓄積容量をCS、ゲート電極の選択信号電圧を
VGとした時に、画素電極の電位は、選択線の信号電位の
降下時に、以下の（１）式に示されるようにΔＶだけシ
フトする。
このため、２個のトランジスタで駆動する場合には、こ
の大きさだけで対向電極の電位をずらせて駆動すれば良
い。
の大きさだけで対向電極の電位をずらせて駆動すれば良
い。
しかし、一方のトランジスタが欠陥を有していた場合
には、一方のトランジスタをトリミングすることとな
り、以下の（２）式に示すように電位のシフトΔＶ′が
シフトする。
には、一方のトランジスタをトリミングすることとな
り、以下の（２）式に示すように電位のシフトΔＶ′が
シフトする。
このため、２個のトランジスタで駆動している画素
と、１個のトランジスタで駆動している画素との間でΔ
Vc＝ΔＶ−ΔＶ′だけ駆動の電位がずれてしまうことと
なる。
と、１個のトランジスタで駆動している画素との間でΔ
Vc＝ΔＶ−ΔＶ′だけ駆動の電位がずれてしまうことと
なる。
そこで、液晶の点灯しきい値電圧をVLとした場合に、
この電位のシフトの差ΔVcが点灯しきい値電圧VLを超え
てまうと、誤表示を生じることとなる。
この電位のシフトの差ΔVcが点灯しきい値電圧VLを超え
てまうと、誤表示を生じることとなる。
なお、この液晶の点灯しきい値電圧VLとは、液晶表示
装置の正面から見た時の画素の光の透過率が最小の時を
透過率０、最大の時を透過率１とした場合に、ポジ型表
示においては透過率が0.9になる実効印加電圧を意味
し、ネガ型表示においては透過率が0.1になる実効印加
電圧を意味する。
装置の正面から見た時の画素の光の透過率が最小の時を
透過率０、最大の時を透過率１とした場合に、ポジ型表
示においては透過率が0.9になる実効印加電圧を意味
し、ネガ型表示においては透過率が0.1になる実効印加
電圧を意味する。
このため、下記の（３）式の条件を満たすようにトラ
ンジスタの寄生容量を設計してやることにより、このよ
うな誤表示を生じ無くすることができる。
ンジスタの寄生容量を設計してやることにより、このよ
うな誤表示を生じ無くすることができる。
この式中、寄生容量CPは、液晶の容量CL及び画素のキ
ャパシタの蓄積容量CSに比してかなり小さいため、この
式は、以下の（４）式のように近似することができる。
ャパシタの蓄積容量CSに比してかなり小さいため、この
式は、以下の（４）式のように近似することができる。
特に、この場合、各画素のキャパシタをなくすことに
より、トランジスタの寄生容量CPを、以下の（５）式に
示すようにすれば良いことがわかる。
より、トランジスタの寄生容量CPを、以下の（５）式に
示すようにすれば良いことがわかる。
また、キャパシタを設け、トランジスタが２個のまま
使用される時はキャパシタを使用し、トランジスタの内
一方をトリミングする場合には、同時にキャパシタもト
リミングすることにより、前記（２）式で示された電位
のシフト△Ｖ′は以下のようになる。
使用される時はキャパシタを使用し、トランジスタの内
一方をトリミングする場合には、同時にキャパシタもト
リミングすることにより、前記（２）式で示された電位
のシフト△Ｖ′は以下のようになる。
そこで、この場合にも、（１）式と（６）式とから△
Vcを計算すると以下のようになる。
Vcを計算すると以下のようになる。
即ち、ここで液晶の容量CLと画素のキャパシタの蓄積
容量CSとをほぼ一致させてやることにより、トランジス
タの寄生容量の大きさにかかわらず、△Vcをほぼ０にす
ることができ、トリミングをしていない画素とトリミン
グをした画素との間の電位のずれをほとんどなくするこ
とができ、誤表示を生じない。
容量CSとをほぼ一致させてやることにより、トランジス
タの寄生容量の大きさにかかわらず、△Vcをほぼ０にす
ることができ、トリミングをしていない画素とトリミン
グをした画素との間の電位のずれをほとんどなくするこ
とができ、誤表示を生じない。
このようにすることにより、１画素中の一方のトラン
ジスタに欠陥があったとしても、これをレーザートリマ
ーでトリミングして、切断分離することにより、高歩留
まりで生産性良く、正確な表示を行なうことのできるア
クティブマトリックス液晶表示装置を得ることができ
る。
ジスタに欠陥があったとしても、これをレーザートリマ
ーでトリミングして、切断分離することにより、高歩留
まりで生産性良く、正確な表示を行なうことのできるア
クティブマトリックス液晶表示装置を得ることができ
る。
［実施例］ 実施例１ 半導体としてはアモルファスシリコンを使用し、トラ
ンジスタの構造としては、第５図に示すような逆スタガ
ー型のトランジスタを使用した。第５図において、50は
ガラス基板、51はゲート電極、52はゲート絶縁膜、53は
半導体層、54は保護絶縁層、55A、55Bは夫々ソース電
極、ドレイン電極、56は表示画素電極を示す。このトラ
ンジスタの寄生容量の大きさはゲート電極と表示画素電
極との重なりの巾と、トランジスタのチャンネル巾及び
チャンネル容量からの寄与で決まる。
ンジスタの構造としては、第５図に示すような逆スタガ
ー型のトランジスタを使用した。第５図において、50は
ガラス基板、51はゲート電極、52はゲート絶縁膜、53は
半導体層、54は保護絶縁層、55A、55Bは夫々ソース電
極、ドレイン電極、56は表示画素電極を示す。このトラ
ンジスタの寄生容量の大きさはゲート電極と表示画素電
極との重なりの巾と、トランジスタのチャンネル巾及び
チャンネル容量からの寄与で決まる。
このような逆スタガー型の薄膜トランジスタを使用
し、第４図に示すように１画素に２個のトランジスタを
形成した。補助的な蓄積容量であるキャパシタは設けな
かった。
し、第４図に示すように１画素に２個のトランジスタを
形成した。補助的な蓄積容量であるキャパシタは設けな
かった。
この実施例では、行選択線、列信号線の間隔をもとに
400μｍとし、セル間隙を9.5μｍ、開口率を70％とし
た。液晶の表示方式は、ツイストネマチック（TN）型と
し、電場がかかっていない時の誘電率が５の液晶を用い
た。
400μｍとし、セル間隙を9.5μｍ、開口率を70％とし
た。液晶の表示方式は、ツイストネマチック（TN）型と
し、電場がかかっていない時の誘電率が５の液晶を用い
た。
この液晶表示装置の電場がかかっていない時の基板間
の液晶の容量CLはCL＝0.52pFであり、キャパシタは設け
られていないので画素のキャパシタの蓄積容量CSはCS＝
０であった。また、ゲート電極の選択信号電圧VGはVG＝
25Vとした。
の液晶の容量CLはCL＝0.52pFであり、キャパシタは設け
られていないので画素のキャパシタの蓄積容量CSはCS＝
０であった。また、ゲート電極の選択信号電圧VGはVG＝
25Vとした。
このトランジスタの大きさは、ゲート絶縁膜52の厚さ
を260nm、誘電率を５として、ゲート電極51とドレイン
電極55Bとの重なりを２μｍとし、トランジスタのチャ
ンネル巾とチャンネル長とを夫々10μｍ、９μｍとし
た。
を260nm、誘電率を５として、ゲート電極51とドレイン
電極55Bとの重なりを２μｍとし、トランジスタのチャ
ンネル巾とチャンネル長とを夫々10μｍ、９μｍとし
た。
この場合、チャンネル容量のドレイン側半分と、ゲー
ト電極51とドレイン電極55Aとの重なり部分の寄与か
ら、寄生容量CPはCP＝0.012pFとなった。これにより、
電位のシフトは△VC＝0.54Vであった。これは、液晶の
点灯しきい値電圧VLの2.1Vよりも充分に低いものであ
り、２個のトランジスタで駆動された画素も、不良のト
ランジスタをトリミングにより切断除去して１個のトラ
ンジスタで駆動された画素も、問題なく駆動でき、誤表
示を生じなかった。
ト電極51とドレイン電極55Aとの重なり部分の寄与か
ら、寄生容量CPはCP＝0.012pFとなった。これにより、
電位のシフトは△VC＝0.54Vであった。これは、液晶の
点灯しきい値電圧VLの2.1Vよりも充分に低いものであ
り、２個のトランジスタで駆動された画素も、不良のト
ランジスタをトリミングにより切断除去して１個のトラ
ンジスタで駆動された画素も、問題なく駆動でき、誤表
示を生じなかった。
実施例２ 行選択線の間隔を220μｍ、列信号線の間隔を190μｍ
とし、開口率を60％とし、蓄積容量を設けた外は実施例
１と同様のツイストネマチック（TN）型の液晶表示装置
を製造した。
とし、開口率を60％とし、蓄積容量を設けた外は実施例
１と同様のツイストネマチック（TN）型の液晶表示装置
を製造した。
この液晶表示装置の電場がかかっていない時の基板間
の液晶の容量CLはCL＝0.19pFであり、画素のキャパシタ
の蓄積容量CSはCS＝0.35pFあった。また、ゲート電極の
選択信号電圧VGはVG＝25Vとした。
の液晶の容量CLはCL＝0.19pFであり、画素のキャパシタ
の蓄積容量CSはCS＝0.35pFあった。また、ゲート電極の
選択信号電圧VGはVG＝25Vとした。
この液晶表示装置の電位のシフトは△Vc＝0.52Vであ
った。これは、液晶の点灯しきい値電圧VLの2.1Vよりも
充分に低いものであり、誤表示を生じなかった。
った。これは、液晶の点灯しきい値電圧VLの2.1Vよりも
充分に低いものであり、誤表示を生じなかった。
実施例３ 開口率を60％とし、蓄積容量を設けた外は実施例１と
同様のツイストネマチック（TN）型の液晶表示装置を製
造した。
同様のツイストネマチック（TN）型の液晶表示装置を製
造した。
この液晶表示装置の電場がかかっていない時の基板間
の液晶の容量CLはCL＝0.45pFであり、画素のキャパシタ
の蓄積容量CSはCS＝0.45pFあった。また、ゲート電極の
選択信号電圧VGはVG＝25Vとした。
の液晶の容量CLはCL＝0.45pFであり、画素のキャパシタ
の蓄積容量CSはCS＝0.45pFあった。また、ゲート電極の
選択信号電圧VGはVG＝25Vとした。
この液晶表示装置では、画素のトランジスタが不良で
あった時に、その不良のトランジスタを除去するととも
に、キャパシタも除去するようにした。
あった時に、その不良のトランジスタを除去するととも
に、キャパシタも除去するようにした。
この液晶表示装置では、基板間の液晶の容量CLと画素
のキャパシタの蓄積容量CSとが同じにされたために、前
記（７）式の分子の（CP・CL−CP・CS）の値が０となる
ため、ゲート電極の選択信号電圧VG及びトランジスタの
寄生容量CPの値によらなく、電位のシフト△VCはほぼ０
となる。
のキャパシタの蓄積容量CSとが同じにされたために、前
記（７）式の分子の（CP・CL−CP・CS）の値が０となる
ため、ゲート電極の選択信号電圧VG及びトランジスタの
寄生容量CPの値によらなく、電位のシフト△VCはほぼ０
となる。
これにより、電位のシフト△VCはほぼ０であり、当然
に液晶の点灯しきい値電圧VLの2.1Vよりも充分に低いも
のとなり、２個のトランジスタで駆動された画素も、不
良のトランジスタとキャパシタとをトリミングにより切
断除去して１個のトランジスタで駆動された画素も、問
題なく駆動でき、誤表示を生じなかった。
に液晶の点灯しきい値電圧VLの2.1Vよりも充分に低いも
のとなり、２個のトランジスタで駆動された画素も、不
良のトランジスタとキャパシタとをトリミングにより切
断除去して１個のトランジスタで駆動された画素も、問
題なく駆動でき、誤表示を生じなかった。
これらの実施例では、トランジスタを２個使用し、ト
ランジスタの構造を逆スタガー型としたが、３個以上使
用したり、スタガー型、コプレーナ型としてもよいし、
２個のトランジスタの形状を異ならせてもよい。
ランジスタの構造を逆スタガー型としたが、３個以上使
用したり、スタガー型、コプレーナ型としてもよいし、
２個のトランジスタの形状を異ならせてもよい。
例えば、２個のトランジスタの形状を異ならしめた時
には、夫々２個のトランジスタの寄生容量をC1とC2と示
した時に、寄生容量C2のトランジスタを除去したとする
と、以下のような式を満足すれば良いこととなる。
には、夫々２個のトランジスタの寄生容量をC1とC2と示
した時に、寄生容量C2のトランジスタを除去したとする
と、以下のような式を満足すれば良いこととなる。
即ち、（３）式の分子のCPとして、切除したトランジ
スタの寄生容量を代入し、分母の2CPとして２個のトラ
ンジスタの合成寄生容量を代入し、分母のCPには残って
いるトランジスタの寄生容量を代入したこととなる。
スタの寄生容量を代入し、分母の2CPとして２個のトラ
ンジスタの合成寄生容量を代入し、分母のCPには残って
いるトランジスタの寄生容量を代入したこととなる。
１画素に３個以上のトランジスタを形成した場合に
も、この式は同様に成立し、全トランジスタの合成寄生
容量を（C1＋C2）で表わし、切除された１または２以上
のトランジスタの合成寄生容量をC2で表わし、残された
１または２以上のトランジスタの合成寄生容量をC1で表
わして計算すれば良い。
も、この式は同様に成立し、全トランジスタの合成寄生
容量を（C1＋C2）で表わし、切除された１または２以上
のトランジスタの合成寄生容量をC2で表わし、残された
１または２以上のトランジスタの合成寄生容量をC1で表
わして計算すれば良い。
また、液晶もTNLCDに限られなく、SmC*等の強誘電性
液晶も使用できる。
液晶も使用できる。
［発明の効果］ 以上のように、本発明は、１画素に複数個のトランジ
スタを設けておくことにより、不良のトランジスタを生
じても、不良のトランジスタのみを切除して、一方のト
ランジスタのみで駆動でき、製造歩留まりの低いアクテ
ィブマトリックス液晶表示装置の生産性を向上させるこ
とができる。
スタを設けておくことにより、不良のトランジスタを生
じても、不良のトランジスタのみを切除して、一方のト
ランジスタのみで駆動でき、製造歩留まりの低いアクテ
ィブマトリックス液晶表示装置の生産性を向上させるこ
とができる。
また、その画素を一方のトランジスタのみで駆動して
も、２個のトランジスタで駆動している画素との間に誤
表示を生じなく、文字図形表示のように全画素全てが正
確に表示される必要のあるディスプレイにおいても誤表
示を生じない。
も、２個のトランジスタで駆動している画素との間に誤
表示を生じなく、文字図形表示のように全画素全てが正
確に表示される必要のあるディスプレイにおいても誤表
示を生じない。
本発明は、この外、本発明の効果を損しない範囲内で
種々の応用が可能なものである。
種々の応用が可能なものである。
第１図は、本発明のアクティブマトリックス液晶表示装
置の等価回路図。 第２図は、従来例の１画素に１個のトランジスタを設け
たアクティブマトリックス液晶表示装置の等価回路図。 第３図は、１画素に２個のトランジスタを設けたアクテ
ィブマトリックス液晶表示装置の等価回路図。 第４図は、１画素に２個のトランジスタを並列に設けた
アクティブマトリックス液晶表示装置の等価回路図。 第５図は、逆スタガー型トランジスタの断面図。 液晶層:1,21,31,41 キャパシタ:2,22 トランジスタ:3,4,23,33,34,43,44
置の等価回路図。 第２図は、従来例の１画素に１個のトランジスタを設け
たアクティブマトリックス液晶表示装置の等価回路図。 第３図は、１画素に２個のトランジスタを設けたアクテ
ィブマトリックス液晶表示装置の等価回路図。 第４図は、１画素に２個のトランジスタを並列に設けた
アクティブマトリックス液晶表示装置の等価回路図。 第５図は、逆スタガー型トランジスタの断面図。 液晶層:1,21,31,41 キャパシタ:2,22 トランジスタ:3,4,23,33,34,43,44
Claims (5)
- 【請求項１】絶縁性基板上に行列状に電極を配線し、前
記電極の交点部分近傍に前記行電極に接続されたゲート
電極を有するトランジスタを１画素当たり２個並列に配
置した画素電極を設けたアクティブマトリックス基板
と、対向電極を設けた対向基板との間に液晶を挟持して
なるアクティブマトリックス液晶表示装置において、ト
ランジスタの寄生容量の大きさをCP、基板間の液晶の容
量をCL、画素のキャパシタの蓄積容量をCS、ゲート電極
の選択信号電圧をVG、液晶の点灯しきい値電圧をVLとし
た場合に、 となるようにしたことを特徴とするアクティブマトリッ
クス液晶表示装置。 - 【請求項２】各画素にキャパシタを設けなく、 とした特許請求の範囲第１項記載のアクティブマトリッ
クス液晶表示装置。 - 【請求項３】トランジスタに不良が生じた場合、不良を
生じたトランジスタを切り離して使用する特許請求の範
囲第１項記載のアクティブマトリックス液晶表示装置。 - 【請求項４】各画素にキャパシタを設け、トランジスタ
に不良が生じた場合、不良を生じたトランジスタ及びキ
ャパシタを切り離して使用する特許請求の範囲第３項記
載のアクティブマトリックス液晶表示装置。 - 【請求項５】基板間の液晶の容量CLと画素のキャパシタ
の蓄積容量CSとが、ほぼ等しくされる特許請求の範囲第
４項記載のアクティブマトリックス液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048682A JPH0827464B2 (ja) | 1987-03-05 | 1987-03-05 | アクテイブマトリツクス液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048682A JPH0827464B2 (ja) | 1987-03-05 | 1987-03-05 | アクテイブマトリツクス液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63216030A JPS63216030A (ja) | 1988-09-08 |
| JPH0827464B2 true JPH0827464B2 (ja) | 1996-03-21 |
Family
ID=12810088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62048682A Expired - Lifetime JPH0827464B2 (ja) | 1987-03-05 | 1987-03-05 | アクテイブマトリツクス液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827464B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0422991A (ja) * | 1990-05-17 | 1992-01-27 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06100745B2 (ja) * | 1982-07-02 | 1994-12-12 | セイコーエプソン株式会社 | アクティブマトリクス型液晶表示装置 |
| JPH0740101B2 (ja) * | 1985-04-23 | 1995-05-01 | 旭硝子株式会社 | 薄膜トランジスタ |
-
1987
- 1987-03-05 JP JP62048682A patent/JPH0827464B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63216030A (ja) | 1988-09-08 |
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