JPH08275576A - ブラシレスモータ用ドライブ回路 - Google Patents
ブラシレスモータ用ドライブ回路Info
- Publication number
- JPH08275576A JPH08275576A JP7094592A JP9459295A JPH08275576A JP H08275576 A JPH08275576 A JP H08275576A JP 7094592 A JP7094592 A JP 7094592A JP 9459295 A JP9459295 A JP 9459295A JP H08275576 A JPH08275576 A JP H08275576A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- coil
- drive circuit
- brushless motor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】
【目的】 ブラシレスモータ用ドライブ回路において、
スイッチング素子であるトランジスタの損失を低減す
る。 【構成】 負荷素子とコイル電流の出力段である第１ト
ランジスタと該第１トランジスタのドライブである第２
トランジスタとを有するブラシレスモータ用ドライブ回
路において、ＰＮＰ型である第２トランジスタのエミッ
タを電源に、また第２トランジスタのコレクタをＮＰＮ
型である第１トランジスタのベースにそれぞれ接続し、
第１トランジスタのコレクタを負荷素子を介して電源に
接続し、第１トランジスタのエミッタをモータ駆動用コ
イルに接続する。
スイッチング素子であるトランジスタの損失を低減す
る。 【構成】 負荷素子とコイル電流の出力段である第１ト
ランジスタと該第１トランジスタのドライブである第２
トランジスタとを有するブラシレスモータ用ドライブ回
路において、ＰＮＰ型である第２トランジスタのエミッ
タを電源に、また第２トランジスタのコレクタをＮＰＮ
型である第１トランジスタのベースにそれぞれ接続し、
第１トランジスタのコレクタを負荷素子を介して電源に
接続し、第１トランジスタのエミッタをモータ駆動用コ
イルに接続する。
Description
【０００１】
【産業上の利用分野】本発明は、一般産業用のブラシレ
スモータ用ドライブ回路に関するものである。
スモータ用ドライブ回路に関するものである。
【０００２】
【従来の技術】図４は従来例のブラシレスモータの回路
を示す回路図である。図４において、１はホール素子な
どの信号により出力段に電流を供給すべく電流の切り換
えを行うプリドライブ用のＩＣである。２から７はこの
プリドライブ用のＩＣからの電流の出入を制限する抵抗
であり、抵抗２、３、４は出力段トランジスタ９、１
１、１３のプリドライブ用ＰＮＰ型トランジスタ８、１
０、１２のベースに接続されている。また抵抗５、６、
７はＮＰＮ型トランジスタ１４、１５、１６のベースに
それぞれ接続されている。
を示す回路図である。図４において、１はホール素子な
どの信号により出力段に電流を供給すべく電流の切り換
えを行うプリドライブ用のＩＣである。２から７はこの
プリドライブ用のＩＣからの電流の出入を制限する抵抗
であり、抵抗２、３、４は出力段トランジスタ９、１
１、１３のプリドライブ用ＰＮＰ型トランジスタ８、１
０、１２のベースに接続されている。また抵抗５、６、
７はＮＰＮ型トランジスタ１４、１５、１６のベースに
それぞれ接続されている。
【０００３】以下に、トランジスタ８、９、１６が同時
にＯＮ（オン）した場合の動作を説明する。電源である
ＶＭから一部の電流がトランジスタ９のエミッタからベ
ースに流れ、そしてトランジスタ８のエミッタからベー
スに電流が流れ、抵抗２を介してプリドライブＩＣ１に
流れる。また大半の電流はトランジスタ９、８のコレク
タからはコイル１７に流れる。そしてコイル１９を介し
てトランジスタ１６のコレクタに流れ、同時に抵抗５を
介してプリドライブＩＣ１からトランジスタ１６のベー
スに流れ、トランジスタ１６のエミッタを介してＧＮＤ
に流れる。
にＯＮ（オン）した場合の動作を説明する。電源である
ＶＭから一部の電流がトランジスタ９のエミッタからベ
ースに流れ、そしてトランジスタ８のエミッタからベー
スに電流が流れ、抵抗２を介してプリドライブＩＣ１に
流れる。また大半の電流はトランジスタ９、８のコレク
タからはコイル１７に流れる。そしてコイル１９を介し
てトランジスタ１６のコレクタに流れ、同時に抵抗５を
介してプリドライブＩＣ１からトランジスタ１６のベー
スに流れ、トランジスタ１６のエミッタを介してＧＮＤ
に流れる。
【０００４】前述の説明は、トランジスタ８、９、１６
が同時にオンする場合について、コイル１７からコイル
１９に電流が流れることを説明したものであるが、各ト
ランジスタのオン、オフの状態を切り替えることによっ
て、電流が流れるコイルが選択され、その電流の向きが
切り替えられる。なお、トランジスタのオン、オフの切
り替えはホール素子の信号により順次プリドライブＩＣ
１によって行われ、オンするトランジスタの組合せによ
り、コイル電流は整流（転流）され、モータは回転す
る。
が同時にオンする場合について、コイル１７からコイル
１９に電流が流れることを説明したものであるが、各ト
ランジスタのオン、オフの状態を切り替えることによっ
て、電流が流れるコイルが選択され、その電流の向きが
切り替えられる。なお、トランジスタのオン、オフの切
り替えはホール素子の信号により順次プリドライブＩＣ
１によって行われ、オンするトランジスタの組合せによ
り、コイル電流は整流（転流）され、モータは回転す
る。
【０００５】
【発明が解決しようとする課題】ここで、ダーリントン
に構成されたトランジスタのうち図４に示したＰＮＰ側
のトランジスタ群は一般にＮＰＮ側に比べて損失が大き
いという欠点があった。また、トランジスタ自体は熱暴
走する可能性がある能動素子であるために、発熱上の対
策が不可欠であり、部品費・組立費ともに、コスト的に
は不利であった。
に構成されたトランジスタのうち図４に示したＰＮＰ側
のトランジスタ群は一般にＮＰＮ側に比べて損失が大き
いという欠点があった。また、トランジスタ自体は熱暴
走する可能性がある能動素子であるために、発熱上の対
策が不可欠であり、部品費・組立費ともに、コスト的に
は不利であった。
【０００６】
【課題を解決するための手段】出力段のＰＮＰ型のトラ
ンジスタに代えて、負荷素子と低飽和タイプのＮＰＮ型
トランジスタの組合せを用いて、コイルに対してエミッ
タフォロア接続になるよる構成にした。これにより能動
素子であるトランジスタでの損失を軽減させ、安定的な
回路を実現している。
ンジスタに代えて、負荷素子と低飽和タイプのＮＰＮ型
トランジスタの組合せを用いて、コイルに対してエミッ
タフォロア接続になるよる構成にした。これにより能動
素子であるトランジスタでの損失を軽減させ、安定的な
回路を実現している。
【０００７】
【実施例】次に、本発明の実施例を説明する。
【０００８】（実施例１）図１に本発明の実施例１の回
路を示す。図１において、１はホール素子などの信号に
より出力段に電流を供給すべく電流の切り換えを行うプ
リドライブ用のＩＣである。２から７はこのプリドライ
ブ用のＩＣ１からの電流の出入を制限する抵抗であり、
抵抗のうち２、３、４はプリドライブ用ＰＮＰ型トラン
ジスタ２０、２２、２４のベースにそれぞれ接続されて
いる。
路を示す。図１において、１はホール素子などの信号に
より出力段に電流を供給すべく電流の切り換えを行うプ
リドライブ用のＩＣである。２から７はこのプリドライ
ブ用のＩＣ１からの電流の出入を制限する抵抗であり、
抵抗のうち２、３、４はプリドライブ用ＰＮＰ型トラン
ジスタ２０、２２、２４のベースにそれぞれ接続されて
いる。
【０００９】ＰＮＰ型トランジスタ２０、２２、２４の
エミッタは、電源であるＶＭに接続され、コレクタは負
荷抵抗を介して出力用低飽和ＮＰＮ型トランジスタ２
１、２３、２５のベースに接続されている。また、トラ
ンジスタ２０、２２、２４のベースにはＯＦＦ（オフ）
時のＶＭへのプルアップの抵抗２７、２８、２９が接続
されている。また、出力用ＮＰＮ型トランジスタ２１、
２３、２５のコレクタは負荷抵抗２６を介してＶＭに共
通に接続され、トランジスタ２１、２３、２５の各エミ
ッタはコイル１７、１８、１９に対してそれぞれエミッ
タフォロア接続されている。
エミッタは、電源であるＶＭに接続され、コレクタは負
荷抵抗を介して出力用低飽和ＮＰＮ型トランジスタ２
１、２３、２５のベースに接続されている。また、トラ
ンジスタ２０、２２、２４のベースにはＯＦＦ（オフ）
時のＶＭへのプルアップの抵抗２７、２８、２９が接続
されている。また、出力用ＮＰＮ型トランジスタ２１、
２３、２５のコレクタは負荷抵抗２６を介してＶＭに共
通に接続され、トランジスタ２１、２３、２５の各エミ
ッタはコイル１７、１８、１９に対してそれぞれエミッ
タフォロア接続されている。
【００１０】以下に、トランジスタ２１、１６がオン状
態の場合についてその動作を説明する。負荷抵抗２が接
続されているプリドライブＩＣの端子がＬ（Ｌｏｗ：ロ
ー）状態になると、プリドライブ用ＰＮＰ型トランジス
タ２０のベースはＬ側に電位が下がりオン状態になる。
トランジスタ２０がオンになると、このトランジスタ２
０のコレクタの電位は電源ＶＭに近い電位になり、前記
トランジスタ２１ではベース電流が徐々に流れ始める。
態の場合についてその動作を説明する。負荷抵抗２が接
続されているプリドライブＩＣの端子がＬ（Ｌｏｗ：ロ
ー）状態になると、プリドライブ用ＰＮＰ型トランジス
タ２０のベースはＬ側に電位が下がりオン状態になる。
トランジスタ２０がオンになると、このトランジスタ２
０のコレクタの電位は電源ＶＭに近い電位になり、前記
トランジスタ２１ではベース電流が徐々に流れ始める。
【００１１】これにより、トランジスタ２１のコレクタ
からエミッタにコレクタ電流が徐々に流れ、このコレク
タ電流は負荷抵抗２６を介してコレクタに流れるのでこ
の負荷抵抗２６によるわずかな電圧低下が発生する。す
なわち、コレクタ電流が流れるほどエミッタの電位に対
してベース電位が高くなりベース電流が多く流れ、出力
トランジスタ２１での損失は小さく抑えられる。
からエミッタにコレクタ電流が徐々に流れ、このコレク
タ電流は負荷抵抗２６を介してコレクタに流れるのでこ
の負荷抵抗２６によるわずかな電圧低下が発生する。す
なわち、コレクタ電流が流れるほどエミッタの電位に対
してベース電位が高くなりベース電流が多く流れ、出力
トランジスタ２１での損失は小さく抑えられる。
【００１２】（実施例２）図２に本発明の実施例２の回
路を示す。図１で示した実施例に対して、ＧＮＤ（接
地）側の出力トランジスタをＮＰＮ型素子のダーリント
ン接続にしたものである。なお、他の構成は実施例１と
同様である。
路を示す。図１で示した実施例に対して、ＧＮＤ（接
地）側の出力トランジスタをＮＰＮ型素子のダーリント
ン接続にしたものである。なお、他の構成は実施例１と
同様である。
【００１３】（実施例３）図３に本発明の実施例３の回
路を示す。第１図で示した実施例１に対して、負荷素子
をダイオード３６にした場合の実施例である。この場合
には、ダイオードの電圧降下が０．６から１．２Ｖ程度
で抑えられるために、特に大電流時の損失低減の効果が
大きくなるものである。
路を示す。第１図で示した実施例１に対して、負荷素子
をダイオード３６にした場合の実施例である。この場合
には、ダイオードの電圧降下が０．６から１．２Ｖ程度
で抑えられるために、特に大電流時の損失低減の効果が
大きくなるものである。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
負荷素子とＮＰＮ型低飽和トランジスタを組み合わせる
ことにより、熱的に安定的に動作し、かつ、組立上の工
数が低減できる効果を有している。
負荷素子とＮＰＮ型低飽和トランジスタを組み合わせる
ことにより、熱的に安定的に動作し、かつ、組立上の工
数が低減できる効果を有している。
【図１】図１は、本発明の実施例１の回路図である。
【図２】図２は、本発明の実施例２の回路図である。
【図３】図３は、本発明の実施例３の回路図である。
【図４】図４は、従来例の回路図である。
１ プリドライブ用ＩＣ ２〜７、２６ 負荷抵抗 ２７〜２９ プルアップ抵抗 ８、１０、１２、２０、２２、２４、３０〜３２ プ
リドライブ用ＰＮＰ型トランジスタ ９、１１、１３ 出力用ＰＮＰ型トランジスタ １０、１２、１４〜１６、２１、２３、２５、３３〜３
５ 出力用ＮＰＮ型トランジスタ １７〜１９ モータコイル ３６ ダイード
リドライブ用ＰＮＰ型トランジスタ ９、１１、１３ 出力用ＰＮＰ型トランジスタ １０、１２、１４〜１６、２１、２３、２５、３３〜３
５ 出力用ＮＰＮ型トランジスタ １７〜１９ モータコイル ３６ ダイード
Claims (6)
- 【請求項１】 負荷素子とコイル電流の出力段である第
１トランジスタと該第１トランジスタのドライブである
第２トランジスタとを有するブラシレスモータ用ドライ
ブ回路において、ＰＮＰ型である前記第２トランジスタ
のエミッタは電源に、また前記第２トランジスタのコレ
クタはＮＰＮ型である前記第１トランジスタのベースに
それぞれ接続され、前記第１トランジスタのコレクタは
負荷素子を介して電源に接続され、前記第１トランジス
タのエミッタはモータ駆動用コイルに接続されているこ
とを特徴とするブラシレスモータ用ドライブ回路。 - 【請求項２】 信号によってコイル電流の整流を行うこ
とによりモータの回転を制御するブラシレスモータ用ド
ライブ回路において、コイル電流の整流を行う信号を発
生する信号発生手段と、電源と各コイルの間に接続され
て前記信号発生手段から入力される信号に応じて電源か
ら各コイルへ流れる電流のスイッチングを行う第１スイ
ッチング手段と、各コイルと接地の間に接続されて前記
信号発生手段から入力される信号に応じて各コイルから
接地へ流れる電流のスイッチングを行う第２スイッチン
グ手段を有し、前記第１スイッチング手段は、各コイル
に対して、ベースが前記信号発生手段に接続され、エミ
ッタが電源に接続されたＰＮＰ型のプリドライブ用トラ
ンジスタと、ベースが前記プリドライブ用トランジスタ
のコレクタに接続され、エミッタがコイルに接続され、
かつ前記プリドライブ用トランジスタによってドライブ
されるＮＰＮ型の出力段用トランジスタと、該出力段用
トランジスタのコレクタと電源の間に接続された負荷素
子を有することを特徴とするブラシレスモータ用ドライ
ブ回路。 - 【請求項３】 請求項２記載のブラシレスモータ用ドラ
イブ回路において、前記負荷素子が抵抗であることを特
徴とするブラシレスモータ用ドライブ回路。 - 【請求項４】 請求項２記載のブラシレスモータ用ドラ
イブ回路において、前記負荷素子がダイオードであるこ
とを特徴とするブラシレスモータ用ドライブ回路。 - 【請求項５】 請求項２記載のブラシレスモータ用ドラ
イブ回路において、前記第２スイッチング手段は、各コ
イルに対して、ベースが前記信号発生手段に接続され、
コレクタがコイルに接続され、エミッタが接地されたＮ
ＰＮ型のトランジスタを有することを特徴とするブラシ
レスモータ用ドライブ回路。 - 【請求項６】 請求項２記載のブラシレスモータ用ドラ
イブ回路において、前記第２スイッチング手段は、各コ
イルに対して、ベースが前記信号発生手段に接続され、
コレクタがコイルに接続されたＮＰＮ型のプリドライブ
用トランジスタと、ベースが前記プリドライブ用トラン
ジスタのエミッタに接続され、コレクタが前記コイルに
接続されることによってプリドライブ用トランジスタに
対してダーリントン接続され、エミッタが接地され、か
つ前記プリドライブ用トランジスタによってドライブさ
れるＮＰＮ型の出力段用トランジスタを有することを特
徴とするブラシレスモータ用ドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094592A JPH08275576A (ja) | 1995-03-28 | 1995-03-28 | ブラシレスモータ用ドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094592A JPH08275576A (ja) | 1995-03-28 | 1995-03-28 | ブラシレスモータ用ドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08275576A true JPH08275576A (ja) | 1996-10-18 |
Family
ID=14114559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7094592A Pending JPH08275576A (ja) | 1995-03-28 | 1995-03-28 | ブラシレスモータ用ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08275576A (ja) |
-
1995
- 1995-03-28 JP JP7094592A patent/JPH08275576A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040428 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20100514 |
|
| LAPS | Cancellation because of no payment of annual fees |