JPH0827646B2 - シーケンスコントローラ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はシーケンスをサイクリックに実行するものに
於いて、割り込み要因が発生した場合に、割り込み処理
が可能なシーケンスコントローラに関するものである。

背景技術 プログラマブルシーケンサとして、外部から入力信号
が入る毎にシーケンスプログラムに基ずいて論理演算を
進める工程歩進型のものと、入力信号の到来に関係無
く、タイミング信号に同期してシーケンスプログラムに
基ずいて論理演算を実行するサイクリック型のものとが
ある。工程歩進型のもは比較的入力・出力点数の少ない
ものにのみ使用されており、それゆえ割り込み処理のよ
うな機能が要求されることは少ない。

サイクリック型のものは、シーケンスプログラムの長
さによってシーケンスプログラム、１サイクルの実行に
要する時間が左右されるが、最近では100ミリセコンド
を越えるようなシーケンスプログラムもある。つまり、
このようなものではシーケンスプログラムの夫々のステ
ップは、100ミリセコンドに１回だけしか実行されない
ことになる。しかし、入力信号によっては、例えば異常
の発生を知らせる信号が入った場合などは、次のスキャ
ニングが行なわれるまで、異常発生に対応した処理を待
てない場合がある。この様な場合に備えて割り込み処理
機能が要求されるのである。

ところで入力・出力点数が多くなると、割り込み処理
の要求される入力信号は数10点におよぶことがある。

このような場合に、どの割り込み信号が入ったのかを
解析するのに時間がかかりすぎたのでは、せっかく割り
込み要求信号が入力されても、対応の遅れる心配があ
る。

なお、割り込み処理機能を有するものとして実開昭57
−198645号や特開昭62−145329号公報に示してあるもの
が知られている。

発明の開示 本発明はこの様な点に鑑み成されたものであって、そ
の主な目的とするところは、短い時間で割り込みを解析
できるシーケンスコントローラを提供することにある。

本発明の他の目的は、割り込みを要求される信号の入
力端子を比較的自由に設定出来るシーケンスコントロー
ラを提供することにある。

本発明は、シーケンスプログラムを記憶するプログラ
ム記憶手段と、複数のブロックに別れており、更に前記
ブロック内の少なくとも１つは複数のグループに別れて
おり、その夫々に複数ずつ設けてある外部信号入力端子
と、タイミング信号を発生するタイミング信号発生部を
備えており、そのタイミング信号に同期し、プログラム
記憶手段から読み出したシーケンスプログラムの指示に
従って、外部信号入力端子から取り入れた外部信号を含
む複数の信号同志の論理演算を行なう演算処理手段と、
この演算処理手段の演算結果に応じた制御信号を出力す
る出力手段とを有するプログラマブルシーケンスコント
ローラに於いて、次のように構成したことを特徴とする
ものである。

すなわち、グループに割り込み処理を要求する要因が
発生したときには、第１信号を出力する第１信号発生手
段と、ブロック内のいずれかが第１信号を出力している
ときには第２信号を出力する第２信号発生手段と、ブロ
ックの何れかに第２信号が出たときには、そのことを演
算処理手段に伝達する第２信号発生伝達手段と、演算処
理手段が第２信号発生伝達手段から第２信号が出ている
ことを伝達されたときには、演算処理手段はシーケンス
プログラムに基ずく論理演算の実行を中止し、夫々の第
２信号発生手段内を順次アクセスし、第２信号が出てい
るブロックを見つけたときには、そのブロックに属する
第１信号発生手段を順次アクセスするアクセス手段とを
有しており、そして、第１信号を出力しているグループ
を特定するように構成してある。

タイミング信号発生部は、これが発生するタイミング
信号に同期してメモリアドレス信号を出力するプログラ
ムカウンタで構成し、演算処理手段はそのメモリアドレ
ス信号に関係して、プログラム記憶手段から読み出した
シーケンスプログラムの指示に従って、外部信号入力端
子から取り入れた外部信号を含む複数の信号同志の論理
演算を、行なうように構成することができる。

第１信号発生手段は外部信号入力端子の特定の端子に
信号が入っているときに、第１信号を出力するように構
成することができる。

そのために、外部信号入力端子の特定の端子が、割り
込み信号入力端子であることを指定する指定手段を設け
ることができる。この指定手段は特定のグループの外部
信号入力端子の全体を割り込み信号入力端子として指定
することも、またグループ内の特定の端子を割り込み信
号入力端子として指定することも可能である。

また外部信号入力端子に入った信号だけではなく、グ
ループ内で生じた信号も割り込み信号として扱うことが
可能である。

図面の簡単な説明 第１図は本発明シーケンスコントローラの実施例を示
すブロックダイアグラムである。

第２図は第１図に示したシーケンスコントローラの要
部の回路図である。

該３図は第２図に示した割り込みステイタスレジスタ
およびデータステイタスレジスタのゲートの開く順序を
示す図である。

第４図は第２図に示した指定手段を構成しているフリ
ップフロップの設定状態を示す図である。

第５図は第２図に示した割り込みステイタスレジスタ
のゲートを開いたときに得られる各ビットの信号状態を
示す図である。

第６図は本発明コントローラの動作を示すフローチャ
ートである。

第７図は第６図に示したステップSt4の、より詳細な
ステップを示す図である。

第８図は本発明の変形実施例を示す回路図である。

第９図は本発明の更に異なる変形実施例を示す回路図
である。

発明を実施するための最良の形態 全体を１で示すシーケンスコントローラは基本ユニッ
ト２と複数個（図では２つ）の入出力インタフェースブ
ロック3a,3bとで構成してある。入出力インタフェース
ブロック3a,3bは基本ユニット２に対して増設ユニット
ともいわれており、入出力点数に見合ったユニット数が
一定数の枠内で、基本ユニット２に接続できるように構
成してある。

基本ユニット２は演算処理手段としての中央演算処理
装置21とプログラム記憶手段としてのプログラムメモリ
22とで構成してある。中央演算処理装置21は更にプログ
ラムカウンタ21aと、演算処理部21bと、全体制御部21c
と、入出力制御部21dとを有している。プログラムメモ
リ22にはユーザーのシーケンスプログラムが記憶してあ
る。プログラムカウンタ21aは一定の周期でタイミング
信号を発生し、このタイミング信号に同期してメモリア
ドレス信号を出力するように構成してある。演算処理部
21bはプログラムメモリ22内のシーケンスプログラム
の、プログラムカウンタ21aからのメモリアドレス信号
で指定されたアドレス内の指示に従ってブロック3a,3b
から取り入れた外部情報を含む複数の信号同志の論理演
算処理を行なう、論理演算の結果はブロック3a,3b内の
出力モジュールO11,O12の出力端子に出力する。入出力
制御部21dはブロック3a,3bからの中央演算処理装置21へ
の信号の取り込み及び中央演算処理装置21からブロック
3a,3bへの信号の送出を、シーケンスプログラムからの
指令に基づいて制御する。全体制御部21cはシステムメ
モリを内蔵しており、中央演算処理装置21全体を統括制
御する。具体的には例えばシーケンスコントローラ１全
体の始動・停止入力を取り込み、プログラムカウンタ21
aのイニシャライズ、演算処理部21bの始動・停止を指令
する。更にブロック3a,3bからの緊急処理要求である入
出力割り込み要求を受け付け、その要因解析、演算処理
内容の変更などの割込処理を実行指令する。

ブロック3aは、入力モジュールIa1,Ia2と出力モジュ
ールOa1,Oa2とで構成してあり、ブロック3bは入力モュ
ールIb1,Ib2,Ib3と出力モジュールOb1とで構成してあ
る。夫々の入力モジュールIa1,Ia2,Ib1,Ib2,Ib3はt1〜t
nで示す外部信号入力端子を夫々有している。入力モジ
ュールIa1,〜Ib3はこれ等の端子に入った信号の電圧レ
ベルを一定値に変換し、且つ信号が入ると次、にその端
子の入力信号がアクセスされるまで、信号が入ったこと
が分かるようにラッチする機能を有している。夫々の出
力モジュールOa1〜Ob1もまたt1〜tnで示す信号出力端子
を夫々有している。出力モジュールOa1〜Ob1はこれ等の
端子から出力する信号を、必要な電圧レベルで必要な電
圧形態（直流又は交流）に変換し、且つ次にその端子の
出力信号がアクセスされるまで、ラッチする機能とを有
している。夫々ラッチと信号変換機能を備えた回路がia
1′,ia2′…ib3′,oa1′−−−ob1′で示してある。以
上から信号入力端子はブロック3a,3bで示す複数のブロ
ックに別れており、更に前記ブロック内の少なくとも１
つ（実施例の場合は両方共）はIa1〜Ib3で示す複数のグ
ループに別れており、その夫々に複数づつ設けてあるこ
とが分かる。

入出力制御部21dとブロック3a,3bとはアドレスバスB
a,Baa,Bab,データバスBd,Bda,Bdb,及び割り込み信号伝
達線Bi,Bia,Bibを介して接続してある。

この割り込み信号伝達線Bi,Bia,Bibは、割り込み信号
だけを伝達するのであれば,1ビット情報だけが送れれば
良い。

データバスBda,Bdbの途中には双方向バスドライバDaD
bが設けてあり、中央演算処理装置21からのゲート信号
に依ってゲートが開閉するように構成してある。またア
ドレスバスBaa,BabにはアドレスデコーダAda,Adbが設け
てある。このアドレスデコーダAda.Adbの出力は第２図
に示したデータ出力切換部Ca1,Ca2,Cb1,Cb2に入力され
るようになっている。Ca1,Ca2,Cb1,Cb.2は夫々割込ステ
イタスレジスタSia,SibとデータステイタスレジスタSd
a,Sdbに信号を送るように構成してある。

中央演算処理装置21は割り込み信号伝達線Biを介して
割り込み処理を必要とする情報を受け取ったときはアド
レスデコーダAda,Adbが第３図に示した順序でデータ出
力切代部Ca1,Ca2,Cb1,Cb2を切り換えるように制御す
る。つまり、最初は入力モジュールIa1の割込ステイタ
スレジスタSiaゲートを開き、次にはそのゲートを閉
じ、代わって入力モジュールIa2の割込ステイタスレジ
スタSiaゲートを開く。次にそのゲートを閉じ、入力モ
ジュールIb1のゲートを開く。以下このようにしてIb3の
ゲートを開き、次にこのゲートを閉じて入力モジュール
Ia1のデータステイタスレジスタSbaのゲートを開く。次
には、そのゲートを閉じ、代わってIa2のSdaゲートを開
く。以下このようにして順次Sdbのゲートを順次１つづ
つ開く。

しかし割り込みステイタスレジスタSia,Sibのゲート
を開いた結果、その時いずれかの割込ステイタスレジス
タSia,Sibから割込を要求する第１信号が検出される
と、中央演算処理装置21はそれ以降の割り込みステイタ
スレジスタSia,Sibのゲートを開くのを止め、今後はブ
ロック3a,3bのうち、割込を要求する信号が検出された
ブロックの中のデータステイタスレジスタSda,Sdbのゲ
ートを開くようにジャンプする。

さて第２図は紙面の大きさの関係で夫々のブロックあ
たり２つの入出力モジュールIa1,Ia2,Ib1,Ib2だけが図
示してある。本発明の構成及び動作を説明するのには充
分である。

入出力モジュールIa1〜Ib3のラッチ回路ia1′,ia2′
−−−ib2′の出力は、夫々論理和回路OR1に入力されて
いる。論理和回路OR1の出力は夫々割り込みステイタス
レジスタSia、Sibに入力される。割り込みステイタスレ
ジスタSia,Sibにはこの他、割り込み信号伝達線Bia,Bib
上の信号を否定回路Ｎを介して入力してある。

一方論理和回路OR1の出力は夫々否定論理積回路（NAN
D回路）NAで指定手段の一部を構成しているフリップフ
ロップFa1〜Fb3（図にはFa1,Fa2,Fb1,Fb2のみが示して
ある）の出力と論理演算される。否定論理積回路NAの出
力端子に生じる信号が第１信号である。

第１信号は夫々割り込み信号伝送線Bia,Bibに接続さ
れている。割り込み信号伝送線Bia,Bibは通常は抵抗ｒ
を介して5Vを与えられているので通常は２進信号を“H"
と“L"であらわせばＨレベルになっているが、否定論理
積回路NAから割り込み処理が要求されたことを示す信号
が出るとＬレベルとなる。

さて、ここで指定手段について詳しく説明する。フリ
ップフロップFa1〜Fb3は全入力モジュールに設けられて
おり、これ等は運転を開始する前のイニシャライズ処理
に依って、中央演算処理装置21から第４図に示すデータ
が、データバスBdを介して送られ、割込処理を受け入れ
る入力モジュールのフリップフロップ出力はＨに、割込
処理を受け入れない入力モジュールのフリップフロップ
出力はＬにラッチされる。第４図は入力モジュールIa1,
Ib1,Ib2は割込処理を受けられるが、Ia2,Ib3は割込処理
は受け入れないことを示している。

以上のことから、入力モジュールIa2内の否定論理積
回路NAの出力は常にＨであり、入力モジュールIa2内の
入力端子t1〜tnのいずれに信号が入っても、これは割込
信号として受け入れられないことが理解できるであろ
う。

さて、ブロック3a,3b内のいずれかのモジュールから
割込処理を要求する信号が出力されると、そのモジュー
ルが属しているブロックの割込信号伝送線Bia,BibがＬ
レベルとなる。この状態はワンウェイゲートGa,Gb、割
込信号伝送線Biを介して、基本ユニット２に伝送される
ようになっている。つまり、ワンウェイゲートGa,Gbの
出力が第２信号である。

いずれかのブロック3a,3bから第２信号が出力される
と、基本ユニット２はに割込要求が出たことを知ること
ができるが、その要求がブロック3a,3bのうちのどちら
のブロックの、どのモジュールから出たものであるかは
まだわからない。

そこで、直ちにシーケンスプログラムに基づく論理演
算の実行を中止し、代わって第３図に示した順序でゲー
トを開いて行く。いま入力モジュールIb1の端子t1に割
込処理を要求する信号が入ったとすれば、Ia1内のSiaの
ゲートを開いたときには、第５図のa1に示す情報がデー
タバスBda及びBdを介して基本ユニット２に取り込まれ
る。このときはモジュールIa1の否定論理積回路NAの出
力もOR1の出力も共にＬであるから、モジュールIa1から
は勿論、このブロック内のいずれのモジュールからも割
込要求信号が出力されていないことが分かる。従って、
そのゲートを閉じ代わって次のブロックのゲート、つま
りモジュールIb1内のSibのゲートを開く。このゲートを
開いたときの状態は第５図のb1に示したように０ビット
目はＨで,1ビット目は共にＬである。否定論理積回路NA
の１ビット目のの出力がＬであるときには、そのブロッ
クから割込要求が出ていることが分かり、OR1の出力が
Ｈのときはそのモジュールから信号が出ていることが分
かるので、結局この割込処理を要求する信号はプロック
3bの入力モジュールIb1から出たことが、基本ユニット
２内で認識できる。この認識が終了すると、今度は基本
ユニット２はアドレスバスAdbを介して データ出力切代部Cb1にSdbのゲートを開く指令を与え
る。これによって、モジュールIb1でt1〜tnの信号をラ
ツチした出力は、データバスBdb,Bdを介して基本ユニッ
ト２に伝送されるから、割込要求信号は結局ユニットIb
1内の入力端子t1に入ったことが認識される。従って基
本ユニット２は、この認識に基づく処理を行なう。

なお第５図のa2,b2は夫々モジュールIa2,Ib2の割り込
みステイタスレジスタSia,Sibを開くと得られる信号状
態である。第５図のa2に示したように０ビット目はＬ又
はＨとなるが、Ｈとなっているときもフリップフロップ
Fa2の出力がＬである関係で、このモジュールIa2の端子
t1〜tnは割込要求信号とはならない。

第６図，第７図は動作を説明するためのフローであ
る。スタートののちSt1ではイニシャライズが行なわれ
る。このときに第４図で説明したフリップフロップFa1
〜Fb3のセツトが行なわれる。

St2ではシーケンスプログラムに基づいた処理が行な
われる。つまり、基本ユニット２は所定の入力モジュー
ル内にラッチしてある信号入力端子の情報を取込み、シ
ーケンスプログラムに応じた論理演算を実行して、その
結果を出力モジュール内の所定の出力端子に出力するよ
うにする。このとき時分割で基本ユニット２は割込処理
要求が入ったかどうかをSt3で見ている。もし割込処理
要求が入っていなければSt2に戻り、入っていればSt4に
進む。St4では第５図を見ながら説明した処理を行な
い、その後割込要因が分かったらSt5へ進み、必要な処
理を実行する。

St4内の詳細フローが第７図に示してある。これの詳
細は以上行なってきた説明から容易に理解できるであろ
う。なおST43に示す最後のユニットで割込信号を出した
端子が発見できないときは、割り込み信号伝達線Bi,Bi
a,Bibにノイズが入ったことも考えられるので、St2に戻
ることが望ましい。

第８図は本発明の異なる実施例である。この実施例で
は割込を要求する信号は信号入力端子t1〜tnの他に、内
部端子t11,t12が設けてある。そして例えばモジュールI
a1内の図示しないマイクロコンピュータに異常が発生し
たようなときは、t11,t12の内の所定の端子に情報を出
力し、例えば外部に異常発生合図を出すのに用いる。

第９図は本発明の更に異なる実施例である。この回路
によれば、入力モジュールの入力端子毎に割込処理を要
求する端子と要求しない端子を設定できる。つまり全体
をFa1で示すフリップフロップは入力端子t1〜tnと同数
のフリップフロップ素子F1〜Fnを有している。割込処理
を要求する端子に対応する素子はイニシャライズにおい
てＨとされ、要求しないものはＬとする。フリップフロ
ップ素子F1〜Fnの出力は各入力端子に入った信号のラッ
チされたものと、論理積回路ANで夫々論理演算される。
N1は否定回路である。

Claims (6)

【特許請求の範囲】
1. 【請求項１】シーケンスプログラムを記憶するプログラ
   ム記憶手段と、複数のブロックに別れており、更に前記
   ブロック内の少なくとも１つは複数のグループに別れて
   おり、その夫々に複数ずつ設けてある外部信号入力端子
   と、タイミング信号を発生するタイミング信号発生部を
   備えており、前記タイミング信号に同期し、前記プログ
   ラム記憶手段から読み出した前記シーケンスプログラム
   の指示に従って、前記外部信号入力端子から取り入れた
   前記外部信号を含む複数の信号同志の論理演算を行なう
   演算処理手段と、該演算処理手段の演算結果に応じた制
   御信号を出力する出力手段とを有するものに於いて、前
   記グループに割り込み処理を要求する要因が発生したと
   きには、第１信号を出力する第１信号発生手段と、前記
   ブロック内のいずれかが前記第１信号を出力していると
   きには第２信号を出力する第２信号発生手段と、前記ブ
   ロックの何れかに前記第２信号が出たときには、そのこ
   とを前記演算処理手段に伝達する第２信号発生伝達手段
   と、前記演算処理手段が前記第２信号発生伝達手段から
   前記第２信号が出ていることを伝達されたときには、前
   記演算処理手段は前記シーケンスプログラムに基ずく論
   理演算の実行を中止し、夫々の前記第２信号発生手段内
   を順次アクセスし、前記第２信号が出ている前記ブロッ
   クを見つけたときには、そのブロックに属する前記第１
   信号発生手段を順次アクセスするアクセス手段とを有し
   ており、前記第１信号を出力している前記ユニットを特
   定することを特徴とするシーケンスコントローラ。
2. 【請求項２】請求の範囲第１項記載のシーケンスコント
   ローラに於いて、前記タイミング信号発生部は前記タイ
   ミング信号に同期してメモリアドレス信号を出力するプ
   ログラムカウンタであり、前記演算処理手段は前記メモ
   リアドレス信号に関係して前記プログラム記憶手段から
   読み出した前記シーケンスプログラムの指示に従って、
   前記外部信号入力端子から取り入れた前記外部信号を含
   む複数の信号同志の論理演算を行なうように構成してあ
   ることを特徴とするシーケンスコントローラ
3. 【請求項３】請求の範囲第１項記載のシーケンスコント
   ローラに於いて、前記第１信号発生手段は、前記外部信
   号報入力端子の特定の端子に信号が入っているときに、
   第１信号を出力するように構成してあることを特徴とす
   るシーケンスコントローラ。
4. 【請求項４】シーケンスプログラムを記憶するプログラ
   ム記憶手段と、複数のブロックに別れており、更に前記
   ブロック内の少なくとも１つは複数のグループに別れて
   おり、その夫々に複数ずつ設けてある外部信号入力端子
   と、タイミング信号に同期してメモリアドレス信号を出
   力するプログラムカウンタを備えており、前記メモリア
   ドレス信号に関係して、前記プログラム記憶手段から読
   み出した前記シーケンスプログラムの指示に従って、前
   記外部信号入力端子から取り入れた前記外部信号を含む
   複数の信号同志の論理演算を行なう演算処理手段と、該
   演算処理手段の演算結果に応じた制御信号を出力する出
   力手段とを有するものに於いて、前記外部信号入力端子
   の特定の端子が、割り込み信号入力端子であることを指
   定する指定手段と、前記割り込み信号入力端子が属して
   いる前記グループ内の前記特定の端子に、割り込みを要
   求する信号が入っているときには、第１信号を出力する
   第１信号発生手段と、前記ブロック内のいずれかが前記
   第１信号を出力しているときには第２信号を出力する第
   ２信号発生手段と、前記ブロックの何れかに前記第２信
   号が出たときには、そのことを前記演算処理手段に伝達
   する第２信号発生伝達手段と、前記演算処理手段が前記
   第２信号発生伝達手段から前記第２信号が出ていること
   を伝達されたときには、前記演算処理手段は前記シーケ
   ンスプログラムに基ずく論理演算の実行を中止し、夫々
   の前記第２信号発生手段内を順次アクセスし、前記第２
   信号が出ている前記ブロックを見つけたときには、その
   ブロックに属する前記第１信号発生手段を順次アクセス
   するアクセス手段とを有しており、前記第１信号を出力
   している前記ユニットを特定することを特徴とするシー
   ケンスコントローラ。
5. 【請求項５】請求の範囲第４項記載のシーケンスコント
   ローラに於いて、前記指定手段は、前記グループ単位で
   前記外部信号入力端子を、割り込み信号入力端子として
   指定するように構成してある事を特徴とするシーケンス
   コントローラ
6. 【請求項６】請求の範囲第４項記載のシーケンスコント
   ローラに於いて、前記指定手段は、前記グループ内の前
   記外部信号入力端子を夫々の単位で割り込み信号入力端
   子として指定するように構成してある事を特徴とするシ
   ーケンスコントローラ