JPH0827780B2 - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPH0827780B2 JPH0827780B2 JP63296667A JP29666788A JPH0827780B2 JP H0827780 B2 JPH0827780 B2 JP H0827780B2 JP 63296667 A JP63296667 A JP 63296667A JP 29666788 A JP29666788 A JP 29666788A JP H0827780 B2 JPH0827780 B2 JP H0827780B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- mos transistor
- transistor
- type mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 2
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS集積回路より成る入出力回路に関し、特
に入出力端子を一方の論理レベルにバイアスする手段を
有し、かつ制御信号によりバイアスするか否かを選択で
きる入出力回路に関する。
に入出力端子を一方の論理レベルにバイアスする手段を
有し、かつ制御信号によりバイアスするか否かを選択で
きる入出力回路に関する。
従来、この種の入出力回路としては第３図に示す回路
が用いられている。入出力端子を例えばキーマトリクス
よりのキー入力端子として使用した場合、入力端子をあ
る一方の論理レベルにバイアスつまりプルダウン（ある
いはプルアップ）する必要があり、かつ出力端子として
使用する場合、無駄な貫通電流が流れることを防ぐ為に
入出力端子25とGNDの間にプルダウンするか否かを選択
する制御信号33をゲート入力とするNchトランジスタ26
を接続して製造される。プルアップの場合は入力端子と
電源の間にPchトランジスタが接続されて製造される。
が用いられている。入出力端子を例えばキーマトリクス
よりのキー入力端子として使用した場合、入力端子をあ
る一方の論理レベルにバイアスつまりプルダウン（ある
いはプルアップ）する必要があり、かつ出力端子として
使用する場合、無駄な貫通電流が流れることを防ぐ為に
入出力端子25とGNDの間にプルダウンするか否かを選択
する制御信号33をゲート入力とするNchトランジスタ26
を接続して製造される。プルアップの場合は入力端子と
電源の間にPchトランジスタが接続されて製造される。
上述した第３図に示す従来の入出力回路は、エンハン
スメント型MOSトランジスタ26によりプルダウンされる
構成となっている。MOSトランジスタ26が導通した状態
に流れる電流（以下プルダウン電流と記す）は電源電圧
の影響を非常に大きく受けることから製品の保証電源電
圧範囲内において、入出力端子25のプルダウン電流の最
大値と最小値の開きが大きくなる。例えば入出力端子25
をキーマトリクスよりのキー入力端子として使用した場
合、Pchトランジスタ36とNchトランジスタ26の相互コン
ダクタンスgmの比でインバータ32の入力レベルが決定さ
れる為、トランジスタ26のgmが大きすぎるとインバータ
32がハイレベルを検出できなくなる。逆にトランジスタ
26のgmを小さくしすぎると外部からのノイズの影響を受
けやすくなってしまう。以上の理由からNchトランジス
タ26のプルダウン電流は製品の保証電源電圧範囲内で、
ある一定の幅に制限されなければならない。しかし、従
来の入出力回路ではプルダウン電流の最大値と最小値の
開きが非常に大きい為、プルダウン電流の制限をゆるめ
製品の品質を落とさねばならないという大きな欠点があ
る。
スメント型MOSトランジスタ26によりプルダウンされる
構成となっている。MOSトランジスタ26が導通した状態
に流れる電流（以下プルダウン電流と記す）は電源電圧
の影響を非常に大きく受けることから製品の保証電源電
圧範囲内において、入出力端子25のプルダウン電流の最
大値と最小値の開きが大きくなる。例えば入出力端子25
をキーマトリクスよりのキー入力端子として使用した場
合、Pchトランジスタ36とNchトランジスタ26の相互コン
ダクタンスgmの比でインバータ32の入力レベルが決定さ
れる為、トランジスタ26のgmが大きすぎるとインバータ
32がハイレベルを検出できなくなる。逆にトランジスタ
26のgmを小さくしすぎると外部からのノイズの影響を受
けやすくなってしまう。以上の理由からNchトランジス
タ26のプルダウン電流は製品の保証電源電圧範囲内で、
ある一定の幅に制限されなければならない。しかし、従
来の入出力回路ではプルダウン電流の最大値と最小値の
開きが非常に大きい為、プルダウン電流の制限をゆるめ
製品の品質を落とさねばならないという大きな欠点があ
る。
上述した従来の入出力回路に対し、本発明はエンハン
スメント型MOSトランジスタにデプレッション型MOSトラ
ンジスタを直列に接続するという相違点を有する。
スメント型MOSトランジスタにデプレッション型MOSトラ
ンジスタを直列に接続するという相違点を有する。
本発明の入出力回路は、出力回路および入力回路が接
続された入出力端子と電源間もしくは接地間にエンハン
スメント型MOSトランジスタとデプレッション型MOSトラ
ンジスタとを直列に接続し、この直列回路の前記エンハ
ンスメント型MOSトランジスタを前記入出力端子側に接
続し前記デプレッション型MOSトランジスタのゲートお
よびドレインを前記電源もしくは前記接地に接続し、前
記入出力端子を入力端子として使用する時には前記エン
ハンスメント型MOSトランジスタを導通させるものであ
る。
続された入出力端子と電源間もしくは接地間にエンハン
スメント型MOSトランジスタとデプレッション型MOSトラ
ンジスタとを直列に接続し、この直列回路の前記エンハ
ンスメント型MOSトランジスタを前記入出力端子側に接
続し前記デプレッション型MOSトランジスタのゲートお
よびドレインを前記電源もしくは前記接地に接続し、前
記入出力端子を入力端子として使用する時には前記エン
ハンスメント型MOSトランジスタを導通させるものであ
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。最初
に第１図の回路構成を説明する。入出力端子１とGNDの
間にNchエンハンスメント型MOSトランジスタ２とNchデ
プレッション型MOSトランジスタとが直列に接続されて
おり、入出力端子１をプルダウンするか否かを選択する
制御信号10がNchトランジスタ２へ入力されている。入
出力端子１からの入力信号はインバータ９を介して内部
へ伝えられる。また出力信号12はNANDゲート６とNORゲ
ート７へ入力され、NANDゲート６の出力がPchトランジ
スタ４へ、NORゲート７の出力がNchトランジスタ５へ入
力される。制御信号11はNORゲート７とインバータ８へ
入力され、インバータ８の出力はNANDゲート６へ入力さ
れる。
に第１図の回路構成を説明する。入出力端子１とGNDの
間にNchエンハンスメント型MOSトランジスタ２とNchデ
プレッション型MOSトランジスタとが直列に接続されて
おり、入出力端子１をプルダウンするか否かを選択する
制御信号10がNchトランジスタ２へ入力されている。入
出力端子１からの入力信号はインバータ９を介して内部
へ伝えられる。また出力信号12はNANDゲート６とNORゲ
ート７へ入力され、NANDゲート６の出力がPchトランジ
スタ４へ、NORゲート７の出力がNchトランジスタ５へ入
力される。制御信号11はNORゲート７とインバータ８へ
入力され、インバータ８の出力はNANDゲート６へ入力さ
れる。
次に、本実施例の動作について説明する。制御信号11
に「０」が入力されるとインバータ８の出力は「１」と
なりNANDゲート６とNORゲート７のもう一方の入力信号1
2が有効となり、入出力端子１は出力状態となる。その
時制御信号10は「０」となり、Nchトランジスタ２をOFF
させて無駄な貫通電流を遮断する。制御信号11に「１」
が入力されるとインバータ８の出力は「０」となり、NA
NDゲート６の出力は「１」,NORゲート７の出力は「０」
となる為、Pchトランジスタ４とNchトランジスタ５がそ
れぞれOFFする。よって入出力端子１は入力電圧が印加
されないと、フローティング状態となる。フローティン
グ状態の場合インバータ９の出力が定まらないことから
インバータ９に貫通電流が流れるのを防止する為に入出
力端子を一方の論理レベルにバイアスしなければならな
い。制御信号10を「１」とするとNchトランジスタ２がO
Nし、Nchデプレッション型トランジスタ３は常にONして
いる為にプルダウンされる。
に「０」が入力されるとインバータ８の出力は「１」と
なりNANDゲート６とNORゲート７のもう一方の入力信号1
2が有効となり、入出力端子１は出力状態となる。その
時制御信号10は「０」となり、Nchトランジスタ２をOFF
させて無駄な貫通電流を遮断する。制御信号11に「１」
が入力されるとインバータ８の出力は「０」となり、NA
NDゲート６の出力は「１」,NORゲート７の出力は「０」
となる為、Pchトランジスタ４とNchトランジスタ５がそ
れぞれOFFする。よって入出力端子１は入力電圧が印加
されないと、フローティング状態となる。フローティン
グ状態の場合インバータ９の出力が定まらないことから
インバータ９に貫通電流が流れるのを防止する為に入出
力端子を一方の論理レベルにバイアスしなければならな
い。制御信号10を「１」とするとNchトランジスタ２がO
Nし、Nchデプレッション型トランジスタ３は常にONして
いる為にプルダウンされる。
第２図は本発明の他の実施例を示す回路図である。入
出力端子13と電源の間にPchデプレッション型MOSトラン
ジスタ15とPchエンハンスメント型MOSトランジスタ14が
直列に接続されており、入出力端子13をプルアップする
か否かを選択する制御信号22がPchトランジスタ14へ入
力されている。他の回路構成は実施例１と同様である為
省略する。制御信号23に「１」が入力されると、入出力
端子13に入力電圧が印加されないとフローティング状態
になる為に入出力端子13を一定の論理レベルにバイアス
しなければならない。制御信号22を「０」とすると、Pc
hトランジスタ14がONし、Pchデプレッション型トランジ
スタ15は常にONしている為にプルアップされる。
出力端子13と電源の間にPchデプレッション型MOSトラン
ジスタ15とPchエンハンスメント型MOSトランジスタ14が
直列に接続されており、入出力端子13をプルアップする
か否かを選択する制御信号22がPchトランジスタ14へ入
力されている。他の回路構成は実施例１と同様である為
省略する。制御信号23に「１」が入力されると、入出力
端子13に入力電圧が印加されないとフローティング状態
になる為に入出力端子13を一定の論理レベルにバイアス
しなければならない。制御信号22を「０」とすると、Pc
hトランジスタ14がONし、Pchデプレッション型トランジ
スタ15は常にONしている為にプルアップされる。
以上説明したように本発明は、入出力端子を一方の論
理レベルにバイアスするか否かを選択する制御信号を入
力とするエンハンスメント型MOSトランジスタにデプレ
ッション型MOSトランジスタを直列に接続し、入出力端
子と電源間もしくは入出力端子とGND間に接続すること
により、プルアップ電流もしくはプルダウン電流が電源
電圧の影響を受けにくい製品を提供することができる。
よって外部とのインターフェイスの問題，ノイズの影響
の問題を受けにくい従来より高品質の製品を提供できる
という大きな効果がある。第４図，第５図に示すよう
に、常温におけるプルダウン電流の最大値と最小値の開
きが従来11.5倍であった特性が本発明を実施することに
より７倍に狭められた例がある。
理レベルにバイアスするか否かを選択する制御信号を入
力とするエンハンスメント型MOSトランジスタにデプレ
ッション型MOSトランジスタを直列に接続し、入出力端
子と電源間もしくは入出力端子とGND間に接続すること
により、プルアップ電流もしくはプルダウン電流が電源
電圧の影響を受けにくい製品を提供することができる。
よって外部とのインターフェイスの問題，ノイズの影響
の問題を受けにくい従来より高品質の製品を提供できる
という大きな効果がある。第４図，第５図に示すよう
に、常温におけるプルダウン電流の最大値と最小値の開
きが従来11.5倍であった特性が本発明を実施することに
より７倍に狭められた例がある。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来例を示す回
路図、第４図は本発明を実施した場合のプルダウン電流
の電圧特性、第５図は従来例を用いた場合のプルダウン
電流の電圧特性である。 1,13,25……入出力端子、2,5,17,26,28,37…Nchエンハ
ンスメント型MOSトランジスタ、３……Nchデプレッショ
ン型MOSトランジスタ、4,14,16,27,36……Pchエンハン
スメント型MOSトランジスタ、6,18,29……NANDゲート、
7,19,30……NORゲート、8,9,20,21,31,32……インバー
タ、10,22,33……一方の論理レベルにバイアスするか否
かを選択する制御信号、11,23,34……出力制御信号、1
2,24,35……出力信号、38……スイッチ、15……Pchデプ
レッション型MOSトランジスタ。
明の他の実施例を示す回路図、第３図は従来例を示す回
路図、第４図は本発明を実施した場合のプルダウン電流
の電圧特性、第５図は従来例を用いた場合のプルダウン
電流の電圧特性である。 1,13,25……入出力端子、2,5,17,26,28,37…Nchエンハ
ンスメント型MOSトランジスタ、３……Nchデプレッショ
ン型MOSトランジスタ、4,14,16,27,36……Pchエンハン
スメント型MOSトランジスタ、6,18,29……NANDゲート、
7,19,30……NORゲート、8,9,20,21,31,32……インバー
タ、10,22,33……一方の論理レベルにバイアスするか否
かを選択する制御信号、11,23,34……出力制御信号、1
2,24,35……出力信号、38……スイッチ、15……Pchデプ
レッション型MOSトランジスタ。
Claims (1)
- 【請求項１】出力回路および入力回路が接続された入出
力端子と電源間もしくは接地間にエンハンスメント型MO
Sトランジスタとデプレッション型MOSトランジスタとを
直列に接続し、この直列回路の前記エンハンスメント型
MOSトランジスタを前記入出力端子側に接続し前記デプ
レッション型MOSトランジスタのゲートおよびドレイン
を前記電源もしくは前記接地に接続し、前記入出力端子
を入力端子として使用する時には前記エンハンスメント
型MOSトランジスタを導通させることを特徴とする入出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296667A JPH0827780B2 (ja) | 1988-11-22 | 1988-11-22 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296667A JPH0827780B2 (ja) | 1988-11-22 | 1988-11-22 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141853A JPH02141853A (ja) | 1990-05-31 |
| JPH0827780B2 true JPH0827780B2 (ja) | 1996-03-21 |
Family
ID=17836519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296667A Expired - Lifetime JPH0827780B2 (ja) | 1988-11-22 | 1988-11-22 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827780B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133627A (ja) * | 1983-01-20 | 1984-08-01 | Seiko Epson Corp | マイクロコンピユ−タの入出力回路 |
| JPS62222713A (ja) * | 1986-03-25 | 1987-09-30 | Seiko Epson Corp | 遅延用ｃｍｏｓインバ−タ回路 |
| JPS63146460A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1988
- 1988-11-22 JP JP63296667A patent/JPH0827780B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02141853A (ja) | 1990-05-31 |
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