JPS6318719A - 入力バツフア回路 - Google Patents
入力バツフア回路Info
- Publication number
- JPS6318719A JPS6318719A JP61163213A JP16321386A JPS6318719A JP S6318719 A JPS6318719 A JP S6318719A JP 61163213 A JP61163213 A JP 61163213A JP 16321386 A JP16321386 A JP 16321386A JP S6318719 A JPS6318719 A JP S6318719A
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- JP
- Japan
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- level
- input buffer
- transistor
- channel mos
- channel
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の特にＣＭＯ３構造を用い
た入力バッファ回路に関する。
た入力バッファ回路に関する。
本発明は、ＣＭＯＳインバータで構成される入力バッフ
ァ回路において、 ＣＭＯＳインバータの一方の導電型トランジスタを並列
に接続しそのトランジスタの一つを外部端子から導通・
非導通に制御することにより、入力しきい値を変更可能
とするものである。
ァ回路において、 ＣＭＯＳインバータの一方の導電型トランジスタを並列
に接続しそのトランジスタの一つを外部端子から導通・
非導通に制御することにより、入力しきい値を変更可能
とするものである。
従来、この種の入力バッファ回路では、トランジスタト
ランジスタロジック（以下ＴＴＬという。）構造の論理
素子、またはＣＭＯ５構造の論理素子とを接続するため
に、人力のしきい値電圧は、ＴＴＬの出力振幅に合わせ
たＴＴＬレベルあるいはＣＭＯ３の出力振幅に合わせた
ＣＭＯＳレベルのいずれか一方に固定されていた。
ランジスタロジック（以下ＴＴＬという。）構造の論理
素子、またはＣＭＯ５構造の論理素子とを接続するため
に、人力のしきい値電圧は、ＴＴＬの出力振幅に合わせ
たＴＴＬレベルあるいはＣＭＯ３の出力振幅に合わせた
ＣＭＯＳレベルのいずれか一方に固定されていた。
また、ゲートアレイ等のセミカスタムＬＳＩでは入力端
子ごとにＴＴＬレベルあるいはＣＭＯＳレベルを設計時
に選べるような便宜が計られていた。
子ごとにＴＴＬレベルあるいはＣＭＯＳレベルを設計時
に選べるような便宜が計られていた。
ところが、従来のように使用時にＴＴＬレベルかＣＭ
ＯＳレベルかが固定されていると、使用状況の変化や他
の装置への流用等のため、入力しきい値電圧を変更した
くとも変更ができない欠点があった・ 本発明は使用状況に応じて人力しきい値電圧をＣＭ Ｏ
ＳレベルまたはＴＴＬレベルに設定することができる入
力バッファ回路を提供することを目的とする。
ＯＳレベルかが固定されていると、使用状況の変化や他
の装置への流用等のため、入力しきい値電圧を変更した
くとも変更ができない欠点があった・ 本発明は使用状況に応じて人力しきい値電圧をＣＭ Ｏ
ＳレベルまたはＴＴＬレベルに設定することができる入
力バッファ回路を提供することを目的とする。
本発明は、ＣＭＯＳインバータによって構成される入力
バッファ回路において、このＣＭＯＳインバータの一方
の導電型のトランジスタを並列に接続された二つのトラ
ンジスタとし、この並列に接続された二つのトランジス
タの一方に外部端子からの信号によりそのトランジスタ
の並列状態を解除する制御回路が接続されたことを特徴
とする。
バッファ回路において、このＣＭＯＳインバータの一方
の導電型のトランジスタを並列に接続された二つのトラ
ンジスタとし、この並列に接続された二つのトランジス
タの一方に外部端子からの信号によりそのトランジスタ
の並列状態を解除する制御回路が接続されたことを特徴
とする。
制御回路は、一方のトランジスタのドレインまたはソー
スに接続された同一の導電型のトランジスタであること
が好ましい。
スに接続された同一の導電型のトランジスタであること
が好ましい。
また制御回路は一方のトランジスタのゲートに接続され
たトランスファゲート回路であることが好ましい。
たトランスファゲート回路であることが好ましい。
ＣＭＯＳインバータのＮチャネルトランジスタを並列に
接続して、その一方のトランジスタを外部端子からの信
号により導通または非導通に制御する。
接続して、その一方のトランジスタを外部端子からの信
号により導通または非導通に制御する。
一方のＮチャネルトランジスタが導通のときはＴＴＬレ
ベル、非導通のときはＣＭＯＳレベルの入力しきい値に
設定することができる。
ベル、非導通のときはＣＭＯＳレベルの入力しきい値に
設定することができる。
次に本発明について図面を参照して説明する。
、第１図は本発明の第一の実施例を示す回路図である。
１はこの入力バッファ回路の入力端子、２は制御端子、
３は入力バッファ回路の出力端子であり、４は電源端子
、５はＰチャネルＭＯＳトランジスタ、６．７．８はＮ
チャネルＭＯＳトランジスタであり、このＮチャネルＭ
ＯＳトランジスタ６および７のゲートは同一の人力に接
続された並列接続のトランジスタであり、そのドレイン
はＰチャネルＭＯ３Ｉ−ランジスタ５のドレインに接続
されている。このＰチャネルＭＯＳトランジスタ５とＮ
チャネルＭＯ３）ランジスタロ、７とはＣＭＯＳインバ
ータを構成している。
３は入力バッファ回路の出力端子であり、４は電源端子
、５はＰチャネルＭＯＳトランジスタ、６．７．８はＮ
チャネルＭＯＳトランジスタであり、このＮチャネルＭ
ＯＳトランジスタ６および７のゲートは同一の人力に接
続された並列接続のトランジスタであり、そのドレイン
はＰチャネルＭＯ３Ｉ−ランジスタ５のドレインに接続
されている。このＰチャネルＭＯＳトランジスタ５とＮ
チャネルＭＯ３）ランジスタロ、７とはＣＭＯＳインバ
ータを構成している。
ＮチャネルＭＯ３）ランジスタ８のドレインはＮチャネ
ルＭＯ３）ランジスタロのソースに直列に接続され、そ
のゲートは制御端子２に接続されている。
ルＭＯ３）ランジスタロのソースに直列に接続され、そ
のゲートは制御端子２に接続されている。
次に本実施例の動作を説明する。
制御端子２をロウレベルに設定した場合、ＮチャネルＭ
ＯＳトランジスタ８は常に非導通状態となり、この入力
バッファはＰチャネルＭＯＳトランジスタ５とＮチャネ
ルＭＯ３Ｉ−ランジスタフによりＣＭＯＳインバータを
構成する。
ＯＳトランジスタ８は常に非導通状態となり、この入力
バッファはＰチャネルＭＯＳトランジスタ５とＮチャネ
ルＭＯ３Ｉ−ランジスタフによりＣＭＯＳインバータを
構成する。
この場合の入力しきい値電圧をＣＭＯＳレベル（２，５
Ｖ）になるように各トランジスタの特性を設定しておく
。
Ｖ）になるように各トランジスタの特性を設定しておく
。
次に制御端子２をハイレベルに設定した場合、Ｎチャネ
ルＭＯＳトランジスタ８は常に４通状態となり、本人カ
バソファ回路はＰチャネルＭＯＳトランジスタ５、Ｎチ
ャネルＭＯ３）ランジスタロ、７．８によりインバータ
を構成する。
ルＭＯＳトランジスタ８は常に４通状態となり、本人カ
バソファ回路はＰチャネルＭＯＳトランジスタ５、Ｎチ
ャネルＭＯ３）ランジスタロ、７．８によりインバータ
を構成する。
この場合、ＮチャネルＭＯ３）ランジスタフに並列にＮ
チャネルＭＯＳトランジスタ６．８で構成された電流経
路が付加されるため、入力しきい値電圧はＣＭＯＳレベ
ル（２，５Ｖ）より低くなる。
チャネルＭＯＳトランジスタ６．８で構成された電流経
路が付加されるため、入力しきい値電圧はＣＭＯＳレベ
ル（２，５Ｖ）より低くなる。
この入力しきい値電圧をＴＴＬレベル（１，４Ｖ）にな
るようにＮチャネルＭＯ３Ｉ−ランジスタロ、８の特性
を設定しておく。
るようにＮチャネルＭＯ３Ｉ−ランジスタロ、８の特性
を設定しておく。
この結果、半導体集積回路装置の外部端子である制御端
子２をロウレベルに設定すれば入力しきい値電圧をＣＭ
ＯＳレベルに、ハイレベルに設定スレばＴＴＬレベルに
することができる。
子２をロウレベルに設定すれば入力しきい値電圧をＣＭ
ＯＳレベルに、ハイレベルに設定スレばＴＴＬレベルに
することができる。
第２図は本発明の第二の実施例を示す回路図であり、第
１図と同一のものは同一の番号で示しである。
１図と同一のものは同一の番号で示しである。
この実施例回路はＮチャネルトランジスタ６．７の一方
のトランジスタ７のゲートに制御端子２に接続された一
方の信号を反転して信号の伝送を制御する構成のトラン
スファゲート回路１２．１３．１４を接続し、トランジ
スタ７のゲートに共通電位点に接続された抵抗１５を接
続する構成のものである。
のトランジスタ７のゲートに制御端子２に接続された一
方の信号を反転して信号の伝送を制御する構成のトラン
スファゲート回路１２．１３．１４を接続し、トランジ
スタ７のゲートに共通電位点に接続された抵抗１５を接
続する構成のものである。
この構成で、制御端子２をロウレベルに設定した場合、
ＰチャネルＭＯＳトランジスタ１２とＮチャネルＭＯＳ
）ランジスタ１３とで構成されたトランスファゲートは
非導通状態となり、ＮチャネルＭＯＳ）ランジスタフの
ゲート電圧は、ゲート端子がプルダウン抵抗１５を介し
て共通電位点に接続されているため、接地電位となり、
ＮチャネルＭＯＳトランジスタ７は非導通状態となる。
ＰチャネルＭＯＳトランジスタ１２とＮチャネルＭＯＳ
）ランジスタ１３とで構成されたトランスファゲートは
非導通状態となり、ＮチャネルＭＯＳ）ランジスタフの
ゲート電圧は、ゲート端子がプルダウン抵抗１５を介し
て共通電位点に接続されているため、接地電位となり、
ＮチャネルＭＯＳトランジスタ７は非導通状態となる。
したがって、本人カバソファ回路はＰチャネルＭＯ３Ｉ
−ランジスタ５とＮチャネルＭＯＳｈランジスタロとに
よりインバータを構成することとなる。この場合の入力
しきい値電圧をＣＭＯＳレベル（２，５Ｖ）になるよう
に各トランジスタの特性を設定しておく。
−ランジスタ５とＮチャネルＭＯＳｈランジスタロとに
よりインバータを構成することとなる。この場合の入力
しきい値電圧をＣＭＯＳレベル（２，５Ｖ）になるよう
に各トランジスタの特性を設定しておく。
次に制御端子２をハイレベルに設定した場合、前記トラ
ンスファゲート１２．１３は導通状態となり、本人カバ
ソファ回路はＰチャネルＭＯ３）ランジスタ５とＮチャ
ネルＭＯＳ）ランジスタロ、７でインバータを構成する
。
ンスファゲート１２．１３は導通状態となり、本人カバ
ソファ回路はＰチャネルＭＯ３）ランジスタ５とＮチャ
ネルＭＯＳ）ランジスタロ、７でインバータを構成する
。
こあ場合、ＮチャネルＭＯＳ）ランジスタロに並列にＮ
チャネルＭＯＳ）ランジスタフが付加されるため、入力
しきい値電圧はＣＭＯＳレベル（２，５Ｖ）より低くな
る。
チャネルＭＯＳ）ランジスタフが付加されるため、入力
しきい値電圧はＣＭＯＳレベル（２，５Ｖ）より低くな
る。
この入力しきい値電圧をＴＴＬレベル（１，４Ｖ）にな
るようにＮチャネルＭＯ３Ｉ−ランジスタフの特性を設
定しておく。
るようにＮチャネルＭＯ３Ｉ−ランジスタフの特性を設
定しておく。
この結果、半導体集積回路装置の外部端子である制御端
子２をロウレベルに設定すれば入力しきい値電圧をＣＭ
ＯＳレベルに、ハイレベルに設定すればＴＴＬレベルに
することができる。
子２をロウレベルに設定すれば入力しきい値電圧をＣＭ
ＯＳレベルに、ハイレベルに設定すればＴＴＬレベルに
することができる。
以上説明したように、本発明の入力バッファ回路は外部
端子からの制御により、使用状況に応じて、入力しきい
値電圧をＣＭＯＳレベルまたはＴＴＬレベルに設定でき
る効果がある。
端子からの制御により、使用状況に応じて、入力しきい
値電圧をＣＭＯＳレベルまたはＴＴＬレベルに設定でき
る効果がある。
第１図は本発明一実施例回路図。
第２図は本発明の他の実施例回路図。
１・・・入力端子、２・・・制御端子、３・・・出力端
子、４・・・電源端子、５．１２・・・ＰチャネルＭＯ
３）ランジスタ、６．７．８．１３・・・ＮチャネルＭ
ＯＳ）ランジスタ、１４・・・インバータ、１５・・・
抵抗。 １」□ 実施例回路図 第 １ 図 実施例回路図 第２図
子、４・・・電源端子、５．１２・・・ＰチャネルＭＯ
３）ランジスタ、６．７．８．１３・・・ＮチャネルＭ
ＯＳ）ランジスタ、１４・・・インバータ、１５・・・
抵抗。 １」□ 実施例回路図 第 １ 図 実施例回路図 第２図
Claims (3)
- （１）ＣＭＯＳインバータによって構成される入力バッ
ファ回路において、 このＣＭＯＳインバータの一方の導電型のトランジスタ
を並列に接続された二つのトランジスタ（６、７）とし
、 この並列に接続された二つのトランジスタの一方に外部
端子からの信号によりそのトランジスタの並列状態を解
除する制御回路が接続されたことを特徴とする入力バッ
ファ回路。 - （２）制御回路は一方のトランジスタのドレインまたは
ソースに接続された同一の導電型のトランジスタである
特許請求の範囲第（１）項に記載の入力バッファ回路。 - （３）制御回路は一方のトランジスタのゲートに接続さ
れたトランスファゲート回路である特許請求の範囲第（
１）項に記載の入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163213A JPS6318719A (ja) | 1986-07-10 | 1986-07-10 | 入力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163213A JPS6318719A (ja) | 1986-07-10 | 1986-07-10 | 入力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318719A true JPS6318719A (ja) | 1988-01-26 |
Family
ID=15769448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163213A Pending JPS6318719A (ja) | 1986-07-10 | 1986-07-10 | 入力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338873A (ja) * | 1989-06-30 | 1991-02-19 | American Teleph & Telegr Co <Att> | 集積回路 |
| EP0575124A3 (en) * | 1992-06-15 | 1996-07-24 | Fujitsu Ltd | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
-
1986
- 1986-07-10 JP JP61163213A patent/JPS6318719A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338873A (ja) * | 1989-06-30 | 1991-02-19 | American Teleph & Telegr Co <Att> | 集積回路 |
| EP0405833A3 (en) * | 1989-06-30 | 1991-11-06 | American Telephone And Telegraph Company | Programmable logic level input buffer |
| US6720804B2 (en) | 1992-05-15 | 2004-04-13 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0575124A3 (en) * | 1992-06-15 | 1996-07-24 | Fujitsu Ltd | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US5557221A (en) * | 1992-06-15 | 1996-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6034555A (en) * | 1992-06-15 | 2000-03-07 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6492846B1 (en) | 1992-06-15 | 2002-12-10 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6707325B2 (en) | 1992-06-15 | 2004-03-16 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6737893B2 (en) | 1992-06-15 | 2004-05-18 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6744300B2 (en) | 1992-06-15 | 2004-06-01 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
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