JPS63146460A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63146460A JPS63146460A JP61293711A JP29371186A JPS63146460A JP S63146460 A JPS63146460 A JP S63146460A JP 61293711 A JP61293711 A JP 61293711A JP 29371186 A JP29371186 A JP 29371186A JP S63146460 A JPS63146460 A JP S63146460A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pull
- depletion
- output
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係プ、特に相補型ＭＯＳ（或
はＭｉｇ）トランジスタ集積回路においてＭＯＳ トラ
ンジスタのデプレッション化によってオープンドレイン
出力形式のプルアップ抵抗（或はプルダウン抵抗）の有
無を選択する回路形式に関する。さらに詳しくはオープ
ンドレイン出力トランジスタのプルアップ（或はプルダ
ウン）抵抗として動作モードの実なるデプレッション形
とエンハンスメント形の２種類のＭＯＳ トランジス
タを用いることによ）、出力耐圧と抵抗値のバラツキ制
御の両方を良好ならしめた回路形式に関するものである
。
はＭｉｇ）トランジスタ集積回路においてＭＯＳ トラ
ンジスタのデプレッション化によってオープンドレイン
出力形式のプルアップ抵抗（或はプルダウン抵抗）の有
無を選択する回路形式に関する。さらに詳しくはオープ
ンドレイン出力トランジスタのプルアップ（或はプルダ
ウン）抵抗として動作モードの実なるデプレッション形
とエンハンスメント形の２種類のＭＯＳ トランジス
タを用いることによ）、出力耐圧と抵抗値のバラツキ制
御の両方を良好ならしめた回路形式に関するものである
。
第３図は、従来のＭＯＳ トランジスタ集積回路のＮチ
ャネルオープンドレイン出力にＮチャネルデプレッショ
ントランジスタを用いて、プルアップ抵抗をオプション
で付けられる回路の一例である。第３図において、３１
はＮチャネルオープンドレイン出力のＭＯＳ トランジ
スタ、３２はこの出力トランジスタ３１のドレインに接
続される出力端子、３３は同じく出力トランジスタ３１
のゲートを駆動する前段回路、３４はＮチャネルＭＯＳ
トランジスタで、そのソースは出力端子３２に接続され
、ドレインは電源ＶＣＣに接続され、そしてゲートは接
地レベルまたはソース単位に接続されている。
ャネルオープンドレイン出力にＮチャネルデプレッショ
ントランジスタを用いて、プルアップ抵抗をオプション
で付けられる回路の一例である。第３図において、３１
はＮチャネルオープンドレイン出力のＭＯＳ トランジ
スタ、３２はこの出力トランジスタ３１のドレインに接
続される出力端子、３３は同じく出力トランジスタ３１
のゲートを駆動する前段回路、３４はＮチャネルＭＯＳ
トランジスタで、そのソースは出力端子３２に接続され
、ドレインは電源ＶＣＣに接続され、そしてゲートは接
地レベルまたはソース単位に接続されている。
ここで、ＮチャネルＭＯ３トランジスタ３４は、マスク
オプションによりブプレッション化を選択できる。この
とき、デプレッション化された時にはプルアップ抵抗と
して働き、デプレッション化されない時は、トランジス
タはオフ（ＯＦＦ）したままであり、出力端子３２に印
加可能な電位は、下限は接地レベルであるが、上限は正
の電源ｖｃｃの！圧しベルを越えて、前記各トランジス
タ３１．３４のソース・ドレイン間耐圧まで許される。
オプションによりブプレッション化を選択できる。この
とき、デプレッション化された時にはプルアップ抵抗と
して働き、デプレッション化されない時は、トランジス
タはオフ（ＯＦＦ）したままであり、出力端子３２に印
加可能な電位は、下限は接地レベルであるが、上限は正
の電源ｖｃｃの！圧しベルを越えて、前記各トランジス
タ３１．３４のソース・ドレイン間耐圧まで許される。
通常の応用ではＶｃｃ （５，Ｏｖに対して、耐圧１０
ｖ前後のものが容易に実現されうる。
ｖ前後のものが容易に実現されうる。
また、第４図も従来の別の回路例であり、これは、Ｎチ
ャネルオープンドレイン出力にＰチャネルのＭＯＳ ト
ランジスタを用いてプルアップ抵抗を付けた一例である
。同図において、４１はＮチャネルオープンドレイン出
力のＭＯＳトランジスタ、４２はその出力端子、４３は
この出力トランジスタ４１のゲートを駆動する前段回路
、４４はＰチャネルＭＯＳトランジスタで、そのドレイ
ンは出力端子４２に接続され、ソースは電源ＶＣＣに接
続され、そしてゲートは接地レベルに接続されている。
ャネルオープンドレイン出力にＰチャネルのＭＯＳ ト
ランジスタを用いてプルアップ抵抗を付けた一例である
。同図において、４１はＮチャネルオープンドレイン出
力のＭＯＳトランジスタ、４２はその出力端子、４３は
この出力トランジスタ４１のゲートを駆動する前段回路
、４４はＰチャネルＭＯＳトランジスタで、そのドレイ
ンは出力端子４２に接続され、ソースは電源ＶＣＣに接
続され、そしてゲートは接地レベルに接続されている。
このとき、ＰチャネルＭＯＳトランジスタ４４は常に導
通しており、プルアップ抵抗として働く。この回路の場
合には、デプレッション化によるプルアップ抵抗の有無
の選択はできない。
通しており、プルアップ抵抗として働く。この回路の場
合には、デプレッション化によるプルアップ抵抗の有無
の選択はできない。
また、出力端子４２に印加できる電圧も、接地レベルと
電源ＶＣＣの間であり、そのＶｃｃレベルを越えた値を
印加することはできない。
電源ＶＣＣの間であり、そのＶｃｃレベルを越えた値を
印加することはできない。
このように、上記した従来の回路は以上のように構成さ
れているので、マスクオプションによりプルアップ抵抗
（あるいはプルダウン抵抗）の有無を選択しようとする
と、次のような問題点があった。すなわち、第３図の回
路では、電源ＶＣＣレベルを越えて出力Ｖｏに電圧を印
加することはできても、デプレッショントランジスタの
抵抗値を半導体プロセスで制御するのが難しいので、抵
抗値のバラツキを押え込むのが難しい。一方、第４図の
回路形式の方が、プルアップトランジスタとして通常の
エンハンスメント形ＭＯＳトランジスタを用いているの
で、オン（ＯＮ〕抵抗のプロセスによるバラツキはデプ
レッション方式に比べて小さいが、Ｐチャネルのトラン
ジスタを使用しているので、電源電圧■ｃｃを越えて、
出力Ｖｏに高い電圧を印加することはできないという問
題点があった。
れているので、マスクオプションによりプルアップ抵抗
（あるいはプルダウン抵抗）の有無を選択しようとする
と、次のような問題点があった。すなわち、第３図の回
路では、電源ＶＣＣレベルを越えて出力Ｖｏに電圧を印
加することはできても、デプレッショントランジスタの
抵抗値を半導体プロセスで制御するのが難しいので、抵
抗値のバラツキを押え込むのが難しい。一方、第４図の
回路形式の方が、プルアップトランジスタとして通常の
エンハンスメント形ＭＯＳトランジスタを用いているの
で、オン（ＯＮ〕抵抗のプロセスによるバラツキはデプ
レッション方式に比べて小さいが、Ｐチャネルのトラン
ジスタを使用しているので、電源電圧■ｃｃを越えて、
出力Ｖｏに高い電圧を印加することはできないという問
題点があった。
本発明は上記のような問題点を解消するためになされた
もので、プロセスの変動によるバラツキを押えると共に
、電源電圧を越えた電圧を出力に印加でき、しかもオー
プンドレイン形式の特質を維持してデプレッション工程
によりその有無を選択できるプルアップ（あるいはプル
ダウン）用トランジスタのＭＯＳ集積回路への内蔵を実
現することを目的とする。
もので、プロセスの変動によるバラツキを押えると共に
、電源電圧を越えた電圧を出力に印加でき、しかもオー
プンドレイン形式の特質を維持してデプレッション工程
によりその有無を選択できるプルアップ（あるいはプル
ダウン）用トランジスタのＭＯＳ集積回路への内蔵を実
現することを目的とする。
本発明に係る半導体集積回路は、オープンドレイン形式
のＭＯＳ トランジスタ出力のプルアップ（或はプル
ダウン〕用トランジスタを、デプレッション形トランジ
スタト通常のエンハンスメント形トランジスタを直列に
電源と出力端子間に接続して実現したものである。
のＭＯＳ トランジスタ出力のプルアップ（或はプル
ダウン〕用トランジスタを、デプレッション形トランジ
スタト通常のエンハンスメント形トランジスタを直列に
電源と出力端子間に接続して実現したものである。
本発明における半導体集積回路のプルアップ（或はプル
ダウン〕用トランジスタは、デプレッション形トランジ
スタによってその有無を選択し、それと直列に接続され
る通常のエンハンスメント形トランジスタによりそのオ
ン抵抗を、プロセスの変動によるバラツキが少なくなる
ように設計することができる。
ダウン〕用トランジスタは、デプレッション形トランジ
スタによってその有無を選択し、それと直列に接続され
る通常のエンハンスメント形トランジスタによりそのオ
ン抵抗を、プロセスの変動によるバラツキが少なくなる
ように設計することができる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路の等測
的な回路構成図であシ、同図において、１はオープンド
レイン出力形式の出力トランジスタで、との例ではＮチ
ャネルＭＯＳトランジスタである。２はこの出力トラン
ジスタ１のドレインに接続される出力端子、３は出力ト
ランジスタ１のゲートを駆動する前段の回路、４はＮチ
ャネルデプレッション形のＭＯＳトランジスタであシ、
そのソースは出力端子２に接続され、ゲートはグランド
レベル（あるいは当該トランジスタ４のソースレベルで
もよい）に接続されている。このとき、前記トランジス
タ４のデプレッション化は、通常のデプレッション工程
により選択できる。また、５はＰチャネルのエンハンス
インド形ＭＯｓトランジスタから成るプルアップトラン
ジスタであり、そのゲートはグランドレベルに接続され
、ソースは電源ｖＣＣに接続され、そしてドレインは前
記デプレッショントランジスタ４のドレインに接続され
ている。
的な回路構成図であシ、同図において、１はオープンド
レイン出力形式の出力トランジスタで、との例ではＮチ
ャネルＭＯＳトランジスタである。２はこの出力トラン
ジスタ１のドレインに接続される出力端子、３は出力ト
ランジスタ１のゲートを駆動する前段の回路、４はＮチ
ャネルデプレッション形のＭＯＳトランジスタであシ、
そのソースは出力端子２に接続され、ゲートはグランド
レベル（あるいは当該トランジスタ４のソースレベルで
もよい）に接続されている。このとき、前記トランジス
タ４のデプレッション化は、通常のデプレッション工程
により選択できる。また、５はＰチャネルのエンハンス
インド形ＭＯｓトランジスタから成るプルアップトラン
ジスタであり、そのゲートはグランドレベルに接続され
、ソースは電源ｖＣＣに接続され、そしてドレインは前
記デプレッショントランジスタ４のドレインに接続され
ている。
第２図は第１図の回路を半導体集積回路にて実現した場
合の断面構造を模式的に表わしたものであシ、第１図と
同一または相当部分は同一符号を付しである。第２図に
おいて、Ｉｔｌ雪はＰ形半導体基板１１上に形成される
出力トランジスタ１を構成するソース、ドレインのｎ＋
領領域１３はそのゲート、１４はＰ＋領域であシ、この
ドレインのｎ＋領領域側にはｎ−領域１ｓが形成されて
いる。また、４１．４１はデプレッション化のトランジ
スタ４を構成するソース、ドレインのｎ＋領領域４３は
そのゲートであシ、このソースのｎ＋領域４１側にはｎ
−領域４４が形成されている。
合の断面構造を模式的に表わしたものであシ、第１図と
同一または相当部分は同一符号を付しである。第２図に
おいて、Ｉｔｌ雪はＰ形半導体基板１１上に形成される
出力トランジスタ１を構成するソース、ドレインのｎ＋
領領域１３はそのゲート、１４はＰ＋領域であシ、この
ドレインのｎ＋領領域側にはｎ−領域１ｓが形成されて
いる。また、４１．４１はデプレッション化のトランジ
スタ４を構成するソース、ドレインのｎ＋領領域４３は
そのゲートであシ、このソースのｎ＋領域４１側にはｎ
−領域４４が形成されている。
さらに、ｓｌ、ｓ−はｎ−ウェル領域１１内に形成され
るプルアップ用トランジスタ５を構成するソース、ドレ
インのＰ＋領域、５３はそのゲート、５、はｎ＋領領域
ある。なお、第２図中、矢印２１はＭＯＳ トランジス
タ４のデプレッション化のフローを示し、また４ｓはそ
のソースおよびドレイ＆ヘ ンのｎ＋領域４１．４２間に形成されるｎ＋領領域示し
ている。
るプルアップ用トランジスタ５を構成するソース、ドレ
インのＰ＋領域、５３はそのゲート、５、はｎ＋領領域
ある。なお、第２図中、矢印２１はＭＯＳ トランジス
タ４のデプレッション化のフローを示し、また４ｓはそ
のソースおよびドレイ＆ヘ ンのｎ＋領域４１．４２間に形成されるｎ＋領領域示し
ている。
次に、上記実施例構成の回路の各部の作用について説明
する。ζこで、第１図の回路において、駆動回路３と出
力トランジスタ１および出力端子２の経路は通常の一般
的なオープンドレインの出力形式である。また、第２図
の素子構造での出力トランジスタ１の出力端子２側のド
レイ／ｎ”領域１１部分のｎ−領域１ｓは、そのトラン
ジスタのソース・ドレイン間耐圧を上げる働きをするも
ので、目的に応じてこのような構造を採用することがで
きる。
する。ζこで、第１図の回路において、駆動回路３と出
力トランジスタ１および出力端子２の経路は通常の一般
的なオープンドレインの出力形式である。また、第２図
の素子構造での出力トランジスタ１の出力端子２側のド
レイ／ｎ”領域１１部分のｎ−領域１ｓは、そのトラン
ジスタのソース・ドレイン間耐圧を上げる働きをするも
ので、目的に応じてこのような構造を採用することがで
きる。
しかして、プルアップトランジスタの有無は、ＭＯＳ
トランジスタ４をデプレッション化するか否かによって
選択可能である。多くの場合、デプレッション工程はＲ
ＯＭデータ焼付けの工程となっておシ、計算機処理によ
ってデプレッション化するか否かの選択をマスクに焼付
けるととが容易である。特に、シングルチップマイコン
での応用では、ＲＯＭと共にユーザ毎にプルアップの有
無を決定することが可能であり、有益である。
トランジスタ４をデプレッション化するか否かによって
選択可能である。多くの場合、デプレッション工程はＲ
ＯＭデータ焼付けの工程となっておシ、計算機処理によ
ってデプレッション化するか否かの選択をマスクに焼付
けるととが容易である。特に、シングルチップマイコン
での応用では、ＲＯＭと共にユーザ毎にプルアップの有
無を決定することが可能であり、有益である。
一方、ＭＯＳ トランジスタ４をデプレッション化しな
い場合には、そのトランジスタ４のゲートレベルがグラ
ンドであるので、このトランジスタはオフとなシ、プル
アップ無しとなる。また、ＭＯＳトランジスタ４は出力
トランジスタ１と同じ極性（第１図の例ではＮチャネル
〕であるので、出力耐圧はこれらトランジスタ１，４の
特性のみで決まり、出力Ｖｏに電源電圧ｖＣＣを越える
電圧を印加することができる。このとき、第２図に示す
ｎ−領域４４の働きはそのまま維持できる。
い場合には、そのトランジスタ４のゲートレベルがグラ
ンドであるので、このトランジスタはオフとなシ、プル
アップ無しとなる。また、ＭＯＳトランジスタ４は出力
トランジスタ１と同じ極性（第１図の例ではＮチャネル
〕であるので、出力耐圧はこれらトランジスタ１，４の
特性のみで決まり、出力Ｖｏに電源電圧ｖＣＣを越える
電圧を印加することができる。このとき、第２図に示す
ｎ−領域４４の働きはそのまま維持できる。
そして、ＭＯＳ トランジスタをデプレッション化した
場合には、常にトランジスタがオンであるので、プルア
ップ有となる。このとき、ＭＯＳ トランジスタ４のサ
イズを十分に大きいものとし、（トランジスタ４のオン
抵抗）＜＜ （トランジスタ５０オン抵抗） となるように設計すれば、そのプルアップ抵抗値はほぼ
トランジスタ５のサイズによってのみ決まる。また、こ
のトランジスタ５はソース・ゲート間電圧が電源電圧レ
ベル（Ｖｃｃ）となっているので、常にオン状態となる
。なお、プルアップ用トランジスタ５は必ずしもＰチャ
ネルトランジスタでなくてもよく、出力トランジスタ１
と同じ概形のＮチャネルを使用してもよい。ただし、そ
の場合には、ゲートはＶＣＣ電位に接続して、トランジ
スタが常にオンとなるようにする必要がある。
場合には、常にトランジスタがオンであるので、プルア
ップ有となる。このとき、ＭＯＳ トランジスタ４のサ
イズを十分に大きいものとし、（トランジスタ４のオン
抵抗）＜＜ （トランジスタ５０オン抵抗） となるように設計すれば、そのプルアップ抵抗値はほぼ
トランジスタ５のサイズによってのみ決まる。また、こ
のトランジスタ５はソース・ゲート間電圧が電源電圧レ
ベル（Ｖｃｃ）となっているので、常にオン状態となる
。なお、プルアップ用トランジスタ５は必ずしもＰチャ
ネルトランジスタでなくてもよく、出力トランジスタ１
と同じ概形のＮチャネルを使用してもよい。ただし、そ
の場合には、ゲートはＶＣＣ電位に接続して、トランジ
スタが常にオンとなるようにする必要がある。
以上の実施例ではＮチャネルトランジスタの出力形式の
場合を示したが、本発明はこれに限定されるものではな
く、Ｐチャネルトランジスタ出力形式の場合も同様に適
用することができる。また、上述ではプルアップトラン
ジスタの場合について説明したが、プルダウン用トラン
ジスタを、デプレッション形トランジスタとエンハンス
メント形トランジスタにて構成することもできる。
場合を示したが、本発明はこれに限定されるものではな
く、Ｐチャネルトランジスタ出力形式の場合も同様に適
用することができる。また、上述ではプルアップトラン
ジスタの場合について説明したが、プルダウン用トラン
ジスタを、デプレッション形トランジスタとエンハンス
メント形トランジスタにて構成することもできる。
以上のように本発明によれば、プルアップ（或はプルダ
ウン）トランジスタを、デプレッション化され得るトラ
ンジスタと通常の工ンノ１ンスメント形トランジスタを
組み合せて構成することにより、プルアップ（或はプル
ダウン〕のＭ無をデプレッション工程のみによって選択
できるとともに、半導体プロセスによるプルアップ（或
はプルダウン）の抵抗値のバラツキを少なくすることが
できる効果がある。
ウン）トランジスタを、デプレッション化され得るトラ
ンジスタと通常の工ンノ１ンスメント形トランジスタを
組み合せて構成することにより、プルアップ（或はプル
ダウン〕のＭ無をデプレッション工程のみによって選択
できるとともに、半導体プロセスによるプルアップ（或
はプルダウン）の抵抗値のバラツキを少なくすることが
できる効果がある。
第１図は本発明の一実施例による半導体集積回路の等価
回路図、第２図は第１図の回路を集積回路で実現した場
合の断面構造の模式図、第３図及び第４図はそれぞれ従
来例によるプルアップトランジスタを実現する回路構成
図である。 １−・・・出力トランジスタ、２・・・・出力端子、３
・番・・前段（駆動）回路、４・・・拳デプレッション
形トランジスタ、５・・・−プルアップトランジスタ。
回路図、第２図は第１図の回路を集積回路で実現した場
合の断面構造の模式図、第３図及び第４図はそれぞれ従
来例によるプルアップトランジスタを実現する回路構成
図である。 １−・・・出力トランジスタ、２・・・・出力端子、３
・番・・前段（駆動）回路、４・・・拳デプレッション
形トランジスタ、５・・・−プルアップトランジスタ。
Claims (2)
- （１）相補型ＭＯＳ（或はＭＩＳ）トランジスタ集積回
路において、そのオープンドレイン出力トランジスタの
出力と電源との間に、該出力トランジスタのプルアップ
抵抗（或はプルダウン抵抗）として、デプレツシヨン工
程のマスクパターンにより選択的にデプレツシヨン化が
決定できる，前記出力トランジスタと同じ極性の第１の
トランジスタと、常時オン状態になるべくゲート電位を
設定した第２のトランジスタとを直列に接続したことを
特徴とする半導体集積回路。 - （２）デプレツシヨン化された場合の第１のトランジス
タのオン抵抗を常時オン状態の第２のトランジスタのオ
ン抵抗よりも十分に小さくし、前記第１のトランジスタ
のオン抵抗のプロセスによる変動分が前記第２のトラン
ジスタのオン抵抗に比べ十分に小さくなるように、これ
ら第１および第２のトランジスタのサイズを選択したこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293711A JPS63146460A (ja) | 1986-12-10 | 1986-12-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293711A JPS63146460A (ja) | 1986-12-10 | 1986-12-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63146460A true JPS63146460A (ja) | 1988-06-18 |
Family
ID=17798247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293711A Pending JPS63146460A (ja) | 1986-12-10 | 1986-12-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63146460A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141853A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 入出力回路 |
| JPH02209764A (ja) * | 1988-10-20 | 1990-08-21 | Nec Corp | マイクロコンピュータ |
| JPH02145818U (ja) * | 1989-05-16 | 1990-12-11 | ||
| JPH0419026U (ja) * | 1990-06-01 | 1992-02-18 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118352A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Preparation of output circuit of integrated circuit |
| JPS56164555A (en) * | 1980-05-21 | 1981-12-17 | Fujitsu Ltd | Manufacture of output circuit of integrated circuit |
-
1986
- 1986-12-10 JP JP61293711A patent/JPS63146460A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118352A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Preparation of output circuit of integrated circuit |
| JPS56164555A (en) * | 1980-05-21 | 1981-12-17 | Fujitsu Ltd | Manufacture of output circuit of integrated circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209764A (ja) * | 1988-10-20 | 1990-08-21 | Nec Corp | マイクロコンピュータ |
| JPH02141853A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 入出力回路 |
| JPH02145818U (ja) * | 1989-05-16 | 1990-12-11 | ||
| JPH0419026U (ja) * | 1990-06-01 | 1992-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6396306B2 (en) | Regenerative tie-high tie-low cell | |
| JPH10154924A (ja) | Ｃｍｏｓヒステリシス回路 | |
| JPH03132115A (ja) | 半導体集積回路 | |
| JPH0437217A (ja) | 論理レベル変換回路 | |
| JPH09321603A (ja) | 多電源半導体集積回路 | |
| JP2734531B2 (ja) | 論理回路 | |
| JPH01276915A (ja) | 論理回路 | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| KR100450955B1 (ko) | 반도체 장치의 누설전류 방지회로 및 그 제어방법 | |
| KR19990040003A (ko) | 푸시풀/오픈 드레인 옵션을 제어하는 출력 버퍼 회로 | |
| JPH01154620A (ja) | 半導体集積回路 | |
| JPS63132527A (ja) | Ｃｍｏｓ論理回路 | |
| JP3801519B2 (ja) | 出力バッファ回路 | |
| JP2894096B2 (ja) | 半導体集積回路 | |
| JPH1051296A (ja) | 論理回路 | |
| JP2686101B2 (ja) | バッファ回路 | |
| JPH03123219A (ja) | 半導体集積回路 | |
| JPH0541494A (ja) | 半導体集積回路 | |
| JPS62222713A (ja) | 遅延用ｃｍｏｓインバ−タ回路 | |
| JPH02119422A (ja) | トライステートインバータ | |
| JPH04104515A (ja) | 出力回路 | |
| JPS62254522A (ja) | 半導体論理回路 | |
| JPH04150314A (ja) | 半導体集積回路 | |
| JPH04213919A (ja) | 半導体集積回路 | |
| JPH0832441A (ja) | 論理回路及びこの回路を用いたデコーダ装置 |