JPH08278938A - Ｄｍａ装置 - Google Patents
Ｄｍａ装置Info
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- JPH08278938A JPH08278938A JP8006595A JP8006595A JPH08278938A JP H08278938 A JPH08278938 A JP H08278938A JP 8006595 A JP8006595 A JP 8006595A JP 8006595 A JP8006595 A JP 8006595A JP H08278938 A JPH08278938 A JP H08278938A
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- memory
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Abstract
(57)【要約】
【構成】ＤＲＥＱ信号を入力し、優先判定回路１により
ＤＭＡチャネルが選択され、アドレスセレクタ８により
アドレスが選択されてメモリに出力する。ＲＡＭ制御信
号はタイミング制御回路３で生成しＤＭＡの制御はコン
トロールレジスタ２を介して行う。自動メモリアドレス
カウンタ４，５および自動転送数カウンタ６，７にはＤ
ＭＡ転送中に、次のメモリ先頭アドレス、データ転送数
を設定する。ＤＭＡ転送が終了するとコントロールレジ
スタ２から自動メモリアドレスカウンタ、自動転送数カ
ウンタにロード信号が送られ、ＤＭＡ転送中に設定され
たメモリ先頭アドレス、データ転送数を内部のカウンタ
にロードする。 【効果】ＣＰＵのＤＭＡ処理が、ある特定の時間に集中
することを防ぎ、さらにＣＰＵの負担を軽減することが
できる。
ＤＭＡチャネルが選択され、アドレスセレクタ８により
アドレスが選択されてメモリに出力する。ＲＡＭ制御信
号はタイミング制御回路３で生成しＤＭＡの制御はコン
トロールレジスタ２を介して行う。自動メモリアドレス
カウンタ４，５および自動転送数カウンタ６，７にはＤ
ＭＡ転送中に、次のメモリ先頭アドレス、データ転送数
を設定する。ＤＭＡ転送が終了するとコントロールレジ
スタ２から自動メモリアドレスカウンタ、自動転送数カ
ウンタにロード信号が送られ、ＤＭＡ転送中に設定され
たメモリ先頭アドレス、データ転送数を内部のカウンタ
にロードする。 【効果】ＣＰＵのＤＭＡ処理が、ある特定の時間に集中
することを防ぎ、さらにＣＰＵの負担を軽減することが
できる。
Description
【０００１】
【産業上の利用分野】本発明はメモリと入出力装置との
間で、任意の数のデータを１転送ブロックとしてデータ
転送を行うＤＭＡ装置に関する。
間で、任意の数のデータを１転送ブロックとしてデータ
転送を行うＤＭＡ装置に関する。
【０００２】
【従来の技術】図３に従来例として２チャネルのＤＭＡ
装置のブロック図を示す。
装置のブロック図を示す。
【０００３】図３において、１は優先判定回路であり、
各チャネルのＤＲＥＱ（ＤＭＡ Ｒｅｑｕｅｓｔ）信号
の優先を判定し、ＤＡＣＫ（ＤＭＡ Ａｃｋｎｏｗｌｅ
ｄｇｅ）信号を出力する。
各チャネルのＤＲＥＱ（ＤＭＡ Ｒｅｑｕｅｓｔ）信号
の優先を判定し、ＤＡＣＫ（ＤＭＡ Ａｃｋｎｏｗｌｅ
ｄｇｅ）信号を出力する。
【０００４】３２はコントロールレジスタであり、ＣＰ
Ｕはこのレジスタを介してＤＭＡの制御を行う。また、
ＤＭＡ終了等のステータス情報もこのレジスタを介して
読み出す。
Ｕはこのレジスタを介してＤＭＡの制御を行う。また、
ＤＭＡ終了等のステータス情報もこのレジスタを介して
読み出す。
【０００５】３はタイミング制御回路であり、メモリ制
御信号ＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）、ＯＥ（Ｏｕｔ
ｐｕｔ Ｅｎａｂｌｅ）、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂ
ｌｅ）を生成する。
御信号ＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）、ＯＥ（Ｏｕｔ
ｐｕｔ Ｅｎａｂｌｅ）、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂ
ｌｅ）を生成する。
【０００６】３４，３５はメモリアドレスカウンタであ
り、ＤＭＡ転送の開始前にメモリ先頭アドレスを設定す
ると、ＤＭＡ転送を１回実行するたびにカウンタの値を
順次加算していく。
り、ＤＭＡ転送の開始前にメモリ先頭アドレスを設定す
ると、ＤＭＡ転送を１回実行するたびにカウンタの値を
順次加算していく。
【０００７】３６，３７は転送数カウンタであり、ＤＭ
Ａ転送の開始前にデータ転送数を設定すると、ＤＭＡ転
送を１回実行するたびにカウンタの値を順次減算してい
く。設定した転送数分の転送が終了すると転送数カウン
タの値は０になり、コントロールレジスタ２にＤＭＡ終
了信号を送る。
Ａ転送の開始前にデータ転送数を設定すると、ＤＭＡ転
送を１回実行するたびにカウンタの値を順次減算してい
く。設定した転送数分の転送が終了すると転送数カウン
タの値は０になり、コントロールレジスタ２にＤＭＡ終
了信号を送る。
【０００８】８はアドレスセレクタであり各チャネルの
アドレスを選択してメモリに出力する。
アドレスを選択してメモリに出力する。
【０００９】ＣＰＵは各チャネルのＤＭＡ転送の開始前
にメモリ先頭アドレス、データ転送数を設定し、ＤＭＡ
を起動する。そして、ＤＲＥＱ信号が入力されると、優
先順位にしたがってＤＭＡ転送が開始され、設定した転
送数分の転送を行う。
にメモリ先頭アドレス、データ転送数を設定し、ＤＭＡ
を起動する。そして、ＤＲＥＱ信号が入力されると、優
先順位にしたがってＤＭＡ転送が開始され、設定した転
送数分の転送を行う。
【００１０】
【発明が解決しようとする課題】一般にＤＭＡ装置で
は、ＤＭＡ転送の開始前にメモリ先頭アドレス、データ
転送数を設定する。１ブロックのＤＭＡ転送が終了する
たびに、このメモリ先頭アドレスとデータ転送数を設定
する必要があり、またＤＭＡ転送中にはこれらの設定を
行うことはできない。
は、ＤＭＡ転送の開始前にメモリ先頭アドレス、データ
転送数を設定する。１ブロックのＤＭＡ転送が終了する
たびに、このメモリ先頭アドレスとデータ転送数を設定
する必要があり、またＤＭＡ転送中にはこれらの設定を
行うことはできない。
【００１１】しかし、ＣＤ−ＲＯＭ再生装置等、ＣＬＶ
方式の光ディスク装置ではデータが連続的に再生される
ため、ＤＭＡ転送が停止しているのはフレーム同期信号
が出力されている間のみであり、この間に設定を終了さ
せなければならない。しかも、フレーム同期信号の出力
時間は、転送速度を高速にするために回転速度を上昇さ
せると短くなるため、処理能力の低いＣＰＵではＤＭＡ
設定が困難になり、その結果転送速度をあまり高速にで
きないという問題があった。
方式の光ディスク装置ではデータが連続的に再生される
ため、ＤＭＡ転送が停止しているのはフレーム同期信号
が出力されている間のみであり、この間に設定を終了さ
せなければならない。しかも、フレーム同期信号の出力
時間は、転送速度を高速にするために回転速度を上昇さ
せると短くなるため、処理能力の低いＣＰＵではＤＭＡ
設定が困難になり、その結果転送速度をあまり高速にで
きないという問題があった。
【００１２】本発明の目的は、ＤＭＡの設定が、ある特
定の時間に集中することを防ぎ、さらにＣＰＵの負担を
軽減できるＤＭＡ装置を提供することにある。
定の時間に集中することを防ぎ、さらにＣＰＵの負担を
軽減できるＤＭＡ装置を提供することにある。
【００１３】
【課題を解決するための手段】上記した課題を解決する
ために、本発明のＤＭＡ装置では以下のような技術手段
を採用する。
ために、本発明のＤＭＡ装置では以下のような技術手段
を採用する。
【００１４】メモリ先頭アドレスとデータ転送数を記憶
する記憶手段を設け、ＤＭＡ転送中に次のメモリ先頭ア
ドレスとデータ転送数をＣＰＵから記憶させ、１ブロッ
クのＤＭＡ転送が終了した後、このメモリ先頭アドレス
とデータ転送数をＤＭＡカウンタに設定する。
する記憶手段を設け、ＤＭＡ転送中に次のメモリ先頭ア
ドレスとデータ転送数をＣＰＵから記憶させ、１ブロッ
クのＤＭＡ転送が終了した後、このメモリ先頭アドレス
とデータ転送数をＤＭＡカウンタに設定する。
【００１５】さらには、あらかじめデータ転送数が書き
込まれている転送数メモリを設け、先行して実行されて
いるＤＭＡ転送が終了した後、前記転送数メモリに書き
込まれているデータ転送数を転送数カウンタに設定す
る。
込まれている転送数メモリを設け、先行して実行されて
いるＤＭＡ転送が終了した後、前記転送数メモリに書き
込まれているデータ転送数を転送数カウンタに設定す
る。
【００１６】さらには、転送ブロックのメモリ先頭アド
レスの上位，下位アドレスを別々に記憶する記憶手段を
設け、先行して実行されているＤＭＡ転送が終了した
後、前記記憶手段に記憶されたメモリ先頭アドレスをメ
モリアドレスカウンタに設定する。
レスの上位，下位アドレスを別々に記憶する記憶手段を
設け、先行して実行されているＤＭＡ転送が終了した
後、前記記憶手段に記憶されたメモリ先頭アドレスをメ
モリアドレスカウンタに設定する。
【００１７】さらには、転送ブロックのメモリ先頭アド
レスを記憶する複数の記憶手段と、記憶手段の出力を選
択するセレクタを設け、先行して実行されているＤＭＡ
転送が終了した後、前記記憶手段に記憶されたメモリ先
頭アドレスの中から一つを選択してメモリアドレスカウ
ンタに設定する。
レスを記憶する複数の記憶手段と、記憶手段の出力を選
択するセレクタを設け、先行して実行されているＤＭＡ
転送が終了した後、前記記憶手段に記憶されたメモリ先
頭アドレスの中から一つを選択してメモリアドレスカウ
ンタに設定する。
【００１８】さらには、転送ブロックのメモリ先頭アド
レスを記憶する複数の記憶手段と、その記憶手段の出力
を選択するセレクタと、１ブロックのＤＭＡ転送が終了
するたび順次加算していくカウンタと、カウンタの出力
をデコードして前記セレクタを選択する選択信号を出力
するデコーダを設け、先行して実行されているＤＭＡ転
送が終了した後、前記複数の記憶手段に記憶されたメモ
リ先頭アドレスをメモリアドレスカウンタに順に設定す
る。
レスを記憶する複数の記憶手段と、その記憶手段の出力
を選択するセレクタと、１ブロックのＤＭＡ転送が終了
するたび順次加算していくカウンタと、カウンタの出力
をデコードして前記セレクタを選択する選択信号を出力
するデコーダを設け、先行して実行されているＤＭＡ転
送が終了した後、前記複数の記憶手段に記憶されたメモ
リ先頭アドレスをメモリアドレスカウンタに順に設定す
る。
【００１９】
【作用】本発明のＤＭＡ装置では、ＤＭＡ転送中に次の
メモリ先頭アドレスとデータ転送数を設定できるので、
ＣＰＵのＤＭＡ処理が、ある特定の時間に集中すること
を防ぎ、さらにＣＰＵの負担を軽減することができる。
メモリ先頭アドレスとデータ転送数を設定できるので、
ＣＰＵのＤＭＡ処理が、ある特定の時間に集中すること
を防ぎ、さらにＣＰＵの負担を軽減することができる。
【００２０】
【実施例】以下、本発明のＤＭＡ装置をＣＤ−ＲＯＭ再
生装置に適用した場合の実施例を図を参照して説明す
る。図１は本発明の第一の実施例であるＤＭＡ装置を示
すブロック図、図２は図１の自動メモリアドレスカウン
タと自動転送数カウンタを示すブロック図である。
生装置に適用した場合の実施例を図を参照して説明す
る。図１は本発明の第一の実施例であるＤＭＡ装置を示
すブロック図、図２は図１の自動メモリアドレスカウン
タと自動転送数カウンタを示すブロック図である。
【００２１】図１において、１は優先判定回路であり、
各チャネルのＤＲＥＱ信号の優先を判定し、ＤＡＣＫ信
号を出力する。
各チャネルのＤＲＥＱ信号の優先を判定し、ＤＡＣＫ信
号を出力する。
【００２２】２はコントロールレジスタであり、ＣＰＵ
はこのレジスタを介してＤＭＡの制御を行う。また、Ｄ
ＭＡ終了等のステータス情報はこのレジスタを介して読
み出す。そして、自動転送数カウンタ６，７からＤＭＡ
終了信号が送られてきたら、ロード信号を返す。
はこのレジスタを介してＤＭＡの制御を行う。また、Ｄ
ＭＡ終了等のステータス情報はこのレジスタを介して読
み出す。そして、自動転送数カウンタ６，７からＤＭＡ
終了信号が送られてきたら、ロード信号を返す。
【００２３】３はタイミング制御回路であり、メモリ制
御信号ＣＥ，ＯＥ，ＷＥを生成する。
御信号ＣＥ，ＯＥ，ＷＥを生成する。
【００２４】４，５は自動メモリアドレスカウンタであ
り、ＣＰＵはＤＭＡ転送中いつでもメモリアドレス設定
を行うことができる。ＤＭＡ転送が終了するとコントロ
ールレジスタ２からロード信号が送られて来るので、Ｄ
ＭＡ転送中に設定されたメモリアドレスを内部のアドレ
スカウンタにロードする。そして、ＤＭＡ転送を１回実
行するたびにカウンタの値を順次加算していく。
り、ＣＰＵはＤＭＡ転送中いつでもメモリアドレス設定
を行うことができる。ＤＭＡ転送が終了するとコントロ
ールレジスタ２からロード信号が送られて来るので、Ｄ
ＭＡ転送中に設定されたメモリアドレスを内部のアドレ
スカウンタにロードする。そして、ＤＭＡ転送を１回実
行するたびにカウンタの値を順次加算していく。
【００２５】６，７は自動転送数カウンタであり、ＣＰ
ＵはＤＭＡ転送中いつでも転送数設定を行うことができ
る。ＤＭＡ転送が終了するとコントロールレジスタ２か
らロード信号が送られて来るので、ＤＭＡ転送中に設定
された転送数を内部の転送数カウンタにロードする。そ
して、ＤＭＡ転送を１回実行するたびにカウンタの値を
順次減算していく。設定された転送数分の転送が終了す
ると転送数カウンタの値が０になり、コントロールレジ
スタ２にＤＭＡ終了信号を送る。
ＵはＤＭＡ転送中いつでも転送数設定を行うことができ
る。ＤＭＡ転送が終了するとコントロールレジスタ２か
らロード信号が送られて来るので、ＤＭＡ転送中に設定
された転送数を内部の転送数カウンタにロードする。そ
して、ＤＭＡ転送を１回実行するたびにカウンタの値を
順次減算していく。設定された転送数分の転送が終了す
ると転送数カウンタの値が０になり、コントロールレジ
スタ２にＤＭＡ終了信号を送る。
【００２６】８はアドレスセレクタであり各チャネルの
アドレスを選択してメモリに出力する。
アドレスを選択してメモリに出力する。
【００２７】以下、自動メモリアドレスカウンタ４，５
および自動転送数カウンタ６，７の詳細について、図２
を用いて説明する。
および自動転送数カウンタ６，７の詳細について、図２
を用いて説明する。
【００２８】２１はメモリアドレスレジスタであり、Ｃ
ＰＵはＤＭＡ転送中に次のメモリ先頭アドレスを書き込
む。
ＰＵはＤＭＡ転送中に次のメモリ先頭アドレスを書き込
む。
【００２９】２２はメモリアドレスカウンタであり、コ
ントロールレジスタ２から送られて来るロード信号によ
り、メモリアドレスレジスタ２１に書き込まれたアドレ
スをロードする。そして、ＤＭＡ転送を１回実行するた
びにカウンタの値を順次加算していく。
ントロールレジスタ２から送られて来るロード信号によ
り、メモリアドレスレジスタ２１に書き込まれたアドレ
スをロードする。そして、ＤＭＡ転送を１回実行するた
びにカウンタの値を順次加算していく。
【００３０】２３は転送数レジスタであり、ＣＰＵはＤ
ＭＡ転送中に次の転送数を書き込む。
ＭＡ転送中に次の転送数を書き込む。
【００３１】２４は転送数カウンタであり、コントロー
ルレジスタ２から送られて来るロード信号により、転送
数レジスタ２３に書き込まれた転送数をロードする。そ
して、ＤＭＡ転送を１回実行するたびにカウンタの値を
順次減算していく。設定した転送数分の転送が終了する
と転送数カウンタの値が０になり、コントロールレジス
タ２にＤＭＡ終了信号を送る。
ルレジスタ２から送られて来るロード信号により、転送
数レジスタ２３に書き込まれた転送数をロードする。そ
して、ＤＭＡ転送を１回実行するたびにカウンタの値を
順次減算していく。設定した転送数分の転送が終了する
と転送数カウンタの値が０になり、コントロールレジス
タ２にＤＭＡ終了信号を送る。
【００３２】以上のような構成の本発明の第一の実施例
では、ＣＰＵはＤＭＡ転送中いつでも次のメモリ先頭ア
ドレス、データ転送数を書き込むことができ、ＤＭＡ転
送終了時にはその値を自動的に内部のメモリアドレスカ
ウンタ２２、転送数カウンタ２４に設定する。その結
果、ＣＰＵのＤＭＡ処理が、ある特定の時間に集中する
ことを防ぐことができる。また、次のＤＭＡ転送のデー
タ転送数が、前のデータ転送数と同じであれば、あらた
めてデータ転送数を書き込む必要はなく、ＣＰＵの負担
を軽減することができる。
では、ＣＰＵはＤＭＡ転送中いつでも次のメモリ先頭ア
ドレス、データ転送数を書き込むことができ、ＤＭＡ転
送終了時にはその値を自動的に内部のメモリアドレスカ
ウンタ２２、転送数カウンタ２４に設定する。その結
果、ＣＰＵのＤＭＡ処理が、ある特定の時間に集中する
ことを防ぐことができる。また、次のＤＭＡ転送のデー
タ転送数が、前のデータ転送数と同じであれば、あらた
めてデータ転送数を書き込む必要はなく、ＣＰＵの負担
を軽減することができる。
【００３３】図４に第二の実施例の自動転送数カウンタ
を示す。
を示す。
【００３４】４１は転送数メモリであり、データ転送数
があらかじめ記憶されている。
があらかじめ記憶されている。
【００３５】４２は転送数カウンタであり、コントロー
ルレジスタ２から送られて来るロード信号により、転送
数メモリ４１から転送数をロードする。
ルレジスタ２から送られて来るロード信号により、転送
数メモリ４１から転送数をロードする。
【００３６】以上のような構成の本発明の第二の実施例
では、ＤＭＡ転送終了時に転送数を毎回自動的に転送数
カウンタ４２に設定するため、データ転送数が毎回同じ
であるＤＭＡチャネルに適用すれば、データ転送数を設
定する必要がなくなり、ＣＰＵの負担を軽減することが
できる。
では、ＤＭＡ転送終了時に転送数を毎回自動的に転送数
カウンタ４２に設定するため、データ転送数が毎回同じ
であるＤＭＡチャネルに適用すれば、データ転送数を設
定する必要がなくなり、ＣＰＵの負担を軽減することが
できる。
【００３７】図５に第三の実施例の自動メモリアドレス
カウンタを示す。
カウンタを示す。
【００３８】５１はメモリアドレスレジスタであり、Ｄ
ＭＡ転送実行中にＣＰＵが次のメモリ先頭アドレスの上
位アドレスを書き込む。
ＭＡ転送実行中にＣＰＵが次のメモリ先頭アドレスの上
位アドレスを書き込む。
【００３９】５２は下位アドレスメモリであり、ＤＭＡ
下位アドレスがあらかじめ記憶されている。
下位アドレスがあらかじめ記憶されている。
【００４０】５３はメモリアドレスカウンタであり、コ
ントロールレジスタ２から送られて来るロード信号によ
り、メモリアドレスレジスタ５１、アドレスメモリ５２
からアドレスをロードする。
ントロールレジスタ２から送られて来るロード信号によ
り、メモリアドレスレジスタ５１、アドレスメモリ５２
からアドレスをロードする。
【００４１】以上のような構成の本発明の第三の実施例
では、ＤＭＡ転送中に次のメモリ先頭アドレスの上位を
書き込むことができ、また下位アドレスはあらかじめ記
憶されており、ＤＭＡ転送終了時にはそれらの値を自動
的に内部のメモリアドレスカウンタ５３に設定する。Ｄ
ＭＡ下位アドレスが毎回同じであるＤＭＡチャネルに適
用すれば、ＤＭＡ下位アドレスを設定する必要がなくな
り、ＣＰＵの負担を軽減することができる。
では、ＤＭＡ転送中に次のメモリ先頭アドレスの上位を
書き込むことができ、また下位アドレスはあらかじめ記
憶されており、ＤＭＡ転送終了時にはそれらの値を自動
的に内部のメモリアドレスカウンタ５３に設定する。Ｄ
ＭＡ下位アドレスが毎回同じであるＤＭＡチャネルに適
用すれば、ＤＭＡ下位アドレスを設定する必要がなくな
り、ＣＰＵの負担を軽減することができる。
【００４２】図６に第四の実施例の自動メモリアドレス
カウンタを示す。
カウンタを示す。
【００４３】６１，６２，６３はメモリアドレスレジス
タであり、ＣＰＵがそれぞれのレジスタにメモリ先頭ア
ドレスを書き込む。
タであり、ＣＰＵがそれぞれのレジスタにメモリ先頭ア
ドレスを書き込む。
【００４４】６４はアドレスセレクタであり、アドレス
セレクト信号によりメモリアドレスレジスタの出力を選
択して出力する。
セレクト信号によりメモリアドレスレジスタの出力を選
択して出力する。
【００４５】６５はメモリアドレスカウンタであり、コ
ントロールレジスタ２から送られて来るロード信号によ
り、アドレスセレクタ６４からアドレスをロードする。
ントロールレジスタ２から送られて来るロード信号によ
り、アドレスセレクタ６４からアドレスをロードする。
【００４６】以上のような構成の本発明の第四の実施例
では、ＣＰＵがメモリアドレスレジスタ６１，６２，６
３にメモリ先頭アドレスを書き込み、アドレスセレクト
信号によりアドレスセレクタ６４を切り換えておけば、
ＤＭＡ転送終了時に選択した値を内部のメモリアドレス
カウンタ６５に設定する。メモリ先頭アドレスはメモリ
アドレスレジスタの数だけ書き込むことができ、たとえ
ば本実施例のようにメモリアドレスレジスタが三つあれ
ば、ＣＰＵは三つのメモリ先頭アドレスを書き込んでお
くことができる。ＣＰＵは三つのメモリ先頭アドレスの
どれを使用するかを選択するだけで良く、その結果、Ｃ
ＰＵの負担を軽減することができる。
では、ＣＰＵがメモリアドレスレジスタ６１，６２，６
３にメモリ先頭アドレスを書き込み、アドレスセレクト
信号によりアドレスセレクタ６４を切り換えておけば、
ＤＭＡ転送終了時に選択した値を内部のメモリアドレス
カウンタ６５に設定する。メモリ先頭アドレスはメモリ
アドレスレジスタの数だけ書き込むことができ、たとえ
ば本実施例のようにメモリアドレスレジスタが三つあれ
ば、ＣＰＵは三つのメモリ先頭アドレスを書き込んでお
くことができる。ＣＰＵは三つのメモリ先頭アドレスの
どれを使用するかを選択するだけで良く、その結果、Ｃ
ＰＵの負担を軽減することができる。
【００４７】図７に第五の実施例の自動メモリアドレス
カウンタを示す。
カウンタを示す。
【００４８】６１，６２，６３はメモリアドレスレジス
タであり、ＤＭＡ転送実行中にＣＰＵがそれぞれのレジ
スタにメモリ先頭アドレスを書き込む。
タであり、ＤＭＡ転送実行中にＣＰＵがそれぞれのレジ
スタにメモリ先頭アドレスを書き込む。
【００４９】６４はアドレスセレクタであり、アドレス
セレクト信号によりメモリアドレスレジスタの出力を選
択して出力する。
セレクト信号によりメモリアドレスレジスタの出力を選
択して出力する。
【００５０】６５はメモリアドレスカウンタであり、コ
ントロールレジスタ２から送られて来るロード信号によ
り、アドレスセレクタ６４からアドレスをロードする。
ントロールレジスタ２から送られて来るロード信号によ
り、アドレスセレクタ６４からアドレスをロードする。
【００５１】７１はカウンタでありＤＭＡ転送終了信号
によりカウンタの値を順次加算して出力する。
によりカウンタの値を順次加算して出力する。
【００５２】７２はデコーダであり、アドレスセレクタ
６４が順に切り換わるようにカウンタ７１の出力をデコ
ードしてアドレスセレクト信号を出力する。
６４が順に切り換わるようにカウンタ７１の出力をデコ
ードしてアドレスセレクト信号を出力する。
【００５３】以上のような構成の本発明の第五の実施例
では、ＣＰＵがメモリアドレスレジスタ６１，６２，６
３にメモリ先頭アドレスを書き込めば、ＤＭＡ転送終了
時にはそれらの値を順に内部のメモリアドレスカウンタ
６５に設定する。メモリ先頭アドレスはメモリアドレス
レジスタの数だけ書き込むことができ、たとえばメモリ
アドレスレジスタが三つあれば、ＣＰＵは三つ先までの
ＤＭＡ転送のメモリ先頭アドレスをいつでも設定するこ
とができる。その結果、ＣＰＵのＤＭＡ処理が、ある特
定の時間に集中することを防ぐことができる。
では、ＣＰＵがメモリアドレスレジスタ６１，６２，６
３にメモリ先頭アドレスを書き込めば、ＤＭＡ転送終了
時にはそれらの値を順に内部のメモリアドレスカウンタ
６５に設定する。メモリ先頭アドレスはメモリアドレス
レジスタの数だけ書き込むことができ、たとえばメモリ
アドレスレジスタが三つあれば、ＣＰＵは三つ先までの
ＤＭＡ転送のメモリ先頭アドレスをいつでも設定するこ
とができる。その結果、ＣＰＵのＤＭＡ処理が、ある特
定の時間に集中することを防ぐことができる。
【００５４】なお、各実施例では、本発明をＣＤ−ＲＯ
Ｍに適用した場合を例として説明したが、本発明は上記
各実施例に限定されるものではなく、その主旨を逸脱し
ない範囲で種々に変形して実施することができる。
Ｍに適用した場合を例として説明したが、本発明は上記
各実施例に限定されるものではなく、その主旨を逸脱し
ない範囲で種々に変形して実施することができる。
【００５５】
【発明の効果】本発明によれば以下の効果が得られる。
【００５６】メモリ先頭アドレスとデータ転送数を記憶
する記憶手段を設け、ＤＭＡ転送中に次のメモリ先頭ア
ドレスとデータ転送数をＣＰＵから記憶させ、１ブロッ
クのＤＭＡ転送が終了した後、このメモリ先頭アドレス
とデータ転送数をＤＭＡカウンタに設定する。これによ
りＤＭＡの設定が、ある特定の時間に集中することを防
ぎ、加えてＣＰＵの負担を軽減できる。
する記憶手段を設け、ＤＭＡ転送中に次のメモリ先頭ア
ドレスとデータ転送数をＣＰＵから記憶させ、１ブロッ
クのＤＭＡ転送が終了した後、このメモリ先頭アドレス
とデータ転送数をＤＭＡカウンタに設定する。これによ
りＤＭＡの設定が、ある特定の時間に集中することを防
ぎ、加えてＣＰＵの負担を軽減できる。
【００５７】また、あらかじめデータ転送数が書き込ま
れている転送数メモリを設け、先行して実行されている
ＤＭＡ転送が終了した後、前記転送数メモリに書き込ま
れているデータ転送数を転送数カウンタに設定する。こ
れによりＣＰＵの負担を軽減できる。
れている転送数メモリを設け、先行して実行されている
ＤＭＡ転送が終了した後、前記転送数メモリに書き込ま
れているデータ転送数を転送数カウンタに設定する。こ
れによりＣＰＵの負担を軽減できる。
【００５８】また、転送ブロックのメモリ先頭アドレス
の上位，下位アドレスを別々に記憶する記憶手段を設
け、先行して実行されているＤＭＡ転送が終了した後、
前記記憶手段に記憶されたメモリ先頭アドレスをメモリ
アドレスカウンタに設定する。これによりＤＭＡの設定
が、ある特定の時間に集中することを防ぎ、加えてＣＰ
Ｕの負担を軽減できる。
の上位，下位アドレスを別々に記憶する記憶手段を設
け、先行して実行されているＤＭＡ転送が終了した後、
前記記憶手段に記憶されたメモリ先頭アドレスをメモリ
アドレスカウンタに設定する。これによりＤＭＡの設定
が、ある特定の時間に集中することを防ぎ、加えてＣＰ
Ｕの負担を軽減できる。
【００５９】さらに、転送ブロックのメモリ先頭アドレ
スを記憶する複数の記憶手段と、前記記憶手段の出力を
選択するセレクタを設け、先行して実行されているＤＭ
Ａ転送が終了した後、前記記憶手段に記憶されたメモリ
先頭アドレスの中から一つを選択してメモリアドレスカ
ウンタに設定する。これによりＣＰＵの負担を軽減でき
る。
スを記憶する複数の記憶手段と、前記記憶手段の出力を
選択するセレクタを設け、先行して実行されているＤＭ
Ａ転送が終了した後、前記記憶手段に記憶されたメモリ
先頭アドレスの中から一つを選択してメモリアドレスカ
ウンタに設定する。これによりＣＰＵの負担を軽減でき
る。
【００６０】さらには、転送ブロックのメモリ先頭アド
レスを記憶する複数の記憶手段と、前記記憶手段の出力
を選択するセレクタと、１ブロックのＤＭＡ転送が終了
するたび順次加算していくカウンタと、前記カウンタの
出力をデコードして前記セレクタを選択する選択信号を
出力するデコーダを設け、先行して実行されているＤＭ
Ａ転送が終了した後、前記複数の記憶手段に記憶された
メモリ先頭アドレスをメモリアドレスカウンタに順に設
定する。これによりＤＭＡの設定が、ある特定の時間に
集中することを防ぐことができる。
レスを記憶する複数の記憶手段と、前記記憶手段の出力
を選択するセレクタと、１ブロックのＤＭＡ転送が終了
するたび順次加算していくカウンタと、前記カウンタの
出力をデコードして前記セレクタを選択する選択信号を
出力するデコーダを設け、先行して実行されているＤＭ
Ａ転送が終了した後、前記複数の記憶手段に記憶された
メモリ先頭アドレスをメモリアドレスカウンタに順に設
定する。これによりＤＭＡの設定が、ある特定の時間に
集中することを防ぐことができる。
【図１】第一の実施例のＤＭＡ装置のブロック図。
【図２】第一の実施例の自動メモリアドレスカウンタ、
自動転送数カウンタのブロック図。
自動転送数カウンタのブロック図。
【図３】従来例のＤＭＡ装置のブロック図。
【図４】第二の実施例の自動転送数カウンタのブロック
図。
図。
【図５】第三の実施例の自動メモリアドレスカウンタの
ブロック図。
ブロック図。
【図６】第四の実施例の自動メモリアドレスカウンタの
ブロック図。
ブロック図。
【図７】第五の実施例の自動メモリアドレスカウンタの
ブロック図。
ブロック図。
１…優先判定回路、２…コントロールレジスタ、３…タ
イミング制御回路、４，５…自動メモリアドレスカウン
タ、６，７…自動転送数カウンタ、８…アドレスセレク
タ。
イミング制御回路、４，５…自動メモリアドレスカウン
タ、６，７…自動転送数カウンタ、８…アドレスセレク
タ。
Claims (6)
- 【請求項１】メモリと入出力装置との間で、任意の数の
データを１転送ブロックとしてデータ転送を行うＤＭＡ
装置において、 初期設定されたメモリ先頭アドレスを順次加算していく
メモリアドレスカウンタと、初期設定されたデータ転送
数を順次減算していく転送数カウンタとを具備し、１ブ
ロックのＤＭＡ転送が終了した後、次のブロックのメモ
リ先頭アドレスとデータ転送数を前記メモリアドレスカ
ウンタと前記転送数カウンタに自動的に設定することを
特徴とするＤＭＡ装置。 - 【請求項２】請求項１において、転送ブロックのメモリ
先頭アドレスとデータ転送数を記憶する記憶手段を具備
し、先行して実行されているＤＭＡ転送が終了した後、
前記記憶手段に記憶されたメモリ先頭アドレスとデータ
転送数を前記メモリアドレスカウンタと前記転送数カウ
ンタに設定するＤＭＡ装置。 - 【請求項３】請求項１において、あらかじめデータ転送
数が書き込まれている転送数メモリを具備し、 先行して実行されているＤＭＡ転送が終了した後、前記
転送数メモリに書き込まれているデータ転送数を前記転
送数カウンタに設定するＤＭＡ装置。 - 【請求項４】請求項１において、前記転送ブロックのメ
モリ先頭アドレスの上位，下位アドレスを別々に記憶す
る記憶手段を具備し、先行して実行されているＤＭＡ転
送が終了した後、前記記憶手段に記憶されたメモリ先頭
アドレスを前記メモリアドレスカウンタに設定するＤＭ
Ａ装置。 - 【請求項５】請求項１において、前記転送ブロックのメ
モリ先頭アドレスを記憶する複数の記憶手段と、前記記
憶手段の出力を選択するセレクタを具備し、先行して実
行されているＤＭＡ転送が終了した後、前記記憶手段に
記憶されたメモリ先頭アドレスの中から一つを選択して
前記メモリアドレスカウンタに設定するＤＭＡ装置。 - 【請求項６】請求項５において、前記転送ブロックのメ
モリ先頭アドレスを記憶する複数の記憶手段と、前記記
憶手段の出力を選択するセレクタと、１ブロックのＤＭ
Ａ転送が終了するたび順次加算していくカウンタと、前
記カウンタの出力をデコードして前記セレクタを選択す
る選択信号を出力するデコーダを具備し、先行して実行
されているＤＭＡ転送が終了した後、前記複数の記憶手
段に記憶されたメモリ先頭アドレスを前記メモリアドレ
スカウンタに順に設定するＤＭＡ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006595A JPH08278938A (ja) | 1995-04-05 | 1995-04-05 | Ｄｍａ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006595A JPH08278938A (ja) | 1995-04-05 | 1995-04-05 | Ｄｍａ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08278938A true JPH08278938A (ja) | 1996-10-22 |
Family
ID=13707836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006595A Pending JPH08278938A (ja) | 1995-04-05 | 1995-04-05 | Ｄｍａ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08278938A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315186A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
| JP2009223909A (ja) * | 1998-06-08 | 2009-10-01 | St Microelectron Inc | Ｊｔａｇポートを介したメモリユニットの入出力処理の制御のための方法及び装置 |
| US7603489B2 (en) | 2006-05-19 | 2009-10-13 | Nec Electronics Corporation | Direct memory access controller including first and second transfer setting registers |
-
1995
- 1995-04-05 JP JP8006595A patent/JPH08278938A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223909A (ja) * | 1998-06-08 | 2009-10-01 | St Microelectron Inc | Ｊｔａｇポートを介したメモリユニットの入出力処理の制御のための方法及び装置 |
| JP2000315186A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
| US7603489B2 (en) | 2006-05-19 | 2009-10-13 | Nec Electronics Corporation | Direct memory access controller including first and second transfer setting registers |
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